CN107112998B - 具有fll控制回路的fll振荡器/时钟 - Google Patents
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Abstract
在所述示例中，FLL(锁频回路)振荡器/时钟发生器(100)包括自激振荡器(110)，其产生具有FLL控制频fosc的FLL clk。FLL控制回路包括将fosc转换为电阻的开关电容器电阻器分压器(130)，从而产生FLL反馈电压(Vfosc)以产生输入到振荡器(110)的回路控制信号(OSC cntrl)。作为响应，振荡器频率锁定FLL clk到fosc。在一个示例实施中，FLL(锁频回路)振荡器/时钟发生器(100)与扩频时钟(SSC)一起操作，扩频时钟(SSC)基于作为RC弛豫振荡器的负反馈而产生的截断RC转换电压提供三角SSC调制，其中截断基于作为RC弛豫振荡器的正反馈而产生的开关跳闸阈值电压。
Description
技术领域
本发明一般涉及与锁频控制回路一起使用的自激振荡器。
背景技术
与PLL(锁相回路)相比较，自激振荡器避免了对PLL参考时钟的需求，并且需要明显更少的面积和功率，甚至是当作为FLL(锁频回路)振荡器/时钟实施时。在对于相位噪声和频率变化具有足够耐量的系统中，FLL(结合自激振荡器)是对于PLL的可接受的替换物。
一个应用是基于传输和包络检测接收系统在OOK(开关、键控)中作为调制时钟的高频(300MHz-300MHz)振荡器。因为接收器是包络检测器，所以调制时钟的相位噪声更加不重要。此外，频率中的某些变化是可接受的，因为主要是接收器/检测器响应于振幅而不是频率。
另一个应用是时钟功率转换器，其中相位噪声不是关键的，并且频率中的一些误差是可接受的。
在信号链应用中高频时钟的使用通常需要考虑EMI(电磁干扰)设计考虑。扩频技术能够用于在某个频带上扩展EMI能量，考虑到作为中心频率的百分比的频率偏差和扩频调制频率。
发明内容
为了利用基于锁频回路(FLL)的自激振荡器产生时钟以避免使用锁相回路，具有FLL控制回路的FLL振荡器/时钟包括开关电容器电阻分压器。
在所描述的示例中，使用FLL(锁频回路)振荡器电路产生时钟包括：(a)基于振荡器控制信号产生具有频率fosc的振荡器信号FLL_clk；(b)基于表示FLL振荡器的FLL_clk输出的频率的频率控制信号产生振荡器控制信号；以及(c)基于FLL_clk的频率使用开关电容器电阻器分压器产生频率控制信号，其中开关电容器电阻器分压器包括电阻器和在R-分压器节点处连接的开关电容器,通过(i)响应FLL_clk切换开关电容器以将频率fosc转换成开关电容电阻和(ii)基于由电阻器和开关电容器电阻提供的分压从R-分压器节点输出频率控制信号。
在所描述的示例中，方法包括：(a)产生对应于扩频调制功能的扩频控制信号；(b)利用扩频控制信号调制频率控制信号；(c)基于具有扩频调制的频率控制信号产生FLL控制信号；以及(d)基于FLL控制信号产生具有扩频调制的振荡器控制信号。结果，FLL振荡器产生具有扩频调制的FLL_clk。在所描述的示例中，扩频控制信号是用包括具有反相输入和非反相输入以及输出的比较器的RC弛豫振荡器产生的，其包括：(a)基于具有RC时间常数特征的RC电路，向比较器的反相输入提供负反馈RC转换电压；(b)通过在VTH上跳闸阈值电压和VTL下跳闸阈值电压之间切换来产生跳闸阈值电压，其中切换由比较器输出控制；(c)将跳闸阈值电压作为正反馈跳闸阈值电压提供给比较器的非反相输入，使得负反馈RC转换电压被截断(对应于VTH和VTL跳闸阈值电压)，并且基本是三角的；以及(d)基于基本三角截断的RC转换电压来产生扩频控制信号。
附图说明
图1示出FLL振荡器/时钟发生器的一个示例实施例，其包括自激FLL振荡器，与包括开关电容器电阻器分压器和反馈误差放大器的FLL控制回路一起操作，并且包括接合到FLL回路的SSC(扩频时钟)发生器。
图2A和图2B示出能够与图1中的示例FLL时钟发生器一起使用的SSC(扩频时钟)发生器的一个示例实施例。
图2C和图2D示出基于RC截断的三角SSC调制。
具体实施方式
示例实施例和应用示出包括具有开关电容器电阻分压器的控制回路的FLL(锁频回路)振荡器/时钟发生器的各种特征和优点。
简而言之，FLL(锁频回路)振荡器/时钟发生器的示例实施例包括自激振荡器(诸如环形振荡器)，其产生具有FLL控制频率fOSC的FLL_clk的。FLL控制回路包括将fOSC转换成电阻的开关电容器电阻器分压器，产生用于向振荡器产生回路控制信号OSC_cntrl输入的FLL反馈电压VfOSC。作为响应，振荡器频率将FLL_clk锁定至fOSC。在一个示例实施中，FLL振荡器/时钟与扩频时钟(SSC)一起操作，扩频时钟(SSC)基于截断的RC时间常数提供三角SSC调制。
在一个示例应用中，FLL振荡器/时钟能够在数字隔离器中使用，其为具有包络检测接收的基于OOK的传输提供调制时钟。一个示例时钟频率是500MHz(例如，支持100Mbps操作)。SSC在降低EMI方面是有用的，包括来自通过隔离屏障的不平衡共模电流的传输的EMI。
在示例实施例中，FLL(锁频回路)振荡器电路适合用作时钟发生器。FLL时钟/振荡器包括：(a)锁频回路(FLL)振荡器，其基于振荡器控制信号产生具有频率fOSC的振荡器信号FLL_clk；以及(b)FLL控制回路，其被配置成基于FLL振荡器的FLL_clk输出的频率来产生振荡器控制信号。FLL控制回路包括：(a)开关电容器电阻器分压器电路，其被配置成基于FLL_clk的频率向FLL控制电路提供频率控制信号；以及(b)FLL控制电路，其被配置成基于频率控制信号向FLL振荡器提供振荡器控制信号。开关电容器电阻器分压器包括：(a)电阻器，其在R-分压器节点处连接到开关电容器；以及(b)开关电容器，其被配置成将FLL_clk的频率fOSC转换成电阻，使得电阻器和开关电容器作为在R-分压器节点处输出频率控制信号的电阻分压器来操作。
在示例实施例中，FLL振荡器进一步包括被配置成产生对应于扩频调制功能的扩频控制信号的扩频时钟(SSC)发生器。对于该实施例，FLL控制电路包括：(a)放大器电路，其在非反相输入处接收来自SSC发生器的扩频控制信号，并且在反相输入处接收来自开关电容器电阻器分压器的频率控制信号，以及输出对应于具有扩频调制的频率控制信号的FLL控制信号；以及(b)FLL控制电路，其基于FLL控制信号提供具有扩频调制的振荡器控制信号，使得FLL振荡器产生具有扩频调制的FLL_clk。
在示例实施例中，SSC发生器包括：(a)RC弛豫振荡器电路，其包括具有反相输入和非反相输入以及输出的比较器；以及(b)跳闸阈值设定电路。RC弛豫振荡器包括：(a)具有RC时间常数特征的RC电路，其向反相输入提供负反馈RC转换电压；以及(b)跳闸阈值电路，其向非反相输入提供正反馈跳闸阈值电压，并且其被配置成在VTH上跳闸阈值电压和VTL下跳闸阈值电压之间切换，其中由比较器输出控制切换，使得负反馈RC转换电压被截断(对应于VTH和VTL跳闸阈值电压)，并且基本是三角的。结果，SCC发生器将基本三角截断的RC转换电压输出为扩频控制信号。
图1示出FLL时钟发生器100的一个示例实施例。FLL时钟发生器100包括自激FLL振荡器110，其与包括开关电容器电阻分压器130和反馈误差放大器140的FLL控制回路一起操作。对于该示例实施例，SSC控制由SSC发生器150提供。
FLL时钟发生器100输出(从FLL振荡器110)具有由FLL控制回路控制的频率fosc的FLL_clk。开关电容器R-分压器130将fosc转换成输入到误差放大器140的FLL控制电压Vfosc，其中误差放大器140还从SSC发生器150接收SSC控制电压VREF_SS。
LDO(低压差)稳压器为FLL时钟发生器模块中的每一个提供清洁的电源VLDO，其中时钟发生器模块是：FLL振荡器110、开关电容器R-分压器130和误差放大器140以及SSC发生器150。
利用电流控制的环形振荡器111来实施FLL振荡器110，产生具有频率fOSC的FLL_clk。环形振荡器111的FLL_clk输出被电平移位113以向FLL_clk提供轨对轨摆幅(swing)(诸如对于CMOS电平)。FLL_clk(电平移位之后)通过先断后通定时发生器121以输入到开关电容器R-分压器130。
开关电容器R-分压器130包括形成电阻器分压器Rref/Csw的电阻器Rref和开关电容器Csw，其中电阻器分压器输出在节点N1处可用。具有频率fosc的FLL_clk控制开关电容器Csw，有效地将频率fosc转换成电阻。开关电容器R-分压器140(电阻器分压器Rref/Csw)在输出N1处将fosc转换成FLL反馈电压Vfosc。能够包括电容器Clpf以降低纹波。
来自开关电容器R-分压器130的FLL反馈电压Vfosc被输入到误差放大器140。
误差放大器140包括向源极连接到VLDO电源的电流控制Mpcs(PMOS)143提供栅极驱动的放大器141。放大器141接收FLL控制电压Vfosc(反相输入)和来自SSC发生器150的SSC调制电压VREF_SS(非反相输入)，并且输出控制通过Mpcs 143的电流的FLL控制电压FLL_cntrl，其被输出为振荡器控制电流OSC_cntrl。
来自误差放大器140的OSC_cntrl电流被输入到FLL振荡器110中的环形振荡器111，关闭FLL控制回路。
FLL振荡器110将OSC_cntrl电流转换成用于环形振荡器111的OSC_cntrl电压。作为响应，环形振荡器111基于由FLL控制回路产生的OSC_cntrl以期望的fosc输出FLL_clk(电平移位)。
来自开关电容器R-分压器的FLL控制电压Vfosc为环形振荡器111的FLL_clk输出提供FLL/fosc反馈控制。因此，FLL控制回路可被设计成仅基于由开关电容器R-分压器提供的FLL控制电压Vfosc来提供FLL/fosc反馈控制，并且输入到误差放大器140。在该实施中，用于驱动电流控制Mpcs 143的FLL_cntrl电压可对应于Vfosc，并且来自Mpcs 143的OSC_cntrl电流可将FLL_clk锁定至fosc。
对于示例实施例，FLL_clk是SSC调制的。放大器111将来自开关电容器R-分压器130的FLL控制电压Vfosc与来自SSC发生器150的SCC调制电压VREF_SS结合在一起。驱动Vfosc到VREF_SS(稳定状态)的负反馈对放大器141的FLL_cntrl输出进行有效地SSC调制。
结果，用于控制环形振荡器111的OSC_cntrl电流是SSC调制的，其中SSC调制来自环形振荡器(SSC调制fosc)的FLL_clk输出。
FLL闭合回路负反馈基于来自开关电容器R-分压器130的Vfosc和基于来自SSC发生器150的VREF_SS调制的SSC产生被锁频到期望的fosc的FLL_clk。开关电容器电阻器的值是(1/fosc*CSW)，使得反馈回路建立以下关系：
VLDO/(1+foscRrefCSW)＝Vfosc～VREF_SS
fosc＝(VLDO-VREF_SS)/(RrefCSWVfosc)～VREF_SS
因此，在无SSC调制的情况下，FLL控制回路会基于FLL反馈电压Vfosc来控制fosc。在SSC调制的情况下，在放大器111处的负反馈进行操作以将Vfosc锁定到VREF_SS，SSC调制FLL_clk(具有由Vfosc回路驱动的基频fosc)。
FLL反馈电压Vfosc(由开关电容器电阻器分压器RrefCSW提供的)参考VLDO(与VLDO成比例)。结果，振荡器频率fosc仅取决于RrefCSW时间常数。LDO电压VLDO中的任何PVT变化被消除并且不影响振荡器频率fOSC。
推荐使用受控多晶硅电阻器。同时，CSW能够是基于MOS氧化物的电容器，诸如多晶硅n阱电容器，其具有良好受控的工艺变化。例如，能够使用基于该示例实施例的设计来构建跨越PVT在+/-13％之内变化的振荡器频率fOSC。对于电阻器和电容器中工艺变化，使用修整(trim)能够进一步将振荡器变化仅改善为仅温度变化(诸如+/-3.5％)。
图2A和图2B示出SSC(扩频时钟)发生器250的一个示例实施例，其能够与图1中示例FLL时钟发生器(SSC发生器150)一起使用。能够利用作为中心频率的百分比的基本固定的频率偏差和基本固定的SSC调制频率来实现受控扩频时钟。SSC发生器250由VLDO提供。
SSC发生器250基于截断的RC时间常数来提供三角SSC调制。如图2C中所示，对于有效的扩频(在扩频带中接近于均匀发射扩展)，利用接近三角扩频频率分布来实现SSC。
SSC发生器250包括RC弛豫振荡器260和开关阈值(跳变点)设定电路270。弛豫振荡器260包括比较器261，其具有通过RSSF/CSSF的负反馈(反相输入)和来自阈值设定电路270的正反馈(非反相输入)。阈值设定电路270提供开关阈值/跳变点。
弛豫振荡器260产生对应于RSSF/CSSF反馈电压的扩频电压Vspread。Vspread具有基于RSSF/CSSF时间常数的RSSF/CSSF上升/下降瞬变的特征。
Vspread由单位增益放大器270缓冲，并且适用于输出SSC调制电压VREF_SS的电阻器分压器基准电路290。
参考图2A和图2B中相关联的波形，阈值设定电路280包括开关电阻器分压器/阶梯RT||RM||RB，其在以Vspread中心电压(诸如1.2V)为中心的VTH(诸如1.3V)和VTL(诸如1.1V)之间切换。能够选择VTH和VTL使得VTH-VTL<<VLDO。该实施确保当来自比较器261的VOUT(其驱动阈值设定开关S1S2)轨对轨地从0到VLDO切换时，VSPREAD的共模电压摆幅接近三角形(诸如以1.2V的VSPREAD中心电压为中心的200mV)。
在开关VTH/VTL阈值/跳变点之间切换非反相输入有效地截断RSSF/CSSF上升/下降瞬变，使得Vspread是基于RC瞬变的原始的、基本线性的部分产生的。如图2D所示，在瞬变的原始部分(第一RC时间常数的开始)中，结果Vspread电压基本上是线性的，提供基本上三角的SSC调制功能。
能够选择RSSF和CSSF的值，使得弛豫振荡器在60kHz的示例频率处振荡。在该实施中，VSPREAD处的摆幅是200mV pk-pk(峰-峰)并且VLDO是1.85V。
扩频电压VSPREAD由单位增益放大器271缓冲，并且然后通过大电阻RSS输入到电阻器分压器基准290。RSS(连同电阻器分压器R1||R2)衰减施加到基准电路290的三角形Vspread电压，并且因此提供相对小的SSC百分比(诸如+/-2.5％)。VREF_SS用作之前所述的闭合回路振荡器的SSC电压。
能够选择VSPREAD(VTH+VTL)/2(诸如1.2V)的共模电压以匹配VREF_SS的期望的dc电压，使得在dc条件(即在扩频波形的中心点处)下没有电流通过RSS。该设计使得SSC发生器模块化，使得扩频时钟能够被配置成独立于主FLL时钟发生器和FLL控制回路。
SSC百分比能够由RSS的值控制。C1、C2和CSS电容器被用于：宽带基准电阻器分压器R1||R2；以及防止输入到FLL控制回路的扩频波形的滤波。因为VTH和VTL与VLDO成比例，因此甚至在扩频电压Vspread添加之后信号VREF_SS也保持与VLDO成比例。结果，VLDO中的变化基本上被消除，并且不影响振荡器频率fOSC。
图2A和图2B包括在描述示例实施例中进行辅助的特定设计示例电压，并且不应当被解释为限制该示例实施例的范围或内容。
FLL时钟发生器的示例实施例的优点包括跨越PVT(工艺电压温度)的降低的频率变化，而不要求外部部件(诸如电阻器/晶体)。跨越PVT的降低的频率变化使得接收器带宽更窄，从而更好地抑制带外噪声。
扩频时钟发生器的示例实施例的优点包括高程度扩频控制和简单集成到FLL控制回路(在回路参考节点处)。扩频被实现为主回路频率的固定的百分比。扩频的严格控制使得发射器/接收器能够用最优的频率变化进行设计。
在随附权利要求的保护范围内，在所描述的实施例中，修改是可能的，并且其它实施例也是可能的。
Claims (15)
1.一种适合用作时钟发生器的FLL振荡器即锁频回路振荡器电路，其包括：
锁频回路振荡器即FLL振荡器，其基于振荡器控制信号产生具有频率fosc的振荡器信号FLL_clk；
FLL控制回路，其被配置成基于所述FLL振荡器的所述FLL_clk输出的频率来产生所述振荡器控制信号，其包括：
开关电容器电阻器分压器电路，其被配置成基于所述振荡器信号FLL_clk的所述频率fosc提供频率控制信号；
扩频时钟发生器即SSC发生器，其被配置成产生对应于扩频调制功能的扩频控制信号；
FLL控制电路，其耦合到所述开关电容器电阻器分压器，并且被配置成基于所述频率控制信号和所述扩频控制信号来向所述FLL振荡器提供所述振荡器控制信号，其中所述FLL控制电路包括放大器电路，所述放大器电路在非反相输入处接收来自所述SSC发生器的所述扩频控制信号，以及在反相输入处接收来自所述开关电容器电阻器分压器的所述频率控制信号，以及输出对应于具有扩频调制的所述频率控制信号的FLL控制信号；以及所述FLL控制电路基于所述FLL控制信号提供具有扩频调制的所述振荡器控制信号，使得所述FLL振荡器产生具有扩频调制的所述振荡器信号FLL_clk。
2.根据权利要求1所述的电路，其中所述FLL振荡器包括环形振荡器，其响应于所述振荡器控制信号来调节所述振荡器信号FLL_clk的所述频率fosc。
3.根据权利要求1所述的电路，其中所述开关电容器电阻器分压器包括在R-分压器节点处连接到开关电容器的电阻器，以及所述开关电容器被配置成将FLL_clk的所述频率fosc转换成电阻，使得所述电阻器和所述开关电容器作为电阻器分压器来操作，其中所述电阻器分压器在所述R-分压器节点处输出所述频率控制信号。
4.根据权利要求1所述的电路，其中所述FLL控制电路进一步包括由所述FLL控制信号控制的电流控制晶体管，并且将所述振荡器控制信号输出为受控电流。
5.根据权利要求1所述的电路，其中所述SSC发生器包括：RC弛豫振荡器电路，其包括具有反相输入和非反相输入以及输出的比较器；和跳闸阈值设定电路；
所述RC弛豫振荡器电路包括RC电路，所述RC电路具有向所述反相输入提供负反馈RC转换电压的RC时间常数的特征；
所述跳闸阈值设定电路向所述非反相输入提供正反馈跳闸阈值电压，并且被配置成在上跳闸阈值电压VTH和下跳闸阈值电压VTL之间切换，其中由所述比较器输出控制切换，使得所述负反馈RC转换电压对应于所述跳闸阈值电压VTH和VTL被截断并且基本是三角的；其中所述SSC发生器将基本三角截断的RC转换电压输出为所述扩频控制信号。
6.根据权利要求1所述的电路，其进一步包括低压差稳压器即LDO，其为所述FLL振荡器、FLL控制电路、所述开关电容器电阻器分压器电路以及所述SSC发生器提供VLDO电源电压。
7.一种适合用作时钟发生器的FLL振荡器电路即锁频回路振荡器电路，其包括：
锁频回路振荡器即FLL振荡器，其基于振荡器控制信号来产生具有频率fosc的振荡器信号FLL_clk；
FLL控制回路，其被配置成基于所述FLL振荡器的所述振荡器信号FLL_clk输出的所述频率来产生所述振荡器控制信号，其包括：
开关电容器电阻器分压器电路，其被配置成基于所述振荡器信号FLL_clk的所述频率来提供频率控制信号；
扩频时钟发生器即SSC发生器，其被配置成产生对应于扩频调制功能的扩频控制信号；以及
FLL控制电路，其被配置成基于FLL控制信号来提供所述振荡器控制信号，并且包括放大器电路，其在非反相输入处接收来自所述SSC发生器的扩频控制信号，和在反相输入处接收来自所述开关电容器电阻器分压器的所述频率控制信号，以及输出对应于具有扩频调制的所述频率控制信号的所述FLL控制信号；
所述FLL控制电路基于所述FLL控制信号提供具有扩频调制的所述振荡器控制信号，使得所述FLL振荡器产生具有扩频调制的所述振荡器信号FLL_clk；
所述开关电容器电阻器分压器电路包括在R-分压器节点处连接到开关电容器的电阻器，所述开关电容器被配置成将所述振荡器信号FLL_clk的所述频率fosc转换成电阻，使得所述电阻器和所述开关电容器作为电阻器分压器来操作，其中所述电阻器分压器在所述R-分压器节点处输出所述频率控制信号。
8.根据权利要求7所述的电路，其中所述FLL振荡器包括环形振荡器，响应于所述振荡器控制信号以调节振荡频率。
9.根据权利要求7所述的电路，其中所述FLL控制电路进一步包括由所述FLL控制信号控制的电流控制晶体管，并且将所述振荡器控制信号输出为受控电流。
10.根据权利要求7所述的电路，其中所述SSC发生器包括：RC弛豫振荡器电路，其包括具有反相输入和非反相输入以及输出的比较器；和跳闸阈值设定电路；
所述RC弛豫振荡器电路包括RC电路，所述RC电路具有向所述反相输入提供负反馈RC转换电压的RC时间常数的特征；
所述跳闸阈值设定电路向所述非反相输入提供正反馈跳闸阈值电压，并且被配置成在上跳闸阈值电压VTH和下跳闸阈值电压VTL之间切换，其中由所述比较器输出控制切换，使得所述负反馈RC转换电压对应于所述跳闸阈值电压VTH和VTL被截断并且基本是三角的；其中所述SSC发生器将基本三角截断的RC转换电压输出为所述扩频控制信号。
11.根据权利要求7所述的电路，其进一步包括低压差稳压器即LDO，其为所述FLL振荡器、FLL控制电路、所述开关电容器电阻器分压器电路以及所述SSC发生器提供VLDO电源电压。
12.一种使用FLL振荡器电路即锁频回路振荡器电路来产生时钟的方法，所述方法包括：
基于振荡器控制信号来产生具有频率fosc的振荡器信号FLL_clk；
基于表示所述FLL振荡器的所述振荡器信号FLL_clk输出的所述频率的频率控制信号来产生所述振荡器控制信号；
使用开关电容器电阻器分压器来产生基于所述振荡器信号FLL_clk的所述频率的所述频率控制信号，所述开关电容器电阻器分压器包括电阻器和在R-分压器节点处连接的开关电容器，其通过响应所述振荡器信号FLL_clk而切换所述开关电容器以将所述频率fosc转换成开关电容器电阻；并且基于由所述电阻器和所述开关电容器电阻提供的分压从所述R-分压器节点处输出所述频率控制信号；
产生对应于扩频调制功能的扩频控制信号；
利用所述扩频控制信号调制所述频率控制信号；
基于具有扩频调制的所述频率控制信号来产生FLL控制信号；以及
基于所述FLL控制信号来产生具有扩频调制的所述振荡器控制信号，使得所述FLL振荡器产生具有扩频调制的振荡器信号FLL_clk。
13.根据权利要求12所述的方法，其中响应于所述振荡器控制信号，由环形振荡器产生所述振荡器信号FLL_clk，以调节振荡频率。
14.根据权利要求12所述的方法，其中所述扩频控制信号是利用RC弛豫振荡器来产生的，所述RC弛豫振荡器包括具有反相输入和非反相输入以及输出的比较器，并且进一步包括：
基于具有RC时间常数特征的RC电路，向所述比较器的所述反相输入提供负反馈RC转换电压；
通过在上跳闸阈值电压VTH和下跳闸阈值电压VTL之间切换来产生跳闸阈值电压，其中切换由所述比较器输出控制；
将所述跳闸阈值电压作为正反馈跳闸阈值电压提供给所述比较器的所述非反相输入；
使得所述负反馈RC转换电压对应于所述跳闸阈值电压VTH和VTL被截断，并且基本是三角的；
基于基本三角截断的RC转换电压来产生所述扩频控制信号。
15.根据权利要求12所述的方法，其进一步包括从低压差稳压器即LDO提供VLDO电源电压，所述VLDO电源电压用于产生振荡器信号FLL_clk、所述频率控制信号、所述振荡器控制信号和所述扩频控制信号。
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