CN107112043A - 支持不同类型的存储器装置 - Google Patents
支持不同类型的存储器装置 Download PDFInfo
- Publication number
- CN107112043A CN107112043A CN201580073183.2A CN201580073183A CN107112043A CN 107112043 A CN107112043 A CN 107112043A CN 201580073183 A CN201580073183 A CN 201580073183A CN 107112043 A CN107112043 A CN 107112043A
- Authority
- CN
- China
- Prior art keywords
- storage arrangement
- memory
- detected
- type
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000003860 storage Methods 0.000 title claims abstract description 286
- 230000015654 memory Effects 0.000 claims abstract description 175
- 238000001514 detection method Methods 0.000 claims abstract description 17
- 230000005540 biological transmission Effects 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 23
- 230000001360 synchronised effect Effects 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 230000014759 maintenance of location Effects 0.000 claims description 4
- 238000013500 data storage Methods 0.000 description 24
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 10
- 238000012545 processing Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 5
- 238000009434 installation Methods 0.000 description 5
- 238000004590 computer program Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 210000003733 optic disk Anatomy 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1694—Configuration of memory controller to different memory types
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
Abstract
一种用于支持多种不同类型的存储器装置的计算系统，包括存储器电压调节器。存储器电压调节器基于序列存在检测(SPD)数据将电源电压调节至检测到的存储器装置的必要电压。计算系统进一步包括支持多种类型的存储器装置的存储器控制器。存储器控制器接收关于所检测到的存储器装置的类型的数据，并且基于SPD数据和所检测到的存储器装置的GPIO数据相对于所检测到的存储器装置的类型控制输入/输出信号。
Description
背景技术
诸如桌面计算装置、便携式计算装置、以及服务器计算装置等的计算装置包括数据存储装置。在这些数据存储装置之中是可插拔直列式(in-line)存储器装置。
附图说明
附图图示本文所述原理的各种示例并且是说明书的一部分。所图示的示例仅为了示意说明的目的而给出，并且不限制权利要求的范围。
图1A是根据本文所述原理的一个示例的用于支持不同类型的存储器装置的计算系统的存储器的框图。
图1B是根据本文所述原理的另一示例的用于支持不同类型的存储器装置的计算系统的框图。
图2是根据本文所述原理的一个示例的、图1A和图1B的计算系统的存储器控制器和存储器电压调节器的框图。
图3是根据本文所述原理的一个示例描绘操作计算系统的方法的流程图，该计算系统支持不同类型的存储器装置。
图4是根据本文所述原理的另一示例的描绘操作计算系统的方法的流程图，该计算系统支持不同类型的存储器装置。
贯穿附图，相同的附图标记指代相似但是不一定相同的元件。
具体实施方式
可插拔直列式存储器装置包括诸如单排直列式存储器装置(SIMM)和双排直列式存储器装置(DIMM)的存储器装置。DIMM包括一系列动态随机存取存储器集成电路。这些存储器装置安装在印刷电路板上，并且被设计为供个人计算机、工作站和服务器使用。双倍数据速率第三代同步动态随机存取存储器(DDR3 SDRAM)是用在DIMM存储器装置中的一类动态随机存取存储器(DRAM)。DDR3 SDRAM包括高带宽(“双倍数据速率”)接口。DDR3 SDRAM由于不同的发信电压、时序和其他因素而与任何早期类型的随机存取存储器(RAM)既不向前兼容也不向后兼容。双倍数据速率第四代同步动态随机存取存储器(DDR4 SDRAM)也是用在DIMM存储器装置中的一类动态随机存取存储器(DRAM)，具有双倍数据速率接口。DDR4SDRAM由于不同的发信电压、物理接口以及其他因素而与包括DDR4 SDRAM的任何早期类型的随机存取存储器(RAM)均不兼容。
计算装置制造商可以制造他们的计算装置以包括多种类型的存储器装置插槽中的一种类型的存储器装置插槽以及对应的存储器装置类型。例如，计算机装置可以被设计成仅支持一种类型的存储器，诸如DDR3 SDRAM或DDR4 SDRAM。然而，当计算装置市场在计算装置的寿命期间或者在计算平台的设计期间从一种存储器存储技术转变至另一种时，设计或者重新设计具有两者中的任一类型的存储器的计算装置或所设计的平台会导致关于计算装置制造商在市场中的竞争不利。一方面，如果计算装置制造商选择仅支持诸如DDR3SDRAM的较老的存储器装置类型，那么这可能导致计算装置或所设计的平台相对于诸如DDR4 SDRAM的相对较新的存储器装置类型的竞争者的支持而处于性能劣势。另一方面，如果计算装置制造商选择仅支持较新的存储器装置类型(DDR4 SDRAM)，那么这可能导致计算装置或所设计的平台相对于相对较老、不太昂贵的存储器装置类型(DDR3 SDRAM)的竞争者的支持而在市场中处于成本劣势。
进一步，从计算装置的购买者的角度，购买者可能希望替换或更新直列式存储器装置。然而，在没有诸如位于计算装置主板上的更新插槽的兼容计算拓扑结构的情况下，用户不能够替换或更新直列式存储器装置。类似地，计算装置的购买者可能具有带有例如DDR3 SDRAM的现有计算装置，并且现在他或她希望购买新的、下一代计算装置，但是该下一代计算装置可能仅包括例如DDR4 SDRAM插槽以用于耦合多个DDR4 SDRAM装置。本文所述的示例允许计算装置制造商通过提供装备了诸如DDR3 SDRAM插槽、DDR4 SDRAM插槽和下一代SDRAM插槽(例如DDR5 SDRAM插槽)的多种不同类型的存储器装置插槽的计算装置，来通过允许客户重新使用现有的DDR3存储器而满足他或她的需求。
本文所述的示例提供用于支持多种不同类型的存储器装置的计算装置。计算装置包括在印刷电路板(PCB)上的多种类型的存储器装置插槽，以将对应数目和类型的存储器装置连接至计算装置。还包括耦接至存储器装置插槽的存储器电压调节器。计算装置还包括耦接至存储器装置插槽的存储器控制器。存储器控制器确定存在于耦接至存储器装置插槽中的一个插槽的所检测到的存储器装置上的序列存在检测(SPD)数据，从而确定多种存储器装置类型中的所检测到的存储器装置的类型。存储器控制器还指示存储器电压调节器基于SPD数据将电源电压调节至所检测到的存储器装置所需的电压。存储器控制器还基于SPD数据控制至所检测到的存储器装置和来自所检测到的存储器装置的输入/输出信号。
在一个示例中，第一类型的存储器装置类型以及对应的第一存储器装置类型装置是双倍数据速率类型第三代同步动态随机存取存储器(DDR3)装置。在此示例中，第二类型的存储器装置插槽以及对应的第二存储器装置类型是双倍数据速率类型第四代同步动态随机存取存储器(DDR4)装置。
在一个示例中，存储器电压调节器基于存在于所检测到的存储器装置上的SPD数据、通用输入/输出(GPIO)数据、或其组合而将电压切换至必要的供电电平(power rail)。GPIO是位于存储器装置(113，114)上的普通管脚。在一个示例中，存储器控制器从基本输入/输出系统(BIOS)固件包接收关于所检测到的存储器装置的类型的数据。在一个示例中，至少一种类型的存储器装置是双倍数据速率类型第三代同步动态随机存取存储器(DDR3)装置。进一步，在一个示例中，至少一种类型的存储器装置是双倍数据速率类型第四代同步动态随机存取存储器(DDR4)装置。
存储器控制器支持多种类型的存储器装置。此外，存储器电压调节器与多种类型的存储器装置相接合。在一个示例中，存储器电压调节器支持计算装置制造商或设计者设计计算装置所支持的任意多种类型的存储器装置。
如在本说明书和在所附权利要求中所使用的，术语“多个”或类似语言意味着广义地理解为包括1至无穷大的任意正数；零不是数，而是没有数。
在以下描述中，为了解释的目的，阐述数个具体细节从而提供对本发明系统和方法的全面理解。然而，对于本领域技术人员明显的是，本发明的设备、系统和方法可以在没有这些具体细节的情况下实施。说明书中对于“示例”或类似语言的引用意味着结合该示例所述的特定特征、结构或特性如所述的那样而被包括，但是可能不包括在其他示例中。
现在返回至附图，图1A是根据本文所述原理的一个示例的用于支持不同类型的存储器装置的计算系统(100)的存储器的框图。为了实现其期望的功能，计算系统(100)包括各种硬件部件。在这些硬件部件之中可以是多个存储器控制器(115)、多个存储器电压调节器(116)、多种类型的存储器装置插槽(111，112)、多个存储器装置(113，114)、以及基本输入/输出系统(BIOS)(204)。这些硬件部件可以通过使用多个总线和/或网络连接而互连并连接至其他计算装置。在一个示例中，存储器控制器(115)、存储器电压调节器(116)、存储器装置插槽(111，112)、以及存储器装置(113，114)可以通信地耦接至总线(105)，如以下将结合图1B更详细地描述的，总线(105)向计算系统(100)内的其他计算元件提供连通性。
存储器控制器与处理器协同工作以确定存在于所检测到的存储器装置(113，114)上的序列存在检测(SPD)数据，从而确定与多种类型的存储器装置插槽(111，112)对应的多种存储器装置类型中的所检测到的存储器装置的类型。在一个示例中，存储器电压调节器(116)基于SPD数据将电源电压调节至所检测到的存储器装置(113，114)所需的电压。在另一示例中，存储器控制器(115)、处理器(图1B，101)、或其组合指示存储器电压调节器(116)以基于SPD数据将电源电压调节至所检测到的存储器装置(113，114)所需的电压。存储器控制器(115)基于SPD数据控制至所检测到的存储器装置(113，114)以及来自所检测到的存储器装置(113，114)的输入/输出信号。在一个示例中，多个存储器装置插槽(111，112)、存储器装置(113，114)、存储器控制器(115)和存储器电压调节器(116)位于共同的印刷电路板上。现在将结合图1B提供关于用于支持不同类型的存储器装置(113，114)的计算系统(100)的更多细节。
图1B是根据本文所述原理的另一示例的用于支持不同类型的存储器装置的计算系统(100)的框图。计算系统(100)可以以电子装置实现。电子装置的示例包括服务器、桌面计算机、便携式计算机、个人数字助理(PDAs)、移动装置、智能电话、游戏系统和平板电脑等电子装置。
可以在任何数据处理场景中利用计算系统(100)，包括独立硬件、移动应用、直达计算网络、或其组合。进一步，计算系统(100)可以用于计算网络、公共云网络、私有云网络、混合云网络、其他网络形式、或其组合。进一步，计算系统(100)可以实现在一个或多个硬件平台上，其中，系统中的模块可以在一个平台上或跨多个平台执行。这些模块可以运行在各种形式的云技术和混合云技术上，或者作为可以实现在云上的SaaS(软件即服务)或脱离云实现的SaaS(软件即服务)被提供。在另一示例中，由计算系统(100)提供的方法可以由本地管理员执行。
为了实现其期望的功能，计算系统(100)包括各种硬件部件。在这些硬件部件之中可以是多个处理器(101)、多个数据存储装置(102)、多个外围装置适配器(103)、以及多个网络适配器(104)。这些硬件部件可以通过使用多个总线和/或网络连接而互连。在一个示例中，处理器(101)、数据存储装置(102)、外围装置适配器(103)、以及网络适配器(104)可以经由总线(105)而通信地耦接。
处理器(101)可以包括硬件架构以从数据存储装置(102)获取可执行代码并且执行该可执行代码。当由处理器(101)执行时，可执行代码可以引起处理器(101)至少实现如下功能：确定存在于所检测到的存储器装置上的序列存在检测(SPD)数据，从而确定与多种类型的存储器装置插槽对应的多种存储器装置类型中的所检测到的存储器装置的类型。该功能还可以包括：指示存储器电压调节器基于SPD数据将电源电压调节至所检测到的存储器装置所需的电压，并且基于SPD数据控制至所检测到的存储器装置以及来自所检测到的存储器装置的输入/输出信号。在一个示例中，初始化存储器控制器(115)以针对并且基于安装在计算系统(100)中的存储器装置的类型而执行这些功能。根据本文所述本说明书的方法而执行处理器(101)的功能。在执行代码的过程中，处理器(101)可以从多个剩余的硬件单元接收输入并且向多个剩余的硬件单元提供输出。
数据存储装置(102)可以存储诸如由处理器(101)或其他处理装置所执行的可执行程序代码的数据。如将讨论的，数据存储装置(102)可以具体地存储表示处理器(101)执行以实现至少本文所述功能的多个应用程序的计算机代码。
数据存储装置(102)可以包括各种类型的存储器装置，包括易失性存储器和非易失性存储器。例如，本示例的数据存储装置(102)包括随机存取存储器(RAM)(106)、只读存储器(ROM)(107)、以及硬盘驱动器(HDD)存储器(108)。还可以利用许多其他类型的存储器，并且本说明书考虑在数据存储装置(102)中使用许多不同类型的存储器，如可以适用于本文所述原理的具体应用。在一个示例中，数据存储装置(102)中的不同类型的存储器可以用于不同的数据存储需求。例如，处理器(101)可以从只读存储器(ROM)(107)引导启动、在硬盘驱动器(HDD)存储器(108)中维持非易失性存储并且执行存在于随机存取存储器(RAM)(106)中的程序代码。
数据存储装置(102)还包括多个存储器装置插槽(111，112)，诸如上述顺应DDR3和DDR4协议的存储装置的多个存储器装置(113，114)可以耦接至这些存储器装置插槽。尽管在图1和图2中描绘了两个存储器装置插槽(111，112)，但任意数目的存储器装置插槽(111，112)可以耦接至计算系统(100)。
图1B的计算系统还包括存储器控制器(115)。存储器控制器与处理器(101)协同工作以确定存在于所检测到的存储器装置(113，114)上的序列存在检测(SPD)数据，从而确定与多种类型的存储器装置插槽(111，112)对应的多种存储器装置类型中的所检测到的存储器装置的类型。
功能还可以包括指示存储器电压调节器(116)以基于SPD数据将电源电压调节至所检测到的存储器装置(113，114)所需的电平，并且基于SPD数据控制至所检测到的存储器装置(113，114)和来自所检测到的存储器装置(113，114)的输入/输出信号。在一个示例中，多个处理器(101)、存储器装置插槽(111，112)、存储器装置(113，114)、存储器控制器(115)、以及存储器电压调节器(116)位于共同的印刷电路板上。
本文所述的、包括数据存储装置(102)、RAM(106)、ROM(107)、HDD存储器(108)和存储器装置(113，114)以及本文所述的其他存储器装置的数据存储装置可以包括计算机可读介质，计算机可读存储介质，或非瞬态计算机可读介质等。例如，本文所述的数据存储装置可以是但不限于电子、磁性、光学、电磁、红外、或半导体系统、设备或装置，或者前述的任意合适的组合。计算机可读存储介质的更具体示例可以包括例如以下：具有多个引线的电气连接、便携式计算机磁盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或快闪存储器)、便携式光盘只读存储器(CD-ROM)、光学存储装置，磁性存储装置，或前述的任何合适的组合。在本文档的上下文中，计算机可读存储介质可以是任何有形的介质，其可以包含或存储计算机可使用程序代码以由指令执行系统、设备或装置使用或者与指令执行系统、设备或装置相连接。在另一示例中，计算机可读存储介质可以是可以包含或存储由指令执行系统、设备或装置使用的程序或与指令执行系统、设备或装置相连接的程序的任何非瞬态介质。
计算系统(100)中的硬件适配器(103，104)使处理器(101)能够与在计算系统(100)外部和内部的各种其他硬件元件配合。例如，外围装置适配器(103)可以提供至输入/输出装置以及存储器装置插槽(111，112)和存储器装置(113，114)的接口，输入/输出装置诸如显示装置(109)、鼠标、或键盘。外围装置适配器(103)还可以提供对诸如外部存储装置的其他外部装置的访问，提供对诸如服务器、开关和路由器的多个网络装置、客户端装置、其他类型的计算装置、以及其组合的访问。
计算系统(100)进一步包括用于实现本文所述功能的多个模块。计算系统(100)内的各个模块包括可以分别执行的可执行程序代码。在此示例中，各个模块可以存储为分离的计算机程序产品。在另一示例中，计算系统(100)内的各个模块可以在多个计算机程序产品内组合；每个计算机程序产品包括多个模块。
在一个示例中，如由BIOS(图2，204)代码所指示的处理器(101)确定所安装的存储器的类型。在此示例中，BIOS(图2，204)包括多个装置以用于初始化电压调节器(116)和存储器控制器(115)，从而检测连接至存储器装置插槽(111，112)的存储器装置(113，114)的数目和类型。在另一示例中，计算系统(100)可以包括存储器控制模块(110)，从而当由处理器(101)或存储器控制器(115)执行时，检测连接至存储器装置插槽(111，112)的存储器装置(113，114)的数目和类型。
存储器控制模块(110)还控制信号至连接至存储器装置插槽(111，112)的存储器装置(113，114)的传输以及来自连接至存储器装置插槽(111，112)的存储器装置(113，114)的传输。计算系统(100)还包括BIOS(图2，204)。BIOS(图2，204)包括指令，该指令激活路由至存储器电压调节器(116)的硬件上的GPIO，以指示存储器电压调节器(116)适当地调节其电压输出。
图2是根据本文所述原理的一个示例的、图1A和图1B的计算系统(100)的存储器控制器(115)和存储器电压调节器(116)的框图。不同的存储器模块(113，114)可以具有相异的物理和电气属性，包括不同的发信电压、不同的管脚分配、不同的形状因素、以及不同的连接器槽口布置等。这些不同属性中的至少一个可以反映诸如SDRAM装置的存储器装置的具体的代(generation)，例如与任何早期或后期类型的数据存储装置既不向前也不向后兼容。在该场景中，计算系统制造商难以决定为他们的计算平台提供较老、相对便宜的存储器装置类型，还是为他们的计算平台提供最新但是相对更昂贵的存储器装置类型。如果制造商将要在他们的计算平台内提供较老、相对便宜的存储器装置类型，则制造计算平台的成本将下降，并且因为计算单元的成本也将相对更便宜，因此制造商可能甚至售卖更多的计算单元。
然而，如果市场中针对具有相对较新且更昂贵的存储器装置的计算平台需求增长，并且制造商选择为他们的计算平台提供相对较老且更便宜的存储器装置，那么制造商可能使得其市场份额的一部分被提供了包括相对较新且更昂贵存储器装置的计算平台的竞争者所占据。另一方面，如果市场中针对具有相对较新且更昂贵存储器装置的计算平台的需求尚未增长或者已经下降，并且制造商选择为他们的计算平台提供相对较新且更昂贵的存储器装置，那么制造商可能使得其市场份额的一部分被提供了包括相对较老且更便宜存储器装置的计算平台的竞争者所占据。
因此，对于计算机平台制造商有利的是，能够具有在他们的计算机平台中提供任何数据存储装置的选项，甚至直至在计算系统(100)制造之后的时间点。为此，图1A、图1B和图2的计算系统提供该能力。如图2中所描绘的，计算系统(图1A和图1B，100)可以包括存储器控制器(115)、存储器装置插槽(111，112)、耦接至存储器装置插槽(111，112)的存储器装置(113，114)、以及存储器电压调节器(116)。为了在存储器控制器(115)与存储器装置(113，114)之间提供电气连接，可以提供多条数据信号线(201，202，203)。因为不同的存储器模块(113，114)具有相异的发信需求和管脚输出，因此数据信号线(201，202，203)提供不同的信号以传输至不同的存储器模块(113，114)。在一个示例中，在表格1中提供由相异的数据存储装置所传输的数据信号的对比，其中比较了DDR3数据存储装置的数据信号与DDR4数据存储装置的数据信号。
表格1：DDR3存储器装置与DDR4存储器装置之间的共有和不共有存储器信号的列表
如在表格1中所看见的，DDR3数据存储装置和DDR4数据存储装置存在多个共有的信号。这些共有信号经由共有信号线(202)在存储器控制器(115)与存储器装置(113，114)之间传送。然而，如表格1中所描绘的，存在DDR3数据存储装置所特有的多个信号。这些DDR3信号可以经由存储器装置1信号线(201)发送。类似地，如表格1中所描绘的，可以经由存储器装置2信号线(203)发送DDR4数据存储装置所特有的多个信号。尽管在图2中描绘了一条共有信号线(202)和两条不同的存储器装置信号线(201，203)，可以在计算系统(100)中包括任意数目的共有信号线和相异信号线。在一个示例中，可以包括特定类型存储器装置(113，114)所特有的相异信号线(201，203)的数目以匹配不同存储器装置(113，114)的对应数目。诸如Intel公司的一些计算装置制造商要求附接至任何给定存储器控制器的所有存储器装置是同一存储器类型。本文的示例在每个存储器信道上提供多种存储器类型。因此，针对耦接至计算系统(100)的任何给定存储器类型，所有存储器信道仍然可应用并且存储器性能不受影响。
当计算系统(100)的不同存储器装置(113，114)被添加至计算系统(100)时，存储器控制器(115)确定什么类型的存储器装置(113，114)被添加至存储器装置插槽(111，112)。在一个示例中，存储器控制器(115)通过从存储器装置(113，114)获得序列存在检测(SPD)数据而确定什么类型的存储器装置(113，114)被添加至存储器装置插槽(111，112)。SPD数据是关于计算机存储器装置的信息，该信息包括关于什么类型的存储器被耦接至存储器装置插槽(111，112)、什么时刻被用于访问存储器、以及针对该特定存储器装置(113，114)要求什么电压。
当计算系统通电时，在获得SPD数据的情况下，可以执行通电自检(POST)过程。在一个示例中，SPD数据存储在存储器装置(113，114)上所包括的电可擦除可编程只读存储器(EEPROM)上。在一个示例中，由基本输入/输出系统(BIOS)(204)初始化存储器控制器(115)，关于安装什么类型的存储器装置(113，114)，诸如是否安装DDR3或DDR4装置。在此示例中，BIOS(204)耦接至存储器控制器(115)以及所有存储器装置(113，114)和它们各自的EEPROM(206，207)，从而检测在存储器装置(113，114)上的SPD数据并且根据SPD数据初始化存储器控制器(115)。
在一个示例中，每次仅一种类型的存储器装置可以耦接至计算系统(100)。在此示例中，如果多于一种存储器类型耦接至计算系统(100)，则计算系统(100)可以检测至少两个不同存储器类型的存在，并且将不会继续与存储器类型相关联的处理。这是因为假设了存储器控制器仅允许在系统中安装单个存储器类型。在一个示例中，计算系统(100)通知用户安装了两个不同存储器类型的事实。
在另一示例中，任意数目类型的存储器装置可以在任何给定时刻耦接至计算系统(100)。在此示例中，存储器控制器(115)和处理器(101)能够传输数据信号至计算系统(100)中安装的所有存储器装置并且从计算系统(100)中安装的所有存储器装置传输数据信号。
存储器电压调节器(116)耦接至存储器装置(113，114)、BIOS(204)、以及存储器控制器(115)。当由BIOS(204)或存储器控制器(115)指示时，存储器电压调节器(116)基于SPD数据将电源电压调节至所检测到的存储器装置所需的电压。在DDR3DIMM存储装置以及DDR4DIMM存储装置的示例中，与针对DDR3的1.5V或1.65V、或者针对DDR3L低功率存储器装置的1.35V相比，DDR4工作在1.2V的电压下。在此示例中，BIOS(204)或存储器控制器(115)指示存储器电压调节器基于所安装的存储器装置(113，114)的类型而调节提供至存储器装置(113，114)的电压。
在一个示例中，由BIOS(204)从例如存储器装置(113，114)的EEPROM(206，207)获得电压需求数据，以分配由存储器电压调节器(116)输出的电压。在此示例中，从存储器装置(113，114)的EEPROM(206，207)获得与存储器装置(113，114)的电源电压相关联的数据并提供至BIOS(204)。BIOS(204)指示存储器电压调节器(116)根据电压需求数据将电源电压提供至存储器装置(113，114)。已经描述了计算系统(100)及其各个元件，现在将描述与计算系统(100)相关联的步骤。
图3是根据本文所述原理的一个示例描绘制造计算系统(100)的方法的流程图，计算系统(100)支持不同类型的存储器装置(113，114)。图3展示了切换计算装置中对不同类型的存储器装置支持的方法。图3的方法可以通过在印刷电路板(PCB)上形成(框301)多种类型的存储器装置插槽(111，112)而开始。存储器控制器(115)耦接(框302)至多个存储器装置插槽(111，112)。
在一个示例中，处理器(101)、BIOS(204)、或其组合确定(框303)存在于所检测到的存储器装置(113，114)上的序列存在检测(SPD)数据，从而确定与多种类型的存储器装置插槽(111，112)对应的多种存储器装置类型中的所检测到的存储器装置的类型。处理器(101)、BIOS(204)或其组合指示(框304)存储器电压调节器(116)以基于SPD数据将电源电压调节至所检测到的存储器装置所需的电压。
处理器(101)、BIOS(204)、或其组合初始化存储器控制器(115)以基于SPD数据控制(框305)至所检测到的存储器装置(113，114)的输入/输出信号和来自所检测到的存储器装置(113，114)的输入/输出信号，以在存储器控制器(115)与所检测到的存储器装置(113，114)之间提供合适的通信。
在另一示例中，存储器控制器(115)确定(框303)存在于所检测到的存储器装置(113，114)上的序列存在检测(SPD)数据，从而确定与多种类型的存储器装置插槽(111，112)对应的多种存储器装置类型中的所检测到的存储器装置的类型。存储器控制器(115)指示(框304)存储器电压调节器(116)以基于SPD数据将电源电压调节至所检测到的存储器装置(113，114)所需的电压。计算系统(100)初始化存储器控制器(115)以基于SPD数据控制(框305)至所检测到的存储器装置(113，114)的输入/输出信号与来自所检测到的存储器装置(113，114)的输入/输出信号，以在存储器控制器(115)与所检测到的存储器装置(113，114)之间提供合适的通信。
图4是根据本文所述原理的另一示例描绘制造计算系统的方法的流程图，该计算系统支持不同类型的存储器装置。图4的方法可以通过在印刷电路板(PCB)上形成(框401)多种类型的存储器装置插槽(111，112)而开始。存储器控制器(115)耦接(框402)至多个存储器装置插槽(111，112)。
处理器(101)、BIOS(204)、或其组合确定(框403)存在于所检测到的存储器装置(113，114)上的序列存在检测(SPD)数据，从而确定与多种类型的存储器装置插槽(111，112)对应的多种存储器装置类型中的所检测到的存储器装置的类型。在一个示例中，处理器(101)、BIOS(204)或其组合从BIOS(204)接收关于所检测到的存储器装置(113，114)的类型的数据。在以上所述的示例中，至少一种类型的存储器装置(113，114)是双倍数据速率类型第三代同步动态随机存取存储器(DDR3)装置，并且至少一种类型的存储器装置(113，114)是双倍数据速率第四代同步动态随机存取存储器(DDR4)装置。然而，存储器控制器(115)支持所有多种类型的存储器装置(113，114)，包括诸如DDR5 SDRAM装置的未来类型的存储器装置。
处理器(101)、BIOS(204)、或其组合指示(框404)存储器电压调节器(116)以基于SPD数据将电源电压调节至所检测到的存储器装置(113，114)所需的电压。在框405处，处理器(101)、BIOS(204)或其组合经由第一传输线将所有存储器装置类型共有的信号传输至所检测到的存储器装置(113，114)。在此示例中，提供共有信号的第一传输线是图2的共有信号线(202)。处理器(101)、BIOS(204)或其组合经由第二传输线将所有存储器装置类型不共有的信号传输(框406)至所检测到的存储器装置(113，114)。第二传输线是针对所检测到的存储器装置(113，114)的类型的专用传输线。因此，在此示例中，第二传输线是图2中所描绘的存储器装置信号线(201，203)。在任何给定时刻，存储器装置信号线(201，203)中的一个是有效的。
贯穿本文所述的示例，确定所安装的存储器装置的类型通过读取SPD数据以编程方式执行。尽管这是非常简洁和用户友好的解决方案，但其他示例可以使用更简单的机制。在一个示例中，可以在计算系统(100)中包括物理开关。在此示例中，物理开关可以针对一个位置标注为“DDR3”并且针对另一位置标注为“DDR4”。也可以包括针对任意多种额外存储器类型的其他指示符。计算系统(100)可以指示用户来根据所安装的存储器类型将物理开关设置为期望的设定。因此，在此示例中，不同于读取SPD数据，处理器(101)、BIOS(204)、存储器控制器(115)、或其组合可以替代地读取物理开关设定以确定存储器类型。以此方式，设定电压调节器(116)并且初始化存储器控制器(115)。
在另一示例中，可以在BIOS(204)中包括设定，其中用户可以调节设定以指示存储器类型。在此示例中，不同于读取SPD数据，处理器(101)、BIOS(204)、存储器控制器(115)、或其组合可以替代地如由用户所指示而读取BIOS(204)中的设定以确定存储器类型。除了如上所述读取SPD数据之外，可以使用任何其他方法或系统以确定安装在计算系统(100)中的存储器装置的类型。
本文参照根据本文所述原理的示例的方法、设备(系统)和计算机程序产品的流程图图示和/或框图而描述本系统和方法的各方面。可以由计算机可使用程序代码实现流程图图示和框图的每个框、以及流程图图示和框图中的框的组合。可以将计算机可使用程序代码提供至通用计算机的处理器、专用计算机的处理器、或其他可编程数据处理设备的处理器以产生机器，使得当经由例如处理器(101)、存储器控制器(115)、BIOS(204)、或计算机系统(100)的存储器电压调节器(116)或其他可编程数据处理设备执行时，计算机可使用程序代码实现在流程图和/或框图的框(或多个框)中所规定的功能或动作。在一个示例中，计算机可使用程序代码可以在计算机可读存储器介质内具体化；计算机可读存储介质是计算机程序产品的一部分。在一个示例中，计算机可读存储介质是非瞬态计算机可读介质。
说明书和附图描述了用于支持多种不同类型的存储器装置的计算装置。系统包括印刷电路板(PCB)上的多种类型的存储器装置插槽，以将对应数目和类型的存储器装置连接至计算装置。存储器电压调节器耦接至存储器装置插槽。计算装置还包括耦接至存储器装置插槽的存储器控制器。处理器、BIOS、存储器控制器、或其组合确定存在于所检测到的耦接至存储器装置插槽中的一个插槽的存储器装置上的序列存在检测(SPD)数据，从而确定多种存储器装置类型中的所检测到的存储器装置的类型。处理器、BIOS、存储器控制器、或其组合还指示存储器电压调节器以基于SPD数据将电源电压调节至所检测到的存储器装置所需的电压。处理器、BIOS、存储器控制器、或其组合基于SPD数据控制至所检测到的存储器装置的输入/输出信号以及来自所检测到的存储器装置的输入/输出信号。
该用于支持多种不同类型的存储器装置的计算装置可以具有多个优点，包括：(1)通过允许计算系统制造商提供多个不同存储器装置插槽以连接至多个存储器装置而为客户提供灵活性和选择；以及(2)为计算系统制造商提供能力以提供具有有竞争力计算选项的计算装置并保持市场份额等。
已经提供前述描述以说明和描述所述原理的示例。该描述不旨在穷举或将这些原理限定于所公开的任何精确形式。根据以上教导，许多修改和变形是可能的。
权利要求书(按照条约第19条的修改)
1.一种用于支持多种不同类型的存储器装置的计算装置，包括：
在印刷电路板(PCB)上的多种类型的存储器装置插槽，所述多种类型的存储器装置插槽将对应类型的存储器装置连接至所述计算装置；
存储器电压调节器，所述存储器电压调节器耦接至所述存储器装置插槽；
基本输入/输出系统(BIOS)，所述基本输入/输出系统用于：
确定存在于耦接至所述存储器装置插槽中的一个插槽的检测到的存储器装置上的序列存在检测(SPD)数据，从而确定所检测到的存储器装置的类型；并且
指示所述存储器电压调节器以基于所述SPD数据将电源电压调节至所检测到的存储器装置所需的电压；以及
存储器控制器，所述存储器控制器耦接至所述存储器装置插槽，所述存储器控制器用于基于所述SPD数据控制至所检测到的存储器装置以及来自所检测到的存储器装置的输入/输出信号。
2.根据权利要求1所述的计算装置，其中所述存储器电压调节器用于基于存在于所检测到的存储器装置上的所述SPD数据和通用输入/输出(GPIO)数据而将所述电源电压切换至必要电平。
3.根据权利要求1所述的计算装置，其中所述存储器控制器用于从所述BIOS接收关于所检测到的存储器装置的类型的数据。
4.根据权利要求1所述的计算装置，其中所述类型的存储器装置中的至少一种类型的存储器装置是双倍数据速率类型第三代同步动态随机存取存储器(DDR3)装置、双倍数据速率类型第四代同步动态随机存取存储器(DDR4)装置、或双倍数据速率类型第五代同步动态随机存取存储器(DDR5)装置。
5.根据权利要求1所述的计算装置，进一步包括处理器，其中所述BIOS在所述处理器上可执行以：确定存在于所检测到的存储器装置上的所述SPD数据，并且指示所述存储器电压调节器调节所述电源电压。
6.根据权利要求1所述的计算装置，其中所述存储器控制器支持多种不同类型的存储器装置。
7.根据权利要求1所述的计算装置，其中所述存储器电压调节器与所述多种类型的存储器装置插槽中的每一个存储器装置插槽相接合。
8.根据权利要求1所述的计算装置，其中所述存储器控制器用于针对所述类型的存储器装置的第一类型将数据信号传递至所述存储器装置插槽中的第一存储器装置插槽，并且用于针对所述类型的存储器装置的不同的第二类型将数据信号传递至所述存储器装置插槽中的第二存储器装置插槽。
9.一种用于支持多种不同类型的存储器装置的计算系统，包括：
存储器电压调节器，所述存储器电压调节器用于基于存在于检测到的存储器装置上的序列存在检测(SPD)数据而将电源电压调节至所检测到的存储器装置的必要电压，所述SPD数据限定所检测到的存储器装置的类型；以及
基本输入/输出系统(BIOS)，所述基本输入/输出系统用于：
接收关于所检测到的存储器装置的类型的所述SPD数据；并且
初始化支持所述多种类型的存储器装置的存储器控制器，以基于所检测到的存储器装置的所述SPD数据而相对于所检测到的存储器装置的类型控制输入/输出信号。
10.根据权利要求9所述的计算系统，其中所述类型的存储器装置包括双倍数据速率类型第三代同步动态随机存取存储器(DDR3)装置和双倍数据速率类型第四代同步动态随机存取存储器(DDR4)装置。
11.根据权利要求9所述的计算系统，其中所述存储器控制器用于经由第一传输线将所述多种类型的存储器装置共有的信号传输至所检测到的存储器装置，并且用于经由第二传输线将所述多种类型的存储器装置不共有的信号传输至所检测到的存储器装置，所述第二传输线是用于所检测到的存储器装置的类型的专用传输线。
12.根据权利要求9所述的计算系统，其中所述存储器电压调节器与所述类型的存储器装置中的每一个存储器装置相接合。
13.一种制造支持不同类型的存储器装置的计算系统的方法，包括：
在印刷电路板(PCB)上形成多种类型的存储器装置插槽；
将存储器控制器耦接至所述多种类型的存储器装置插槽，所述存储器控制器在由基本输入/输出系统(BIOS)初始化时，用于：
确定存在于检测到的存储器装置上的序列存在检测(SPD)数据，从而确定与所述多种类型的存储器装置插槽对应的不同类型的存储器装置中的所检测到的存储器装置的类型；
指示存储器电压调节器以基于所述SPD数据将电源电压调节至所检测到的存储器装置所需的电压；以及
基于所述SPD数据控制至所检测到的存储器装置和来自所检测到的存储器装置的输入/输出信号。
14.根据权利要求13所述的方法，其中控制至所检测到的存储器装置和来自所检测到的存储器装置的输入/输出信号包括：
经由第一传输线将所述不同类型的存储器装置共有的信号传输至所检测到的存储器装置；以及
经由第二传输线将所述不同类型的存储器装置不共有的信号传输至所检测到的存储器装置，所述第二传输线是用于所检测到的存储器装置的类型的专用传输线。
15.根据权利要求13所述的方法，进一步包括：采用所述存储器控制器，
确定与所检测到的存储器装置相关联的通用输入/输出(GPIO)配置，
其中将电源电压调节至所检测到的存储器装置所需的电压进一步基于所述GPIO数据。
Claims (15)
1.一种用于支持多种不同类型的存储器装置的计算装置，包括：
在印刷电路板(PCB)上的多种类型的存储器装置插槽，所述多种类型的存储器装置插槽将对应数目和类型的存储器装置连接至所述计算装置；
存储器电压调节器，所述存储器电压调节器耦接至所述存储器装置插槽；
基本输入/输出系统(BIOS)，所述基本输入/输出系统用于：确定存在于耦接至所述存储器装置插槽中的一个插槽的检测到的存储器装置上的序列存在检测(SPD)数据，从而确定多种存储器装置类型中的所检测到的存储器装置的类型；并且
初始化所述存储器电压调节器以基于所述SPD数据将电源电压调节至所检测到的存储器装置所需的电压；以及
存储器控制器，所述存储器控制器耦接至所述存储器装置插槽，所述存储器控制器用于基于所述SPD数据控制至所检测到的存储器装置以及来自所检测到的存储器装置的输入/输出信号。
2.根据权利要求1所述的计算装置，其中所述存储器电压调节器基于存在于所检测到的存储器装置上的所述SPD数据和通用输入/输出(GPIO)数据而将电压切换至必要电平。
3.根据权利要求1所述的计算装置，其中所述存储器控制器从所述BIOS接收关于所检测到的存储器装置的类型的数据。
4.根据权利要求1所述的计算装置，其中所述类型的存储器装置中的至少一种类型的存储器装置是双倍数据速率类型第三代同步动态随机存取存储器(DDR3)装置、双倍数据速率类型第四代同步动态随机存取存储器(DDR4)装置、或双倍数据速率类型第五代同步动态随机存取存储器(DDR5)装置。
5.根据权利要求1所述的计算装置，进一步包括处理器，其中所述处理器、所述BIOS、或所述处理器和所述BIOS的组合用于：
确定存在于耦接至所述存储器装置插槽的所检测到的存储器装置上的所述SPD数据，从而确定所述多种存储器装置类型中的所检测到的存储器装置的类型；以及
初始化所述存储器电压调节器以基于所述SPD将电源电压调节至所检测到的存储器装置所需的电压。
6.根据权利要求1所述的计算装置，其中所述存储器控制器支持所有所述多种类型的存储器装置。
7.根据权利要求1所述的计算装置，其中所述存储器电压调节器与所有所述多种类型的存储器装置相接合。
8.一种用于支持多种不同类型的存储器装置的计算系统，包括：
存储器电压调节器，所述存储器电压调节器用于基于存在于检测到的存储器装置上的序列存在检测(SPD)数据而将电源电压调节至所检测到的存储器装置的必要电压，所述GPIO数据限定所检测到的存储器装置的类型；以及
基本输入/输出系统(BIOS)，所述基本输入/输出系统用于：
接收关于所检测到的存储器装置的类型的数据；并且
初始化支持多种类型的存储器装置的存储器控制器，以基于所检测到的存储器装置的所述SPD数据而相对于所检测到的存储器装置的类型控制输入/输出信号。
9.根据权利要求8所述的计算系统，其中所述类型的存储器装置中的至少一种类型的存储器装置是双倍数据速率类型第三代同步动态随机存取存储器(DDR3)装置。
10.根据权利要求8所述的计算系统，其中所述类型的存储器装置中的至少一种类型的存储器装置是双倍数据速率类型第四代同步动态随机存取存储器(DDR4)装置。
11.根据权利要求8所述的计算系统，其中所述存储器控制器经由第一传输线将所有存储器装置类型共有的信号传输至所检测到的存储器装置，并且经由第二传输线将所有存储器装置类型不共有的信号传输至所检测到的存储器装置，所述第二传输线是用于所检测到的存储器装置的类型的专用传输线。
12.根据权利要求8所述的计算系统，其中所述存储器电压调节器与所有所述多种类型的存储器装置相接合。
13.一种制造支持不同类型的存储器装置的计算系统的方法，包括：
在印刷电路板(PCB)上形成多种类型的存储器装置插槽；
将存储器控制器耦接至所述多种的存储器装置插槽，所述存储器控制器在由基本输入/输出系统(BIOS)初始化时，用于：
确定存在于检测到的存储器装置上的序列存在检测(SPD)数据，从而确定与所述多种类型的存储器装置插槽对应的多种存储器装置类型中的所检测到的存储器装置的类型；
指示存储器电压调节器以基于所述SPD数据将电源电压调节至所检测到的存储器装置所需的电压；以及
基于所述SPD数据控制至所检测到的存储器装置和来自所检测到的存储器装置的输入/输出信号。
14.根据权利要求13所述的方法，其中控制至所检测到的存储器装置和来自所检测到的存储器装置的输入/输出信号包括：
经由第一传输线将所有存储器装置类型共有的信号传输至所检测到的存储器装置；以及
经由第二传输线将所有存储器装置类型不共有的信号传输至所检测到的存储器装置，所述第二传输线是用于所检测到的存储器装置的类型的专用传输线。
15.根据权利要求13所述的方法，进一步包括：采用所述存储器控制器，
确定与所检测到的存储器装置相关联的通用输入/输出(GPIO)配置，
其中基于所述SPD数据将电源电压调节至所检测到的存储器装置所需的电压进一步包括基于所述GPIO数据调节所述电源电压。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US2015/013350 WO2016122498A1 (en) | 2015-01-28 | 2015-01-28 | Supporting differfent types of memory devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107112043A true CN107112043A (zh) | 2017-08-29 |
| CN107112043B CN107112043B (zh) | 2021-01-29 |
Family
ID=56543924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201580073183.2A Expired - Fee Related CN107112043B (zh) | 2015-01-28 | 2015-01-28 | 支持不同类型的存储器装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US10248590B2 (zh) |
| EP (1) | EP3230982A4 (zh) |
| CN (1) | CN107112043B (zh) |
| TW (1) | TWI594260B (zh) |
| WO (1) | WO2016122498A1 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109637564A (zh) * | 2018-12-20 | 2019-04-16 | 惠州Tcl移动通信有限公司 | 具有多存储晶粒储存装置及识别方法 |
| CN112394769A (zh) * | 2019-08-19 | 2021-02-23 | 技嘉科技股份有限公司 | 支持不同种类存储器的主机板 |
| CN113393878A (zh) * | 2020-03-11 | 2021-09-14 | 深圳市江波龙电子股份有限公司 | 一种dram的电压控制电路、内存条及电子设备 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10459855B2 (en) | 2016-07-01 | 2019-10-29 | Intel Corporation | Load reduced nonvolatile memory interface |
| TWI703450B (zh) * | 2019-08-19 | 2020-09-01 | 技嘉科技股份有限公司 | 支援不同種類記憶體的主機板 |
| DE112019007656T5 (de) * | 2019-08-23 | 2022-06-15 | Micron Technology, Inc. | Dynamische kanalzuordnung für ein speichersystem |
| US11500747B2 (en) * | 2020-01-30 | 2022-11-15 | Dell Products L.P. | Computer initialization debug message display system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008040028A2 (en) * | 2006-09-28 | 2008-04-03 | Virident Systems, Inc. | Systems, methods, and apparatus with programmable memory control for heterogeneous main memory |
| US20130054949A1 (en) * | 2011-08-31 | 2013-02-28 | Dell Products L.P. | Memory compatibility system and method |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7870459B2 (en) | 2006-10-23 | 2011-01-11 | International Business Machines Corporation | High density high reliability memory module with power gating and a fault tolerant address and command bus |
| CN101174195B (zh) * | 2006-11-01 | 2010-05-26 | 鸿富锦精密工业（深圳）有限公司 | 支持混合式存储器的主板 |
| US7698527B2 (en) | 2007-03-15 | 2010-04-13 | Intel Corporation | Selectively supporting different memory technologies on a single motherboard |
| US8054676B2 (en) * | 2008-08-18 | 2011-11-08 | Advanced Micro Devices, Inc. | Memory system such as a dual-inline memory module (DIMM) and computer system using the memory system |
| US7762818B2 (en) | 2008-12-29 | 2010-07-27 | Virtium Technology, Inc. | Multi-function module |
| US8402208B2 (en) * | 2009-10-06 | 2013-03-19 | Dell Products L.P. | Configurable memory controller/memory module communication system |
| WO2011087820A2 (en) | 2009-12-21 | 2011-07-21 | Sanmina-Sci Corporation | Method and apparatus for supporting storage modules in standard memory and/or hybrid memory bus architectures |
| US9881657B2 (en) | 2012-05-08 | 2018-01-30 | Marvell World Trade Ltd. | Computer system and method of memory management |
| US9558351B2 (en) | 2012-05-22 | 2017-01-31 | Xockets, Inc. | Processing structured and unstructured data using offload processors |
| US9519315B2 (en) | 2013-03-12 | 2016-12-13 | International Business Machines Corporation | 276-pin buffered memory card with enhanced memory system interconnect |
| KR20160127168A (ko) | 2013-03-15 | 2016-11-02 | 인텔 코포레이션 | 메모리 시스템 |
-
2015
- 2015-01-28 WO PCT/US2015/013350 patent/WO2016122498A1/en active Application Filing
- 2015-01-28 CN CN201580073183.2A patent/CN107112043B/zh not_active Expired - Fee Related
- 2015-01-28 EP EP15880397.3A patent/EP3230982A4/en not_active Ceased
- 2015-01-28 US US15/543,191 patent/US10248590B2/en active Active
-
2016
- 2016-01-26 TW TW105102284A patent/TWI594260B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008040028A2 (en) * | 2006-09-28 | 2008-04-03 | Virident Systems, Inc. | Systems, methods, and apparatus with programmable memory control for heterogeneous main memory |
| US20130054949A1 (en) * | 2011-08-31 | 2013-02-28 | Dell Products L.P. | Memory compatibility system and method |
| US20140122966A1 (en) * | 2011-08-31 | 2014-05-01 | Dell Products L.P. | Memory compatibility system and method |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109637564A (zh) * | 2018-12-20 | 2019-04-16 | 惠州Tcl移动通信有限公司 | 具有多存储晶粒储存装置及识别方法 |
| US11869621B2 (en) | 2018-12-20 | 2024-01-09 | Huizhou Tcl Mobile Communication Co., Ltd. | Storage device having multiple storage dies and identification method |
| CN112394769A (zh) * | 2019-08-19 | 2021-02-23 | 技嘉科技股份有限公司 | 支持不同种类存储器的主机板 |
| CN112394769B (zh) * | 2019-08-19 | 2024-05-17 | 技嘉科技股份有限公司 | 支持不同种类存储器的主机板 |
| CN113393878A (zh) * | 2020-03-11 | 2021-09-14 | 深圳市江波龙电子股份有限公司 | 一种dram的电压控制电路、内存条及电子设备 |
| CN113393878B (zh) * | 2020-03-11 | 2024-05-14 | 深圳市江波龙电子股份有限公司 | 一种dram的电压控制电路、内存条及电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP3230982A1 (en) | 2017-10-18 |
| TW201643873A (zh) | 2016-12-16 |
| TWI594260B (zh) | 2017-08-01 |
| WO2016122498A1 (en) | 2016-08-04 |
| US20180011806A1 (en) | 2018-01-11 |
| US10248590B2 (en) | 2019-04-02 |
| EP3230982A4 (en) | 2018-08-29 |
| CN107112043B (zh) | 2021-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107112043A (zh) | 支持不同类型的存储器装置 | |
| TWI683610B (zh) | 用於計算平台的模組化托架形式因子 | |
| US11126583B2 (en) | Multi-mode NMVe over fabrics devices | |
| US10466923B2 (en) | Modular non-volatile flash memory blade | |
| CN107077438B (zh) | 通过通信介质的部分进行通信 | |
| CN106557340B (zh) | 一种配置方法及装置 | |
| US10162786B2 (en) | Storage node based on PCI express interface | |
| US10162784B2 (en) | Adapter for transmitting signals | |
| US11923992B2 (en) | Modular system (switch boards and mid-plane) for supporting 50G or 100G Ethernet speeds of FPGA+SSD | |
| US8527803B2 (en) | System and method for multiple backplane time synchronization | |
| CN107112292A (zh) | 插入器设备 | |
| US20170309570A1 (en) | Reconfigurable repeater system | |
| US8990442B2 (en) | Configuring signals based on device conditions | |
| CN114003528A (zh) | Ocp转接卡、转接系统及转接方法 | |
| US9384787B2 (en) | Selecting a voltage sense line that maximizes memory margin | |
| US10810150B1 (en) | Configuration of a solid-state drive dock having local and network interfaces | |
| US20240127896A1 (en) | Deck reset read | |
| US20240136003A1 (en) | Efficient bitline stabilization for program inhibit in nand arrays | |
| CN107533528A (zh) | 数据通道分配 | |
| US20200192836A1 (en) | Multiple-path thunderbolt storage apparatus and system | |
| CN117520223A (zh) | 一种服务器主板和业务处理方法、装置、设备及介质 | |
| CN108536631A (zh) | 一种支持双节点的输入输出io板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20210129 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |