CN107077887A - 生成分组忆阻器的代表性逻辑指示符 - Google Patents

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Abstract

描述了用于生成分组忆阻器的代表性逻辑指示符的设备。该设备包括忆阻器阵列。忆阻器阵列包括具有第一逻辑指示符集合的一定数目第一忆阻器以及具有第二逻辑指示符集合的一定数目第二忆阻器。第二逻辑指示符集合不同于第一逻辑指示符集合。在存储器读取操作期间每一个第一忆阻器与对应的第二忆阻器分组在一起，以生成代表性逻辑指示符。

Description

生成分组忆阻器的代表性逻辑指示符
背景技术
存储器阵列用于存储数据。存储器阵列可以由一定数目存储器元件构成。可以通过设置存储器阵列内的存储器元件的值来将数据存储到存储器元件。例如，忆阻器可以被设置为0、1或其组合，以将数据存储在忆阻器阵列的忆阻器中。
附图说明
附图图示了本文描述的原理的各种示例并且是本说明书的一部分。所示示例不限制权利要求的范围。
图1是根据本文所描述的原理的一个示例的、用于生成分组忆阻器的代表性逻辑指示符的系统的图。
图2是根据本文所描述的原理的一个示例的、用于生成分组忆阻器的代表性逻辑指示符的方法的流程图。
图3是根据本文所描述的原理的一个示例的、用于生成分组忆阻器的代表性逻辑指示符的系统的图。
图4是根据本文所描述的原理的一个示例的、用于生成分组忆阻器的代表性逻辑指示符的设备的电路图。
在整个附图中，相同的附图标记指示类似但不一定相同的元件。
具体实施方式
如上所述，存储器阵列可以用于通过设置存储器阵列内的存储器位值来存储数据。更具体地，包括一定数目忆阻器的忆阻器阵列可以用于通过设置忆阻器阵列内的忆阻器电阻电平来存储数据，每个电阻电平对应于特定逻辑电平。在使用忆阻器作为存储器电路中的元件时，通过施加不同极性的电压脉冲以将忆阻器设置为“低电阻电平”来模拟数字操作，低电阻电平与逻辑电平相关联，该逻辑电平可以由诸如“1”的二进制值来指示。类似地，不同极性或不同值的电压脉冲可以将忆阻器设置为“高电阻电平”，该电阻电平与另一逻辑电平相关联，该逻辑电平可以由诸如“0”的二进制值来指示。不同的忆阻器可以使用不同的电阻电平来指示类似的逻辑电平。
在跨忆阻器施加电压的切换事件期间，忆阻器可以在低电阻电平和高电阻电平之间切换。每个忆阻器具有切换电压，切换电压是指用于切换忆阻器的电阻电平的电压。当供应的电压大于忆阻器有效切换阈值电压时，忆阻器切换电阻电平。切换电压很大程度上基于忆阻器的尺寸。
由于忆阻器的非易失性、低操作功耗特性及其紧凑的尺寸而可以使用忆阻器。在示例中，忆阻器可以用作一次性编程元件，其中信息被存储在一定数目忆阻器中。这可以通过将一定数目忆阻器设置为低/高电阻电平来完成。忆阻器形成将存储上述数据的一串1和0。如果使用模拟忆阻器，则可能存在许多不同的电阻状态。虽然忆阻器可以用作有益的存储器存储设备，但是其使用呈现出许多复杂情况。
例如，如上所述，每个忆阻器可以具有与特定逻辑电平相关联的一定数目电阻值，例如，第一逻辑电平，即二进制“1”可以由10千欧(kΩ)的电阻电平指示，并且第二逻辑电平，即二进制“0”可以由100kΩ指示。为了复制这些逻辑电平，用户可以简单地指示大于50kΩ的任何值表示逻辑0，并且小于50kΩ的任何值表示逻辑1。换言之，在使用一级逻辑区分即1和0时，伪造者可能能够劫持忆阻器阵列并在忆阻器阵列上重新存储信息。此外，随着新技术发展，电路空间变得更加有价值。因此，可能期望更大量的数据存储在设备内占用更少的空间。
因此，本文所述的系统和方法可以减轻这些和其他复杂情况。更具体地，本系统和方法生成忆阻器阵列，该忆阻器阵列通过模糊电阻电平和逻辑电平关系并且增加忆阻器阵列的存储密度来增加安全性。例如，忆阻器阵列包括一定数目忆阻器。忆阻器的第一部分可以具有一个逻辑指示符集合，而忆阻器的第二部分可以具有另一逻辑指示符集合，该逻辑指示符集合彼此不同。例如，第一忆阻器可以具有第一电阻值集合，并且与第一忆阻器并联组合的第二忆阻器可以具有第二电阻值集合。第一电阻值集合和第二电阻值集合可能不同。组合引擎可以使用第一忆阻器和第二忆阻器的电阻电平的不同组合来提供更大数目的可用电阻电平。电阻电平阻的数目越大，忆阻器阵列可以指示的逻辑电平就越多。虽然具体提及了组合两个忆阻器，但是可以组合任何数目的忆阻器，例如第一、第二和直到第n忆阻器可以被组合以增加忆阻器阵列的电阻电平的数目。
为了给出示例，第一忆阻器可以具有两个电阻电平，并且第二忆阻器可以具有两个其他且不同的电阻电平。在不分组和组合电阻电平的情况下，忆阻器可以表示四个总逻辑电平。这些电平可以由他们的二进制等效值指示为“00”、“01”、“10”和“11”。通过允许这些忆阻器的分组组合，高达8个电阻电平和8个对应的逻辑电平由两个忆阻器来指示，如下面表(2)中所展示的。增加的电阻电平数目指示可以利用更多的逻辑电平。以下表(2)通过这些逻辑电平的二进制等效值指示这些逻辑电平。因此，忆阻器的存储密度增加并且电阻电平间隔更近。更近间隔的电阻电平通过使得更难以劫持忆阻器阵列来增加数据的安全性。
本公开描述了一种用于生成分组忆阻器的代表性逻辑指示符的设备。该设备包括忆阻器阵列。忆阻器阵列包括：具有第一逻辑指示符集合的一定数目的第一忆阻器；以及具有第二逻辑指示符集合的一定数目的第二忆阻器。第二逻辑指示符集合与第一逻辑指示符集合不同。在存储器读取操作期间，每个第一忆阻器与对应的第二忆阻器分组在一起，以生成代表性逻辑指示符。
本公开描述了一种用于生成分组忆阻器的代表性逻辑指示符的系统。该系统包括忆阻器阵列。忆阻器阵列包括具有第一逻辑指示符集合的第一忆阻器集合和具有第二逻辑指示符集合的第二忆阻器集合。第二逻辑指示符集合与第一逻辑指示符集合不同。该系统还包括分组引擎，用于将来自第一集合的第一忆阻器与来自第二集合的第二忆阻器分组在一起。该系统还包括组合引擎，用于基于第一忆阻器的逻辑指示符和第二忆阻器的逻辑指示符来生成代表性逻辑指示符。
本公开描述了一种生成分组忆阻器的代表性逻辑指示符的方法。该方法包括：利用组合引擎从第一忆阻器集合选择第一忆阻器并且从第二忆阻器集合选择第二忆阻器，其中，第二忆阻器与第一忆阻器配对。该方法还包括，利用组合引擎确定选择第一忆阻器、第二忆阻器还是第一忆阻器和第二忆阻器的组合，并且基于所述确定生成代表性逻辑指示符。
如本说明书中和所附权利要求中所使用的，术语“忆阻器”可以指代保持电流的时间积分与电压的时间积分之间的函数关系的无源两端子电路元件。
此外，如在本说明书中和所附权利要求中所使用的，术语“逻辑指示符”意在被广义地理解为指示逻辑电平的任何元素。例如，忆阻器的电阻电平可以指示诸如高逻辑电平和低逻辑电平的逻辑电平。电阻电平可能是逻辑指示符。
此外，如本说明书中和所附权利要求中所使用的，术语“不同”意在被广义地理解为指示值的集合中的至少一个值与其他值不同。例如，第二逻辑指示符集合不同于第一逻辑指示符集合意在被广义地理解为指示第二逻辑指示符集合中的至少一个不同于第一逻辑指示符集合中的至少一个。
更进一步，如在本说明书中和所附权利要求中所使用的，术语“代表性逻辑指示符”或“代表性电阻电平”意在被广义地理解为返回到控制器的逻辑指示符或电阻电平。代表性逻辑指示符或代表性电阻电平基于与各种忆阻器相关联的逻辑指示符或电阻电平。
再进一步，如本说明书中和所附权利要求中所使用的，术语“一定数目”或类似语言可以包括任何正数，包括1到无穷大；0不是数目，而不属于“一定数目”。
在下面的描述中，为了解释的目的，阐述了许多具体细节，以便提供对本系统和方法的全面理解。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本装置、系统和方法。在说明书中对“示例”或类似语言的提及意味着所描述的特定特征、结构或特性至少被包括在那一个示例中，但是不一定被包括在其他示例中。
现在转到附图，图1是根据本文所描述的原理的一个示例的、用于生成分组忆阻器(106)的代表性逻辑指示符的系统(100)的图。系统(100)可以包括设备(102)。设备(102)可以指代用于存储存储器的任何元件。设备(102)可以包括与控制器(101)的接口。该接口使得设备(102)能够由控制器(101)读取或写入。设备(102)可以在依赖于所存储的信息的任何电子设备中实现。例如，设备(102)可以耦合到服务器、膝上型计算机、台式计算机、个人数字助理(PDA)、移动设备、智能电话、游戏系统、平板电脑、打印机、打印头、另一类型的客户端设备或存储信息的任何其他适当的组件。
系统(100)可以包括忆阻器阵列(103)。忆阻器阵列(103)可以用于存储任何类型的信息。因此，忆阻器阵列(103)可以由个体忆阻器(106)构成以存储信息。尽管图1描绘了四个忆阻器(106-1、106-2、106-3、106-4)，但是忆阻器阵列(103)可以包括任何数目的忆阻器(106)。
忆阻器(106)通过向控制器(101)表示逻辑电平来存储信息。例如，忆阻器(106)可以基于其电阻电平表示该逻辑电平。更具体地，具有高电阻电平的忆阻器(106)可以表示逻辑电平0，并且具有低电阻电平的忆阻器(106)可以表示逻辑电平1。忆阻器阵列(103)中的忆阻器(106)的数目形成指示存储的信息的1和0的序列。
一定数目逻辑指示符可以与每个忆阻器(106)相关联。逻辑指示符可以指代表示关联忆阻器(106)的逻辑电平的任何组件。例如，忆阻器(106)可以具有与一定数目逻辑电平相关联的一定数目电阻电平，电阻电平是逻辑指示符。更具体地，在该示例中，大约100kΩ的高电阻电平可以指示逻辑电平0，而大约10kΩ的低电阻电平可以指示逻辑电平1。对应于逻辑电平的电阻电平在忆阻器(106)之间可以是不同的。例如，第一忆阻器(106-1)和第三忆阻器(106-3)可以是具有指示上述逻辑电平的上述电阻电平的忆阻器。在该示例中，第二忆阻器(106-2)和第四忆阻器(106-4)可以是具有指示逻辑电平0的大约200kΩ的高电阻电平以及指示逻辑电平1的大约50kΩ的低电阻电平的忆阻器。换言之，忆阻器阵列(103)可以具有第一数目的忆阻器(106)，该忆阻器(106)具有第一逻辑指示符集合，并且忆阻器阵列(103)可以具有第二数目的忆阻器(106)，该忆阻器(106)具有第二逻辑指示符集合。第一数目的忆阻器(106)的逻辑指示符，即电阻电平，不同于第二数目的忆阻器(106)的逻辑指示符，即电阻电平。
具有第一逻辑指示符集合的第一数目的忆阻器(106)中的每一个可以与第二数目的忆阻器(106)的对应忆阻器(106)分组在一起，第二数目具有第二且不同的逻辑指示符集合。例如，分别具有10kΩ和100kΩ的低和高电阻电平的第一忆阻器(106-1)可以与分别具有50kΩ和200kΩ的低和高电阻电平的第二忆阻器(106-2)并联分组在一起。通过组合两个忆阻器(106-1、106-2)的电阻电平，可以指示更大数目的电阻电平。因此，更大数目的电阻电平指示更大数目的逻辑电平可以由忆阻器阵列(103)表示。虽然具体参考了两个忆阻器的组合，但是可以组合任何数目的忆阻器。例如，第一忆阻器组(105)中的第一忆阻器(106-1)的电阻电平、第二忆阻器组(105-2)中的第二忆阻器(106-2)和第三忆阻器组(未示出)中的第五忆阻器(未示出)可以如本文所述的那样被组合。
在一些示例中，忆阻器阵列(103)可以被划分成一定数目忆阻器组(105)。例如，忆阻器阵列(103)可以包括第一忆阻器组(105-1)和第二忆阻器组(105-2)。每个忆阻器组(105)可以包括一定数目忆阻器(106)。尽管图1描绘了两个忆阻器组(105)，但是忆阻器阵列(103)可以包括任何数目的忆阻器组(105)。如下面将描述的，不同忆阻器组(105)中的忆阻器(106)可以在切换特性、设备材料和叠层方面是不同的。而且，不同忆阻器组(105)的物理位置也可能是非常不同的。例如，忆阻器组(105)可以垂直地位于不同的层上，或者横向地位于不同的管芯上。
忆阻器组(105)可以具有交叉式(crossbar)结构。在交叉式结构中，一定数目列电极(诸如导线)可以按第一方向定向，并且一定数目行电极(诸如导线)可以按垂直于列电极的第二方向定向。在该示例中，每个行电极与列电极的每个交点定义了节点，该节点是忆阻器(106)。在该示例中，行电极或列电极可以形成忆阻器(106)的底部电极，并且另一电极(即，行或列)可以形成忆阻器(106)的顶部电极。因为忆阻器(106)是非易失性的，所以即使当从存储器阵列(103)去除电力时，该电阻状态也被保留。
系统(100)还可以包括用于管理忆阻器阵列(103)的控制器(101)。控制器(101)可以包括一定数目引擎，用于执行如下功能：生成分组忆阻器(106)的代表性逻辑指示符。引擎是指硬件和程序指令的组合，该组合用于使控制器(101)至少实现如下功能：生成分组忆阻器(106)的代表性逻辑指示符。
例如，控制器(101)可以包括生成代表性逻辑指示符的组合引擎(104)。组合引擎(104)是指用于执行指定功能的硬件、程序指令或其组合。组合引擎(104)可以包括用于从数据存储设备取回可执行代码并执行该可执行代码的硬件架构。根据本文描述的本说明书的方法，可执行代码当由组合引擎(104)执行时可以使组合引擎(104)至少实现生成分组忆阻器(106)的代表性逻辑指示符的功能。在执行代码的过程中，组合引擎(104)可以从一定数目的剩余硬件单元接收输入并向一定数目的剩余硬件单元提供输出。
控制器(101)可以包括存储程序指令的存储器资源。程序指令可以包括可读存储介质，可读存储介质包含程序代码，用于使诸如控制器(101)的处理器执行任务。可读存储介质可以是有形和/或物理存储介质。可读存储介质可以是除了传输存储介质的任何适当的存储介质。可读存储介质类型的非穷举列表包括非易失性存储器、易失性存储器、随机存取存储器、只写存储器、闪存、电可擦除程序只读存储器或类型的存储器或他们的组合。控制器(101)可以是专用集成电路(ASIC)，其基于忆阻器(106)的逻辑指示符从忆阻器阵列(103)读取信息并将信息写入忆阻器阵列(103)。ASIC可以包括电流源和模数转换器(ADC)。
控制器(101)可以存储由处理器或其他处理设备执行的诸如可执行程序代码的数据。数据存储设备可以具体地存储表示一定数目应用的计算机代码，处理器执行该一定数目应用以至少实现本文描述的功能。
控制器(101)的数据存储设备可以包括各种类型的存储器模块，包括易失性和非易失性存储器。例如，本示例的数据存储设备包括随机存取存储器(RAM)、只读存储器(ROM)和硬盘驱动器(HDD)存储器。还可以利用许多其他类型的存储器，并且本说明书考虑在数据存储设备中使用可以适用于本文描述的原理的特定应用的许多不同类型(一个或多个类型)的存储器。在某些示例中，数据存储设备中的不同类型的存储器可以用于不同的数据存储需求。例如，在某些示例中，处理器可以从只读存储器(ROM)启动，保持硬盘驱动器(HDD)存储器中的非易失性存储，并且执行在随机存取存储器(RAM)中存储的程序代码。
通常，数据存储设备可以包括计算机可读介质、计算机可读存储介质或非瞬时性计算机可读介质等。例如，数据存储设备可以是但不限于电子、磁性、光学、电磁、红外或半导体系统、装置或设备、或前述各项的任何适当的组合。计算机可读存储介质的更具体的示例可以包括例如以下各项：具有一定数目导线的电连接、便携式计算机软盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或闪存)、便携式紧凑盘只读存储器(CD-ROM)、光存储设备、磁存储设备或上述各项的任何适当组合。在本文档的上下文中，计算机可读存储介质可以是可以包含或存储由指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合的计算机可用程序代码的任何有形介质。在另一示例中，计算机可读存储介质可以是可以包含或存储由指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合的程序的任何非瞬时性介质。
具体来说，控制器(101)可以将至少一个控制信号传递到一定数目忆阻器(106)。例如，控制器(101)可以经由控制线(诸如识别线)被耦合到设备(102)。经由识别线，控制器(101)可以改变忆阻器阵列(103)中的一定数目忆阻器(106)的电阻电平，以将信息有效地存储到忆阻器阵列(103)。虽然具体提及识别线，但是控制器(101)可以与设备(102)共享一定数目的通信线，诸如数据线、时钟线和火线(fire line)。为了简单起见，在图1中，不同的通信线由单个线指示。
返回到组合引擎(104)，组合引擎(104)可以生成代表性逻辑指示符。代表性逻辑指示符可以广义地指代基于以下各项生成的逻辑指示符：与第一忆阻器(106)相关联的逻辑指示符以及与第一忆阻器(106-1)的对应平行对(也称为第二忆阻器(106-2))和其他附加分组忆阻器(106)相关联的逻辑指示符。例如，组合引擎(104)可以选择第一忆阻器(106-1)并传递对应的电阻电平。组合引擎(104)可以选择第二忆阻器(106-2)并传递对应的电阻电平。组合引擎(104)可以选择第一忆阻器(106-1)和第二忆阻器(106-2)，并且可以传递表示这两个逻辑指示符的逻辑指示符。在该示例中，组合引擎(104)可以选择要选择的那些忆阻器(106)(即，第一忆阻器(106-1)、第二忆阻器(106-2)或两者))并且可以基于该选择来生成对应的代表性逻辑指示符。
在一些示例中，如下面将描述的，组合引擎(104)可以基于控制信号来确定要传递哪些忆阻器(106)或忆阻器(106)的组合。使用组合引擎(104)来组合一定数目忆阻器(106)逻辑指示符可能是有益的，因为其向忆阻器阵列(103)提供附加密度。如本文所述的忆阻器阵列(103)可能是有益的，因为其通过如下方式来增加阵列的存储密度：1)包括使用不同电阻电平来指示特定逻辑电平的忆阻器；以及2)允许选择被传递到控制器的代表性电阻电平中的分组忆阻器中的任一个或全部二者。
下面给出了使用具有不同逻辑指示符的两个忆阻器(106)指示增加的密度的具体示例。注意，所描述的值仅作为示例使用，并且不应当用于限制本说明书的范围。下面的表(1)描述了针对忆阻器阵列(103)中一定数目忆阻器的一定数目电阻电平。
表(1)
在该示例中，忆阻器(106)中的每一个可以处于高电阻电平或低电阻电平。因此，在未分组的情况下，可以由MA和MB表示四个逻辑电平。为了说明的目的，这些逻辑电平可以由其二进制等效值“00”、“01”、“10”和“11”来指示。换言之，与分组相比，通过选择读取第一忆阻器(106-1)电阻电平、2)第二忆阻器(106-2)电阻电平或3)表示第一和第二忆阻器(106-1，106-2)二者的电阻电平来实现附加电阻电平。
以下表(2)指示由忆阻器(106)对指示的不同电阻电平。
表(2)
如表(2)中所指示的，具有不同电阻电平的不同忆阻器(106)的分组允许更多不同的电阻电平并且因此允许由相同数目的忆阻器指示更多逻辑电平。在表(2)中，每个逻辑电平由其二进制等效值指示。因此，当可以使用类似数目的忆阻器(106)来存储更多信息时，忆阻器阵列(103)的密度增加。类似地，电阻电平的组合由于不同电阻电平之间的间隙较小而增加了安全性，从而降低了劫持忆阻器阵列(103)的能力。
尽管图1和本文描述的具体示例说明了使用两个忆阻器(106)的益处，但是应当注意，可以使用任何数目的忆阻器(106)来增强效果。例如，可以基于三个、四个或更多忆阻器(106)的组合来构造类似的表。
图2是根据本文所描述的原理的一个示例的、用于生成分组忆阻器(图1的106)的代表性逻辑指示符的方法(200)的流程图。该方法(200)包括从第一忆阻器集合中选择(框201)第一忆阻器(图1的106-1)。第一忆阻器集合可以是具有第一逻辑指示符集合(诸如指示特定逻辑值的第一电阻电平集合)的忆阻器阵列(图1的103)中的忆阻器(图1的106)。选择(框201)第一忆阻器(图1的106-1)可以基于从控制器(图1的101)接收的控制信号。
方法(200)可以包括从第二忆阻器集合中选择(框202)第二忆阻器(图1的106-2)，第二忆阻器集合具有与第一逻辑指示符集合不同的第二逻辑指示符集合。例如，第二忆阻器集合可以具有至少部分地与第一忆阻器集合的电阻电平不同的电阻电平。
在一些示例中，选择可以基于第二忆阻器(图1的106-2)与第一忆阻器(图1的106-1)一起的分组。例如，如下面将描述的，来自第一忆阻器集合的忆阻器(图1的106)可以与来自第二忆阻器集合的忆阻器(图1的106)并联配对。因此，来自控制器(图1的101)的控制信号可以指示分组，或者可以指示单个忆阻器(图1的106)，基于分组从该单个忆阻器选择第二忆阻器(图1的106)。如下面将描述的，可以向分组引擎指示忆阻器(图1的106)的分组。关于忆阻器(图1的106)的分组的更多细节在下面结合图3给出。
方法(200)包括确定(框203)选择第一忆阻器(图1的106-1)、第二忆阻器(图1的106-2)还是第一忆阻器(图1的106-1)和第二忆阻器(图1的106-2)的组合。如上所述，当使用具有不同逻辑指示符的不同忆阻器(图1的106)(诸如具有与逻辑电平对应的不同电阻值的不同忆阻器(图1的106))时，用于选择忆阻器(图1的106)之一或全部二者的能力为忆阻器阵列(图1的103)添加存储密度。因此，控制器(图1的101)可以确定哪个组合或哪个忆阻器(图1的106)应当被选择。在一些示例中，确定选择第一忆阻器(图1的106-1)、第二忆阻器(图1的106-2)还是这两者可以基于从控制器(图1的101)接收到的控制信号。例如，控制器(图1的101)可以指示要选择第一忆阻器(图1的106-1)的电阻电平，要选择第二忆阻器(图1的106-2)的电阻电平，或者要选择第一和第二忆阻器(图1的106-1、106-2)的组合电阻电平。
方法(200)包括基于该确定来生成(框204)代表性逻辑指示符。例如，如果确定了仅选择第一忆阻器(图1的106-1)，则组合引擎(图1的104)可以选择该忆阻器(图1的106-1)的逻辑指示符，并且将其报告作为代表性逻辑指示符。相比之下，如果确定了仅选择第二忆阻器(图1的106-2)，则组合引擎(图1的104)可以选择该忆阻器(图1的106-2)的逻辑指示符并且将其报告作为代表性逻辑指示符。此外，如果确定了要选择第一忆阻器(图1的106-1)和第二忆阻器(图1的106-2)，则组合引擎(图1的104)可以组合第一和第二忆阻器(图1的106-2)的逻辑指示符。具体示例下面给出。
在该示例中，第一忆阻器(图1的106-1)可以具有1,200Ω的低电阻电平和6,000Ω的高电阻电平。第二忆阻器(图1的106-2)可以具有2000Ω的低电阻电平和10,000Ω的高电阻电平。为了说明的目的，第一忆阻器(图1的106-1)处于低电阻状态(1200Ω)，并且第二忆阻器(图1的106-2)处于高电阻状态(10000Ω)。在该示例中，可以基于分组来选择(框201、202)第一忆阻器(图1的106-1)和第二忆阻器(图1的106-2)。如果仅选择第一忆阻器(图1的106-1)，则1200Ω的代表性电阻电平和与该电阻电平相关联的对应逻辑电平被返回给控制器(图1的101)。相比之下，如果仅选择第二忆阻器(图1的106-2)，则10000Ω的代表性电阻值和与该电阻电平相关联的对应逻辑电平被返回给控制器(图1的101)。另外，如果选择第一忆阻器(图1的106-1)和第二忆阻器(图1的106-2)二者，则当忆阻器并联连接时，组合引擎(图1的104)可以根据以下关系组合电阻电平：
在等式(1)中，Rtot指示组合的两个忆阻器(图1的106-1、106-2)的总电阻。给定该等式，处于低状态的第一忆阻器(图1的106-1)和处于高状态的第二忆阻器(图1的106-2)的总电阻电平为1071Ω。因此，代表性电阻值为1071Ω，并且与该电阻电平相关联的对应逻辑电平被返回到控制器(图1的101)。两个忆阻器(图1的106)的其他组合的示例在上面表(2)中给出。然而，所提供的示例仅是示例，并且可以使用任何数目的电阻电平以及任何数目的忆阻器(图1的106)可以被配对用于生成代表性逻辑指示符。
图3是根据本文所描述的原理的一个示例的、用于生成分组忆阻器(106)的代表性逻辑指示符的系统(100)的图。如上所述，设备(102)被耦合到控制器(101)，控制器(101)包括用于生成代表性逻辑指示符的组合引擎(104)。设备(102)包括忆阻器阵列(103)，忆阻器阵列(103)具有在忆阻器组(105)中布置的一定数目忆阻器(106)。在一些示例中，第一忆阻器组(105-1)中的忆阻器(106-1、106-3)可以具有相同类型。例如，第一忆阻器组(105-1)中的每个忆阻器可以共享类似的逻辑指示符，诸如第一逻辑指示符集合。类似地，第二忆阻器组(105-2)中的每个忆阻器(106-2、106-4)可以共享类似的逻辑指示符，诸如与第一逻辑指示符集合不同的第二逻辑指示符集合。尽管图3描绘了保持具有类似逻辑指示符集合的忆阻器(106)的每个忆阻器组(105)，但是在一些示例中，每个忆阻器组(105)可以保持具有不同逻辑指示符集合的忆阻器(106)。例如，第一忆阻器组(105-1)可以保持具有第一电阻电平(例如如上所述的MA)集合的忆阻器(106)，并且同时保持具有第二电阻电平(例如MB)集合的忆阻器(106)。
控制器(101)还可以包括分组引擎(307)，分组引擎(307)指令组合引擎(104)忆阻器(106)的哪些群组可以被组合以形成代表性逻辑指示符。分组引擎(307)可以从控制器(101)接收这样的指令。在一些示例中，分组可以基于忆阻器(106)的索引。例如，在交叉式的组中，每个忆阻器(106)可以被指定为Mx，y，其中x指示忆阻器(106)所位于的交叉式组的行，并且y指示忆阻器(106)所位于的交叉式组的列。因此，具有特定索引的第一忆阻器组(105-1)中的忆阻器(106)可以与共享类似索引的第二忆阻器组(105-1)中的忆阻器(106)分组在一起。在另一示例中，分组可以是随机的。使用随机分组可能是有益的，因为进一步增加存储在忆阻器阵列(103)中的数据的安全性。
图4是根据本文所描述的原理的一个示例的、用于生成分组忆阻器(106)的代表性逻辑指示符的存储器设备(102)的电路图。如上所述，第一忆阻器(106-1)可以具有第一逻辑指示符集合或第一电阻电平集合。类似地，第二忆阻器(106-2)可以具有第二逻辑指示符集合或者与第一电阻电平集合不同的第二电阻电平集合。
忆阻器(106)具有金属-绝缘体-金属分层结构。更具体地，忆阻器(106)包括底部电极(金属)、切换氧化物(绝缘体)和顶部电极(金属)。底部电极可以是忆阻器(106)和其他组件之间的电连接。可以附连到底部电极的组件的示例包括接地连接、一定数目的连接焊盘、电流调节器、电容器、电阻器和金属迹线以及其他忆阻器阵列(图1的103)组件。
切换氧化物可以被设置在底部电极的顶表面上。切换氧化物可以是底部电极和顶部电极之间的绝缘体。例如，在第一状态中，切换氧化物可以是绝缘的，使得电流不容易从底部电极传递到顶部电极。然后，在切换事件期间，切换氧化物可以切换到第二状态，变成导电的。在导电状态中，切换氧化物允许忆阻器通过改变忆阻器(106)状态来存储信息。
忆阻器(106)还包括设置在切换氧化物的顶表面上的顶部电极。与底部电极一样，顶部电极可以是在忆阻器(106)和其他组件之间的电连接。可以附连到顶部电极的组件的示例包括接地连接、一定数目的连接焊盘、电流调节器、电容器、电阻器和金属迹线以及其他忆阻器阵列(图1的103)组件。
如上所述，忆阻器(106)可以例如在交叉式结构中与其他忆阻器(106)共享一定数目的这些组件。在交叉式结构中，可以定位一定数目的迹线列和一定数目的迹线行以形成网格。网格的每个交点定义忆阻器(106)。可以通过有效地选择行和列来选择忆阻器(106)。有效忆阻器(106)是其行和列被选择的忆阻器(106)。在该示例中，可以使用第一晶体管(409-1)来指示忆阻器(106)的行已经被选择，并且第二晶体管(409-2)可以用于指示忆阻器(106)的列已经被选择。因此，当两个晶体管(409-1、409-2)都闭合时，可以选择第一忆阻器(106-1)。类似地，当第三晶体管(409-3)和第四晶体管(409-4)闭合时，可以选择第二晶体管(106-2)。
晶体管(409)是调节电流并且用作电子信号的开关的设备。例如，晶体管(409)可以允许电流流过忆阻器(106)，该流动改变忆阻器(106)的状态，即从低电阻电平到高电阻电平或从高电阻电平到低电阻电平。如上所述，该状态改变允许忆阻器(106)存储信息。晶体管(409)可以包括源极、栅极和漏极。基于栅极处施加的电压，电流从源极流向漏极。例如，当没有在栅极处施加电压时，在源极和漏极之间没有电流流动。相比之下，当在栅极处存在施加的电压时，电流容易地在源极和漏极之间流动。
虽然图4描绘了交叉式阵列中的忆阻器(106)与两个晶体管(409)，但忆阻器(106)可以按照与晶体管一对一的关系被使用，使得可以使用单个晶体管(409)来选择特定忆阻器(106)。虽然图4描绘了忆阻器(408)在晶体管(409)之间，但也可以使用其他定向。例如，忆阻器(106)可以在两个级联晶体管(409)之下，或者可以在两个级联晶体管(409)之上。
如上所述，分组引擎(307)可以从控制器(图1的101)接收一指示，该指示关于来自每个忆阻器组(图1的105)的哪些忆阻器(106)应当被分组，并且分组引擎(307)将该分组发送到组合引擎(104)。然后，组合引擎(104)选择分组忆阻器(106)，并且获得与每个忆阻器(106)相关联的电阻电平，不管电阻电平是高电阻还是低电阻。然后，组合引擎(104)生成作为第一忆阻器(106-1)的电阻电平、第二忆阻器(106-2)的电阻电平或第一忆阻器(106-1)和第二忆阻器(106-2)的组合电阻电平的代表性电阻电平。
本文描述的系统和方法可以具有一定数目的优点，包括：(1)增加忆阻器阵列(图1的103)的存储密度；(2)增加忆阻器阵列(图1的103)内的数据安全性；(3)改善存储器设备(图1的102)存储器性能；以及(4)降低有效忆阻器(图1的106)制造的成本。
本文中参考根据本文所描述的原理的示例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述了本系统和方法的各方面。流程图和框图的每个框以及流程图和框图中的框的组合可以由计算机可用程序代码来实现。可以将计算机可用程序代码提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器以产生机器，使得计算机可用程序代码在经由例如处理资源或其他可编程数据处理装置执行时实现流程图和/或框图的一个或多个框中指定的功能或动作。在一个示例中，计算机可用程序代码可以在计算机可读存储介质内被实现；计算机可读存储介质是计算机程序产品的一部分。在一个示例中，计算机可读存储介质是非瞬时性计算机可读介质。
已经提出了前述描述以说明和描述所描述的原理的示例。该描述并不意图是穷举的，或者不意图将这些原理限制到所公开的任何确切形式。鉴于上述教导，许多修改和变化是可能的。

Claims (15)

1.一种用于生成分组忆阻器的代表性逻辑指示符的设备，包括：
忆阻器阵列，包括：
具有第一逻辑指示符集合的一定数目的第一忆阻器；以及
具有第二逻辑指示符集合的一定数目的第二忆阻器，其中，所述第二逻辑指示符集合不同于所述第一逻辑指示符集合；
其中，在存储器读取操作期间每个第一忆阻器与对应的第二忆阻器分组在一起，以生成代表性逻辑指示符。
2.根据权利要求1所述的设备，其中，逻辑指示符包括电阻电平。
3.根据权利要求2所述的设备，其中：
第一电阻电平指示忆阻器的第一逻辑电平；并且
第二电阻电平指示忆阻器的第二逻辑电平。
4.根据权利要求1所述的设备，其中，所述忆阻器阵列被分成一定数目的忆阻器组，其中：
第一忆阻器组包括所述一定数目的第一忆阻器；并且
第二忆阻器组包括所述一定数目的第二忆阻器。
5.根据权利要求4所述的设备，其中，来自附加忆阻器组的多个附加忆阻器与所述第一忆阻器和所述第二忆阻器分组在一起。
6.一种用于生成分组忆阻器的代表性逻辑指示符的系统，包括：
忆阻器阵列，包括：
具有第一逻辑指示符集合的第一忆阻器集合；以及
具有第二逻辑指示符集合的第二忆阻器集合，其中，所述第二逻辑指示符集合不同于所述第一逻辑指示符集合；
分组引擎，用于将来自第一集合的第一忆阻器与来自第二集合的第二忆阻器分组在一起；
组合引擎，用于基于第一忆阻器的逻辑指示符和第二忆阻器的逻辑指示符生成代表性逻辑指示符。
7.根据权利要求6所述的系统，其中，所述组合引擎确定选择所述第一忆阻器的逻辑指示符、所述第二忆阻器的逻辑指示符还是所述第一忆阻器和所述第二忆阻器的组合逻辑指示符。
8.根据权利要求6所述的系统，其中，用于生成所述代表性逻辑指示符的第二忆阻器基于与所述第一忆阻器一起的分组。
9.根据权利要求8所述的系统，其中，所述分组引擎从控制器接收所述分组的指示。
10.根据权利要求8所述的系统，其中，所述分组是随机的。
11.根据权利要求8所述的系统，其中，所述分组基于所述第一忆阻器和所述第二忆阻器的索引。
12.一种生成分组忆阻器的代表性逻辑指示符的方法，所述方法包括，利用组合引擎：
从第一忆阻器集合中选择第一忆阻器；
从第二忆阻器集合中选择第二忆阻器，其中，所述第二忆阻器与所述第一忆阻器分组在一起；
确定选择所述第一忆阻器、所述第二忆阻器还是所述第一忆阻器和所述第二忆阻器的组合；以及
基于所述确定生成代表性逻辑指示符。
13.根据权利要求12所述的方法，其中，生成代表性逻辑指示符包括组合与所述第一忆阻器相关联的逻辑指示符和与所述第二忆阻器相关联的逻辑指示符。
14.根据权利要求12所述的方法，其中，所述第一忆阻器和所述第二忆阻器并联连接。
15.根据权利要求12所述的方法，进一步包括：接收所述第一忆阻器和所述第二忆阻器的分组的指示。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3435378A1 (en) 2017-07-27 2019-01-30 Universität Zürich Differential memristive circuit
CN112368465B (zh) 2018-05-04 2022-09-30 康宁股份有限公司 高均衡强度蜂窝结构及用于其的挤出模头
US10802994B1 (en) * 2019-01-08 2020-10-13 Tetramem Inc. Caliberating a plurality of conductances of columns in memristor crossbar based computing
US11462267B2 (en) 2020-12-07 2022-10-04 Rockwell Collins, Inc. System and device including memristor material
US11456418B2 (en) 2020-09-10 2022-09-27 Rockwell Collins, Inc. System and device including memristor materials in parallel
US11469373B2 (en) 2020-09-10 2022-10-11 Rockwell Collins, Inc. System and device including memristor material
EP3968400A1 (en) * 2020-09-10 2022-03-16 Rockwell Collins, Inc. System and device including memristor material
US11631808B2 (en) 2020-12-07 2023-04-18 Rockwell Collins, Inc. System and device including memristor material

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011088526A1 (en) * 2010-01-25 2011-07-28 Idatamap Pty Ltd Improved content addressable memory (cam)
US20120134200A1 (en) * 2010-11-29 2012-05-31 Seagate Technology Llc Magnetic Memory Cell With Multi-Level Cell (MLC) Data Storage Capability
CN102782849A (zh) * 2010-03-12 2012-11-14 惠普发展公司，有限责任合伙企业 具有忆阻存储器的设备
US20130343114A1 (en) * 2012-06-26 2013-12-26 Richard J. Carter Programmed-state detection in memristor stacks

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902867B2 (en) * 2006-04-03 2011-03-08 Blaise Laurent Mouttet Memristor crossbar neural interface
US7652915B2 (en) 2006-12-19 2010-01-26 Hitachi Global Storage Technologies Netherlands B.V. High density spin torque three dimensional (3D) memory arrays addressed with microwave current
US20090196093A1 (en) 2008-01-31 2009-08-06 Qimonda Ag Stacked die memory
US8054662B2 (en) * 2009-08-28 2011-11-08 International Business Machines Corporation Content addressable memory array
US8416604B2 (en) 2010-01-26 2013-04-09 Industrial Cooperation Foundation Chonbuk National University Method of implementing memristor-based multilevel memory using reference resistor array
US8427203B2 (en) 2011-02-25 2013-04-23 The United States Of America As Represented By The Secretary Of The Air Force Reconfigurable memristor-based computing logic
US8830727B2 (en) 2011-10-21 2014-09-09 Hewlett-Packard Development Company, L.P. Multi-level memory cell with continuously tunable switching
US8773167B2 (en) * 2012-07-30 2014-07-08 Hewlett-Packard Development Company, L.P. Implementing logic circuits with memristors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011088526A1 (en) * 2010-01-25 2011-07-28 Idatamap Pty Ltd Improved content addressable memory (cam)
CN102782849A (zh) * 2010-03-12 2012-11-14 惠普发展公司，有限责任合伙企业 具有忆阻存储器的设备
US20120134200A1 (en) * 2010-11-29 2012-05-31 Seagate Technology Llc Magnetic Memory Cell With Multi-Level Cell (MLC) Data Storage Capability
US20130343114A1 (en) * 2012-06-26 2013-12-26 Richard J. Carter Programmed-state detection in memristor stacks

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Publication number Publication date
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