CN107026070B - 半导体装置的制作方法 - Google Patents

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Abstract

本发明揭露一种半导体装置的制作方法。提供一两步骤缺陷减少烘烤的方法和结构，其接着是高温磊晶层成长。在各种实施例中，将半导体晶圆载入至处理腔室内。当半导体晶圆载入在处理腔室中时，在第一压力和第一温度下进行第一预磊晶层(Pre‑epitaxial Layer)沉积烘烤制程。在一些实例中，在第一预磊晶层沉积烘烤制程后，在第二压力和第二温度下进行第二预磊晶层沉积烘烤制程。在一些实施例中，第二压力和第一压力不同。例如：在第二预磊晶层沉积烘烤制程后，且当在成长温度时，将前驱物气体导入处理腔室，以沉积磊晶层在半导体晶圆上。

Description

半导体装置的制作方法
技术领域
本发明是关于一种半导体装置的制作方法，特别是关于一种磊晶成长的方法和其结构。
背景技术
电子产业已经历对较小且较快的电子装置需求不断增加的时期，此类电子装置可同时支持大量的持续增加的复合且复杂的功能。据此，在半导体产业中，有一个制造低成本、高效能和低功率集成电路持续的趋势。迄今，通过缩小半导体集成电路尺寸(即，最小化特征尺寸)已达成这些目标的大部分，且借以改善生产效率并降低相关成本。然而，此尺寸缩小亦对半导体制程增加了复杂度。因此，为实现半导体集成电路和装置的持续前进，需要半导体制程和科技中的同样进步。
举例而言，当先前的半导体科技世代相对地可较容忍缺陷及/或其他晶圆的不均匀性时，集成电路的持续缩小对缺陷的数量和尺寸，甚至对晶圆的均匀性已设置更严格的限制条件，使可为高品质的材料层和装置所接受。在各种例示中，磊晶层的成长已用以形成用于半导体装置制作的各种材料层。然而，在至少一些已知的制程中，于磊晶层成长后留下的磊晶层缺陷(例如在磊晶层成长期间所形成)的数目及/或尺寸可能不太适合用于先进半导体装置和电路的制作。在一些实例中，磊晶成长层的不均匀性对装置及/或电路制作亦是有问题的。
因此，已知技术尚未被证实可在各方面完全令人满意。
发明内容
本发明的目的是提供磊晶成长的方法和结构，借以提供具有缺陷数目少的均匀磊晶层。
本发明的一方面是提供半导体装置的制作方法，其包含：载入半导体晶圆至处理腔室内；当半导体晶圆载入至处理腔室内时，第一预磊晶层沉积烘烤制程是在第一压力和第一温度下进行；在第一预磊晶层和沉积烘烤制程后，接着在第二压力和第二温度下进行第二预磊晶层沉积烘烤制程，其中第二压力和第一压力不同；以及在第二预磊晶层和沉积烘烤制程后，当在成长温度下，导入前驱物气体至处理腔室内，以沉积磊晶层在半导体晶圆上，其中该成长温度与该第一温度和第二温度不同。
本发明的另一方面是提供半导体装置的制作方法，其包含：在沉积磊晶层之前，进行半导体晶圆的两步骤烘烤制程(例如当半导体晶圆放置在处理腔室内)；以及进行了两步骤烘烤制程后，在一第一温度下沉积磊晶层在半导体晶圆上，其中前述的两步骤烘烤制程包含：在第一压力下进行的第一烘烤步骤，以及在与第一压力不同的第二压力下进行的第二烘烤步骤，第一烘烤步骤移除第一污染物，且第二烘烤步骤移除第二污染物，该第一烘烤步骤和该第二烘烤步均在不同于该第一温度的一第二温度下进行。
本发明的又一方面是提供半导体装置的制作方法，其包含：载入半导体晶圆至处理腔室内；对处理腔室进行第一吹驱，并将处理腔室温度升高至第一烘烤温度；在第一吹驱后，在第一烘烤压力和第一烘烤温度与氢气环境中进行第一烘烤制程，第一烘烤制程移除碳污染：于第一烘烤制程后，在第二烘烤压力和第二烘烤温度与氢气环境中进行第二烘烤制程，其中第二烘烤压力低于第一烘烤压力，第二烘烤制程移除氧污染；在第二烘烤制程后，在成长压力和成长温度下，通过在半导体晶圆上流过硅烷和氯化氢气体，来沉积磊晶层在半导体晶圆上；在磊晶层沉积的操作后，接着对处理腔室进行第二吹驱，将处理腔室的温度降至室温。
根据上述，本发明提出一种可有效减少缺陷数的两步骤缺陷减少烘烤制程，接着进行可进一步减少缺陷的高温磊晶层成长制程，以提供具有极少缺陷数的均匀磊晶层。
附图说明
从以下结合所附附图所做的详细描述，可对本发明的实施方式有更佳的了解。需注意的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为了使讨论更为清楚，各特征的尺寸可任意地增加或减少。
图1A是绘示根据一些实施例的金属氧化物半导体晶体管(MOSTransistor)的剖面示意图；
图1B是绘示根据本发明一或多个态样的一实施例的鳍式场效晶体管的透视示意图；
图2A是绘示用以建置本发明一或多个态样的化学气相沉积反应器；
图2B是绘示根据图2A的化学气相沉积反应器中的第一组处理条件所处理的半导体晶圆；
图2C是绘示根据图2A的化学气相沉积反应器中的第二组处理条件所处理的半导体晶圆；
图2D是绘示根据图2A的化学气相沉积反应器中的第三组处理条件所处理的半导体晶圆的颗粒缺陷图；
图3是绘示根据一些实施例进行两步骤缺陷减少烘烤，接着进行高温磊晶层成长制程的方法流程图；
图4A、4B、4C是根据一些实施例绘示分别根据第一组、第二组和第三组处理条件所处理的被图案化晶圆上的许多缺陷与其类型；
图5A、5B、5C是根据一些实施例分别绘示凹型(Concave-Type)缺陷、凸型(Hump-Type)缺陷和剥落型(Fall-On-Type)缺陷的例示；
图6根据一些实施例提供一表格，此表格呈现成长的界面上的污染物浓度(原子数/立方厘米)，并说明两步骤缺陷减少烘烤的效应；
图7A、7B、7C是根据一些实施例绘示分别根据第一组、第二组和第三组处理条件所处理的被图案化晶圆上的许多缺陷；
图8是绘示根据一些实施例的一图示，其呈现硼浓度(原子数/立方厘米)为在各种温度下的深度(以纳米为单位)的函数；
图9A是绘示根据本发明的一些态样的具有磊晶层沉积于上的半导体晶圆的等高图(Contour Map)；
图9B是绘示呈现磊晶层厚度为测量点号码的函数的图示，其对应至图9A的等高图；以及
图10是绘示包含有水平式反应器的多重晶圆超高真高化学气相沉积(UHV/CVD)系统的示意图，用以建置应用于本发明的一或多个态样。
具体实施方式
以下发明提供许多不同实施例，或例示，以建置所提供的标的物的不同特征。以下叙述的成份和排列方式的特定例示是为了简化本发明。这些当然仅是做为例示，其目的不在构成限制。举例而言，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。除此之外，本发明在各种例示中会重复元件符号及/或字母。此重复的目的是为了简化和明确，并不表示所讨论的各种实施例及/或配置之间有任何关系。
再者，空间相对性用语，例如“下方(beneath)”、“在…之下(below)”、“低于(lower)”、“在…之上(above)”、“高于(upper)”等，是为了易于描述附图中所绘示的元素或特征和其他元素或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本文所用的空间相对性描述也可以如此解读。
亦需注意的是，本发明提出以磊晶层制作方法为型式的实施例，其可应用于任何各种装置型式中。举例而言，本发明实施例可用以形成适合用于平面主体(Planar Bulk)金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistors,MOSFETs)、如鳍式场效晶体管、环绕式栅极装置、Ω状栅极装置或Π状栅极装置等多栅极晶体管(平面或直立)，以及应变半导体装置、绝缘层上覆硅(Silicon-On-Insulator,SOI)装置、部分耗尽SOI装置、全空乏SOI装置或其他本领域所熟知的装置。除此之外，本发明实施例可用于形成P型及/或N型装置。具有通常知识者可认知其他半导体装置的实施例是否受益于本发明的态样。举例而言，在此描述的实施例也可应用于形成接触窗、介层窗或内连接。
请参照图1A的例示，在此所绘示为金氧半晶体管100，用以提供包含本发明实施例的仅一种装置型式的例示。须了解此例示性的晶体管100无意以任何方式构成限制，而本领域中具有通常知识者可了解本发明实施例可同样应用于如以下所描述的其他各种装置型式。晶体管100制造在基材102上且包含栅极堆叠104。基材102可为例如硅基材的半导体基材。基材102可包含各层，包含形成在基材102上的导电层或绝缘层。基材102可包含各种掺杂型式，取决于本领域熟知的设计需求。基材102也包含如锗、碳化硅、硅锗或钻石的其他半导体。另外，基材102包含化合物半导体及/或合金半导体。再者，在一些实施例中，基材102包含磊晶层(Epi-layer)，基材102可为了效能增益而被施加应变，基材102包含绝缘层上覆硅(SOI)结构及/或基材102可具有其他适合的增益特征。
栅极堆叠104包含栅极介电材料106和在栅极介电材料106上的栅极电极108。在一些实施例中，栅极介电材料106可包含如氧化硅层或氮氧化硅的界面层，其中界面层可由化学氧化、热氧化、原子层沉积(Atomic Layer Deposition,ALD)、化学气相沉积(ChemicalVapor Deposition,CVD)及/或其他合适的方法来形成。在一些例示中，栅极介电材料106包含如二氧化铪的高介电常数介电层。另外，高介电常数介电层可包含其他高介电常数介电材料，如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化硅(SiON)，其组合或其他合适的材料。在此使用或描述的高介电常数栅极介电材料包含具有高介电常数的介电材料，例如介电常数大于热氧化硅的介电常数(～3.9)。在其他实施例中，栅极介电材料106可包含二氧化硅或其他合适的介电材料。栅极介电材料106可由原子层沉积(ALD)、物理气相沉积(Physical VaporDeposition,PVD)、氧化及/或其他合适的方法来形成。在一些实施例中，栅极电极108可被沉积做为部分的先栅极(Gate First)制程或后栅极(Gate Last)(例如：取代栅极)制程。在各种实施例中，栅极电极108包含如W、TiN、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、Ni、其组合的导电层及/或其他合适的成分。在一些例示中，栅极电极108包含做为N型晶体管的第一金属材料和做为P型晶体管的第二金属材料。因此，晶体管100可包含双功函数金属栅极(DualWork-Function Metal Gate)的配置。举例而言，第一金属材料(例如：用于N型装置)可包含具有功函数的金属，其中此功函数实质上和基材导带的功函数相对齐，或至少实质上和晶体管100的通道区114的导带的功函数相对齐。类似地，第二金属材料(例如：用于P型装置者)可包含具有功函数的金属，其中此功函数实质上和基材价带的功函数相对齐，或至少实质上和晶体管100的通道区114的价带的功函数相对齐。因此，栅极电极104提供晶体管100的栅极电极，其包含N型装置和P型装置。在一些实施例中，栅极电极108可择一或额外地包含多晶硅层。在各种例示中，可利用物理气相沉积、化学气相沉积、电子束蒸镀及/或其他合适的制程来形成栅极电极108。在一些实施例中，侧壁间隙壁是形成在栅极堆叠104的侧壁上。此侧壁间隙壁包含如氧化硅、氮化硅、碳化硅、氮氧化硅或其组合的介电材料。
晶体管100还包含源极区110和漏极区112，每一个源极区110和漏极区112是形成在半导体基材102内，并且相邻于栅极堆叠104的任一侧。在一些实施例中，源极区110和漏极区112包含扩散的源/漏区、离子植入源/漏区、磊晶成长区，或其组合。晶体管100的通道区114定义为栅极介电材料106下方，介于源极区110和漏极区112间的区域，并在半导体基材102内。通道区114具有关联(Associated)通道长度“L”和关联通道宽度“W”。当大于晶体管100的阈值电压(Vt)(即起始电压)的偏压施加在栅极电极108并配合有同时施加在源极区110和漏极区112间的偏压时，电流(例如：晶体管驱动电流)在源极区110和漏极区112间流动并流过通道区114。对已知偏压所导致的驱动电流值(例如：施加在栅极电极108或在源极区110和漏极区112之间)，除其他事项外，是用来形成通道区114的材料的迁移率的函数。在一些例示中，通道区114包含硅及/或如锗的高迁移率材料(其可被磊晶成长)，和本领域所熟知的多个化合物半导体或合金半导体的任何一者。高迁移率材料包含电子及/或空穴迁移率大于硅的材料，其中在常温(300K)时硅具有的本质电子迁移率约为1350cm2/V-s，而空穴迁移率约为480cm2/V-s。
请参阅图1B，在此所绘示为鳍式场效晶体管装置150，以提供包含本发明实施例的另一种装置型式的例示。举例而言，鳍式场效晶体管装置100包含一或多个立基于鳍片的多栅极场效晶体管。鳍式场效晶体管装置100包含基材152，至少一鳍片元件154从基材152、隔离区156和设置在鳍片元件154之上的栅极结构158或周围延伸出。基材152可为如硅基材的半导体基材。在各种实施例中，如上所述，基材152实质上可和基材102相同。
鳍片元件154(如基材152)可包含一或多个磊晶成长层，且可包含硅或其他元素半导体，例如锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体；包含SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP的合金半导体；或其组合。可利用包含微影和蚀刻制程的合适的制程制作鳍片154。微影制程包含形成光阻层(光阻)在基材上(例如在硅层上)，曝光光阻以形成图案，实施后曝光烘烤制程。且对光阻进行显影以形成包含光阻的光罩元件。在一些实施例中，可利用电子束(e-beam)微影制程进行光阻的图案化，以形成光罩元件。当蚀刻制程在硅层内形成凹陷时，光罩元件可用以保护基材的区域，因此剩下的延伸鳍片154。可利用干式蚀刻(例如去除化学氧化物)、湿式蚀刻及/或其他合适制程蚀刻出凹陷。其他许多方法的实施例也可用来形成基材上的鳍片。
多个鳍片154的其中每一者也包含源极区155和漏极区157，其中源/漏极区155、157是形成在鳍片154之内、之上及/或周围。源/漏极区155、157可磊晶成长在鳍片154上。除此之外，晶体管的通道区是设置在鳍片154中，在栅极结构158的下方，沿着实质上平行于图1B中AA’区域所定义的平面。在一些例示中，如上所述，鳍片的通道区包含高迁移率材料。
隔离区156可为浅沟渠隔离(Shallow Trench Isolation,STI)特征。另外，场氧化、区域硅氧化(LOCOS)特征及/或其他合适的隔离特征可建置在基材152上及/或中。隔离区156由氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(FSG)、低介电常数介电材料、其组合及/或在此领域上认知合适的其他材料所组成。在一实施例中，隔离结构为浅沟渠隔离特征且是在基材152内蚀刻沟渠所形成。然后，沟渠以隔离材料填充，接着，进行化学机械研磨(Chemical Mechanical Polishing,CMP)制程。然而，可能有其他实施例。在一些实施例中，隔离区156包含多层结构，例如：具有一或多个衬层。
栅极结构158包含栅极堆叠，此栅极堆叠具有形成在鳍片154的通道区上的界面层160、形成在界面层160上的栅极介电层162及形成在栅极介电层162上的金属层164。在各种实施例中，界面层160实质上和被描述为部分栅极介电材料106的界面层相同。在一些实施例中，栅极介电层162实质上和栅极介电材料106相同，且可包含和做为栅极介电材料106相似的高介电常数介电材料。类似地，在各种实施例中，如上所述，金属层164实质上和栅极电极108相同。在一些实施例中，侧壁间隙壁形成在栅极结构158的的侧壁上。侧壁间隙壁包含如氧化硅、氮化硅、碳化硅、氮氧化硅或其组合的介电材料。
如上所讨论，晶体管100和鳍式场效晶体管装置150其中每一者可包含一或多个磊晶成长层。一般而言，除了其他事项外，磊晶层成长具有吸引力，因其具有可提供高纯度层的潜力，这些高纯度层具低缺陷密度、陡峭的界面(Abrupt Interface)、被控制的掺杂轮廓和高重复性及均匀性。然而，至少一些已知的磊晶成长制程还无法满足所有的面向。举例而言，至少一些已知制程(例如：具有较大IC尺寸的)可忍受大尺寸的缺陷，因此，至少一些例示中，这些制程不会因磊晶层缺陷(例如：在磊晶层成长过程中形成)小于特定尺寸(例如：小于100nm)而有严重影响。然而，随着先进的IC装置和电路的积极尺寸缩小及持续增加的复杂度，缺陷减少变得更为迫切。
举例而言，请参阅图2A，以化学气相沉积反应器200而言，其包含气体注入口202、气体排放口204、加热元件206及设置在处理腔室210内的多个半导体晶圆208(例如载入到晶圆座上)。在图2A的例示中，化学气相沉积反应器200包含直立反应器，但在一些实例中，化学气相沉积反应器200包含水平反应器。在一些实施例中，化学气相沉积反应器200也可包含驱动单元，例如用以在处理过程中转动晶圆座，而处理腔室210可流体地连接到真空/抽气系统，真空/抽气系统是用以维持处理腔室210的真空条件。在各种例示中，真空/抽气系统包含一或多个负载锁定室(Load-Lock Chamber)、涡轮分子泵(Turbomolecularpump)、低温泵(Cryopump)、机械泵或其他适当的真空/抽气系统元件。接着请参照图2B、2C和2D，其呈现根据各种不同制程条件时，在化学气相沉积反应器200内进行制程的晶圆(例如：半导体晶圆208)的示意图。首先请参照图2B，在此所绘示为具有磊晶硅层209的半导体晶圆208，在化学气相沉积反应器200内，利用硅烷(SiH4)前驱物在成长温度500℃下(例如：代表对一些已知磊晶成长制程而言典型的成长温度)成长。在各种例示中，如图2B所示，成长界面217是定义为基材(例如：半导体晶圆208)和成长在基材上的磊晶层(例如：磊晶硅层209)之间的界面。在此类制程条件下，和在一些实例中，图2B的例示代表表面反应限制成长制程(Surface Reaction-Limited Growth Process)，其中磊晶硅层209具有良好的均匀性。然而，如上所述，有许多关于较高温磊晶层成长的问题。举例而言，请参照图2C，在此所绘示为具有磊晶层211的半导体晶圆208，在化学气相沉积反应器200内，同样利用硅烷前驱物，但在成长温度高于700℃下成长。在这些制程条件下，且在一些实例中，图2C的例示代表质传限制成长制程(Mass Transfer-Limited Growth Process)，其磊晶层211的均匀性不佳。请参阅图2D做为其他例示，在此所绘示为晶圆缺陷扫描工具产生的粒子缺陷图215，例如是同样利用硅烷前驱物，但在成长温度约750℃且压力约100帕下，而具有磊晶层成长在上方的半导体晶圆208(例如：在化学气相沉积反应器200内)。图2D的粒子缺陷图215显示晶圆具有1410个尺寸约0.5微米的粒子(1410ea@0.5μm)。此数据指出在如图2D的例子中的制程条件下，有显著会造成粒子沉积在半导体晶圆表面上的气相反应，导致如绘示于粒子缺陷图215上的许多粒子。整体而言，图2A至2D的例示是为了绘示至少一些导致高/良好的晶圆均匀性(例如图2B)或低/不佳的晶圆均匀性的机制。然而，须注意的是，即使如图2B中具有高晶圆均匀性的例示，在500℃下成长的磊晶层209可能具有数目不可忽略的较小于特定尺寸的缺陷(例如小于约100nm)。因此，至少一些已知的磊晶成长制程不适合先进半导体装置和电路的制作。
本发明实施例提供优于已知技术的优点，虽然理解其他实施例可提供不同的优点，并非所有优点皆有必要在此讨论，没有对所有实施例均适用的优点。举例而言，在此讨论的实施例包含针对高产量和高生产力(即，高产出量)磊晶层成长制程的方法和结构，以提供具有缺陷数目少的均匀磊晶层，即使是尺寸小于100nm的缺陷。至少一些实施例也是针对硅磊晶层成长，其中此磊晶硅层可用在半导体装置的制作(例如：晶体管100、鳍式场效晶体管装置150或其他晶体管或半导体装置的型式)。确定的是，在一些实施例中，其他型式如III-V半导体层的磊晶层也可利用所述方法成长。如上所述，IC装置和电路的缩放须要具有较少缺陷的较高品质的结晶磊晶层(例如：较高品质硅磊晶层)以提高产量。然而，至少一些已知制程已无法达到先进半导体装置所需的高水平的品质(例如：少量缺陷且具有高均匀性)。
以下更详尽的讨论中，在此讨论的实施例提供的磊晶成长制程包含两步骤缺陷减少烘烤，接着进行高温磊晶层成长制程，即形成此结构。举例而言，在一些实施例中，两步骤减少缺陷烘烤包含高压烘烤(例如：高于约500Pa)和低压烘烤(例如：低于100Pa)。在一些实例中，高压烘烤可在温度介于700℃至850℃下进行。在一些实施例中，高压烘烤在氢气(H2)环境下持续进行1分钟或以上。在各种例示中，低压烘烤在温度介于700℃至850℃下进行。在一些实施例中，低压烘烤在氢气环境下持续进行1分钟或以上。在一些例示中，高压烘烤在低压烘烤前进行。另外，在一些实例中，低压烘烤在高压烘烤前进行。在各种实施例中，在两步骤缺陷减少烘烤后，进行高温磊晶层成长制程。举例而言，高温磊晶层成长制程可在温度介于700℃至850℃且压力介于10Pa至100Pa下进行。当利用高温磊晶层成长制程沉积硅，磊晶层成长制程可利用包含硅基气体、氯基气体和氢气的制程气体。在一些实例中，氦气可取代氢气。在一些实施例中，可原位(in situ)进行两步骤缺陷减少烘烤和之后的高温磊晶层成长制程。上述的“原位”是用来描述当装置或基材维持在制程系统内(例如：在化学气相沉积反应器200内)进行此制程，且举例而言，制程系统让基材维持在真空状态下。因此，“原位”一般是用在装置或基材的制程在不暴露于外在环境(例如制程系统的外部)下所进行。毫无疑问地，在一些实施例中，分离的易地(ex situ)两步骤缺陷减少烘烤接着之后的高温磊晶层成长制程也可提供一些优点(例如磊晶层缺陷的减少)。除此之外，本发明的实施例可同等地应用至N型和P型晶体管的制作。
不同于至少一些利用低温(例如：低于600℃)进行量产的磊晶层成长制程(例如：硅磊晶层成长制程)，本发明的实施例提供在高温下成长磊晶层的方法，并提供先进的半导体装置制作所需的低缺陷/粒子及极佳的晶圆内和晶圆间的厚度均匀性。此均匀性亦增加了产量，且伴随减少磊晶层缺陷/粒子，以改善装置效能。在一些实施例中，本发明实施例减少缺陷数目约1000倍，例如：与至少一些已知的低温(例如：500～600℃)磊晶层成长方法比较下(例如与基础制程相比较)。
请参阅图3，其根据一些实施例绘示进行两步骤缺陷减少烘烤，接着进行高温磊晶层成长制程的方法300。方法300可实施在单栅极平面装置，例如：如上所述的图1A中例示的晶体管100；也可应用至多栅极装置，例如：如上所述的图1B中的鳍式场效晶体管装置150。因此，上述讨论晶体管100及/或鳍式场效晶体管150的一或多个态样亦可应用方法300。毫无疑问地，在各种实施例中，方法300可实施在其他如环绕式栅极(Gate-all-around,GAA)装置、Ω状栅极装置或Π状栅极装置的装置，以及应变半导体装置、SOI装置、部分耗尽SOI装置、全空乏SOI装置或其他本领域所熟知的装置。
应理解方法300的部分及/或参阅方法300讨论的例示的晶体管装置可用熟知的补充金属氧化物半导体技术制程制作，故一些制程仅在此做简单描述。而且，应理解在此讨论的任何例示的晶体管装置可包含各种其他装置和特征，例如额外的晶体管、双极性接面晶体管、电阻、电容、二极管和引信等，但将其简化以更容易理解本发明的发明概念。并且，在一些实施例中，所揭露的例示晶体管装置包含多个可互相连接的半导体装置(例如晶体管)。除此之外，在一些实施例中，本发明的各种态样可应用于后栅极制程或先栅极制程。
除此之外，在一些实施例中，在此所示的例示晶体管装置可包含在集成电路处理期间被制作的制程中间阶段的装置的描述，或其中的一部分，其可包含静态随机存取记忆体(Static Random Access Memory,SRAM)及/或其他逻辑回路，如电阻、电容和电导的被动元件和如P通道场效晶体管(P-channel Field-Effect Transistors,PFETs)、N通道场效晶体管(N-channel Field-Effect Transistors,NFETs)、金属氧化物半导体场效晶体管(MOSFETs)、互补式金氧半场效晶体管(Complementary Metal-Oxide SemiconductorTransistors,CMOS)、双极性晶体管、高压晶体管、高频晶体管、其他记忆元件及/或其组合的主动元件。
方法300由操作302开始，即载入一或多个晶圆至反应器处理腔室(例如是化学气相沉积反应器200的处理腔室210)内。在一些实施例中，在载入晶圆至反应器处理腔室内之后，对反应器处理腔室进行氢气吹驱。随后，在一些实例中，系统制程温度(例如：化学气相沉积反应器的)可升高到如下所述的所需制程温度。在一些例示中，可进行氯化氢(HCl)气相蚀刻制程以清洗晶圆表面。
方法300继续至操作304，进行第一预磊晶层沉积烘烤制程。在一些实施例中，如上所述，第一预磊晶层沉积烘烤制程包含高压烘烤。因此，第一预磊晶层沉积烘烤制程包含在压力高于约500Pa，温度介于700℃至850℃下，且在氢气环境中，于反应器处理腔室内烘烤晶圆持续1分钟或1分钟以上。在至少一些例示中，第一预磊晶层沉积烘烤制程(例如高压烘烤)持续1小时。
方法300继续至操作306，进行第二预磊晶层沉积烘烤制程。在一些实施例中，如上所述，第二预磊晶层沉积烘烤制程包含低压烘烤。因此，第二预磊晶层沉积烘烤制程包含，在压力低于约100Pa，温度介于700至850℃下，且在氢气环境中，使晶圆在第一烘烤制程后维持在反应器处理腔室内烘烤持续1分钟或1分钟以上。在至少一些例示中，第二预磊晶层沉积烘烤制程(例如低压烘烤)持续1小时。
当操作304的第一预磊晶层沉积烘烤制程为如上所述的包含高压烘烤，可理解在一些实施例中，操作304的第一预磊晶层沉积烘烤制程可择一地包含低压烘烤。类似地，当操作306的第二预磊晶层沉积烘烤制程为如上所述的包含低压烘烤，可理解在一些实施例中，操作306的第二预磊晶层沉积烘烤制程可择一地包含高压烘烤。因此，在一些例示中，高压烘烤是在低压烘烤之前进行。或者，在一些实例中，低压烘烤可在高压烘烤之前进行。
如上所述，本发明的至少一态样是针对在磊晶成长层的表面之中及/或上的缺陷及/或粒子的减少。在此所述的各种实施例中，目标已通过如上所述且在操作304和306中说明的两步骤缺陷减少烘烤而部分达成。举例而言，当参阅图4A、4B、4C、图5A、5B、5C和图6时，可更详细的描述两步骤缺陷减少烘烤制程的优势，和通过两步骤缺陷减少烘烤达成所希望的少量缺陷及/或粒子数目的可能机制。
首先，请参阅图4A、4B和4C，在此绘示分别标示为“制程A”、“制程B”和“制程C”的预磊晶层沉积烘烤制程的例示实施。特别是，每一个图4A～4C绘示根据每一个制程A、B、C所处理的晶圆上的缺陷数目和缺陷型式。举例而言，图4A的制程A代表单一步骤高压烘烤，其在压力1000Pa，温度800℃下进行并持续2小时。图4A也绘示粒子缺陷图402，呈现晶圆经制程A处理后的高缺陷密度。特别是，经制程A处理的晶圆所得的数据呈现极大量的缺陷(791)，其中包含700个凹型缺陷、76个凸型缺陷和15个剥落型缺陷。做为参考，图5A、5B、5C分别绘示凹型缺陷502、凸型缺陷504和剥落型缺陷506的例示。图4B的制程B代表两步骤烘烤制程，其首先在压力20Pa，温度800℃下进行第一低压烘烤并持续1小时，接着在压力1000Pa，温度800℃下进行高压烘烤并持续1小时。图4B也绘示粒子缺陷图404，呈现经过制程B处理的晶圆的缺陷密度，其缺陷密度较粒子缺陷图402所呈现的小。特别是，经过制程B处理的晶圆所得的数值(178)和制程A(791)相较之下，呈现较小的缺陷数目，其中制程B的缺陷包含142个凹型缺陷、21个凸型缺陷和15个剥落型缺陷。图4C的制程C也代表两步骤烘烤制程，但在此例示中，首先在压力1000Pa和温度800℃下进行第一高压烘烤并持续1小时，接着在压力20Pa和温度800℃下进行低压烘烤并持续1小时。图4C绘示粒子缺陷图406，呈现经过制程C处理的晶圆的缺陷密度，其缺陷密度较粒子缺陷图402和404都小。特别是，经过制程C处理的晶圆所得的数值(18)和制程B(178)及制程C(791)相较之下有最小的缺陷数目，其中制程C的缺陷包含6个凹型缺陷、2个凸型缺陷和10个剥落型缺陷。在一些实施例中，图4A～4C的例示代表在未被图案化的晶圆上的缺陷，未被图案化的晶圆例如具有毯覆磊晶层(BlanketEpitaxial Layers)。须注意的是，在各种实施例中，如上所述，可额外在氢气环境下进行每一个制程A、B和C的每一个烘烤步骤。综上，当分别考虑图4A、4B和4C的制程A、B和C时，可明显看出两步骤烘烤制程(制程B和C)优于单一步骤烘烤制程(制程A)，呈现提高的缺陷减少。再者，在至少一些例示中，如图4A～4C所绘示，在比较的烘烤制程中，制程C的先高压/后低压的两步骤烘烤制程显示出最佳的缺陷减少。
请参阅图6，是根据所述实施例绘示的表格600，有助于解释两步骤缺陷减少烘烤达成低数目的缺陷及/或粒子的可能机制(例如：物理性机制)。如图示，表格600提供不同氢气烘烤(例如：如上所述，在氢气环境下)时，在成长界面(例如：图2B的成长界面217)的污染物浓度(atoms/cm3)，包含氧、碳、氟。在各种实施例中，成长界面的污染物浓度减少可透过磊晶层而再额外减少污染物浓度。在一些实例中，表格600的数值可利用二次离子质谱(Secondary Ion Mass Spectrometry,SIMS)测量技术来收集。尤其，表格600中高压烘烤和低压烘烤的数据分别表示两步骤缺陷减少烘烤制程中的第一和第二烘烤，例如图4B/4C的两步骤烘烤制程(制程B和制程C)。举例而言，图6的高压烘烤数值代表一个烘烤步骤(例如：在两步骤烘烤制程中)，其中高压烘烤在压力1000Pa和温度800℃下进行，并持续1小时。再者，表格600的高压烘烤数值呈现高压烘烤可有效减少碳原子浓度(例如：碳被移除)。类似地，图6的低压烘烤数据代表一个烘烤步骤(例如：在两步骤烘烤制程中)，其中低压烘烤在压力20Pa和温度800℃下进行，并持续1小时。再者，表格600的低压烘烤数据呈现低压烘烤可有效减少氧原子浓度(例如：氧被移除)。因此，同时考虑图6的高压烘烤和低压烘烤，明显地，组合高压烘烤和低压烘烤可从磊晶成长层中有效地减少及/或移除碳和氧。换句话说，本发明的实施例提供两步骤烘烤制程，其中两步骤烘烤制程的第一步移除第一污染物(例如：碳)，而两步骤烘烤制程的第二步移除第二污染物(例如：氧)。须注意的是，对高压烘烤和低压烘烤而言，氟原子的浓度低，在背景浓度水平之下。当提供特定例示的烘烤条件(例如：压力、温度、时间)做为两步骤烘烤制程的第一和第二步骤的其中一者，且当特定例示的污染物(例如：碳、氧)可被两步骤烘烤制程移除，须理解两步骤烘烤制程的第一和第二步骤的其他制程条件可移除多种其他污染物(例如：烃、水气或其他本领域熟知的污染物)，而不偏离本发明的范围。
重新回到方法300，并接续操作304和306的两步骤减少缺陷烘烤，方法300继续至操作308，进行沉积磊晶层(例如：在半导体晶圆上)。在一些实施例中，在操作306的烘烤制程后，系统制程温度(例如：化学气相沉积反应器的)会调整至所须的磊晶成长温度。在一些实例中，成长温度可高于或低于操作306的烘烤制程所用的温度，因此，系统制程温度可根据特定制程状况而上升或下降。在一些实施例中，成长温度实质上和操作306的烘烤制程所用温度相同，因此，在操作306的烘烤制程和后续操作308的成长间的系统制程温度维持不变。举例而言，操作308的磊晶层沉积包含在温度介于700～850℃和压力介于10～100Pa下进行的高温磊晶层成长制程。上述是和至少一些在温度500～600℃下进行的已知磊晶层成长制程相反的。在各种实施例中，例如当利用操作308的磊晶层成长制程来沉积硅时，导入处理腔室(例如：处理腔室210)的制程气体(例如：前驱物)可包含硅基气体、氯基气体和氢气。举例而言，在一些实例中，流入处理腔室以进行操作308的磊晶层沉积的气体包含硅烷、氯化氢和氢气。确定的是，任何其他前驱物气体可用于各种实施例中，以成长不同类型的磊晶层(例如：锗、硅锗等)及/或掺杂磊晶层(例如：N型或P型)。举例而言，在一些实施例中，进行操作308的磊晶层沉积的前驱物气体可择一或额外地包含一或多种二硅烷(disilane,Si2H6)、二氯硅烷(dichlorosilane,H2SiCl2)、锗烷(germane,GeH4)、甲硅烷(methylsilane,SiH3CH3)、四氯化硅(silicon tetrachloride,SiCl4)、四氟化锗(germaniumtetrafluoride,GeF4)、四氟化硅(silicon tetrafluoride,SiF4)、三氯硅烷(trichlorosilane,HSiCl3)、二硼烷(diborane,B2H6)、磷化氢(phosphine,PH3)、砷化氢(arsine,AsH3)、三氟化硼(boron trifluoride,BF3)、三氟化硼-11B(boron-11trifluoride,11BF3)及三甲硼(trimethylborane,B(CH3)3)。在操作308的成长制程的最后，可关闭前驱物气体的流动。在各种实施例中，操作308的磊晶层成长制程的持续取决于期望的层厚度。除此之外，在一些实施例中，操作304、306的两步骤缺陷减少烘烤和后续操作308的磊晶层成长制程可原位进行。
方法300接着至操作310，将一或多个晶圆从反应器处理腔室中卸载(例如：化学气相沉积反应器200的处理腔室210)。在一些实施例中，在操作308的成长制程之后，且在操作310的卸载步骤之前，对反应器处理腔室进行氢气吹驱，系统制程温度会下降(例如至室温)，且可对反应器处理腔室进行氮气吹驱。
如上述讨论，操作308的磊晶层沉积可在温度介于700℃至850℃间进行(例如：和在温度约500℃至600℃下进行的至少一些已知磊晶层成长制程比较)。本发明实施例提供在较高温度的磊晶成长，可有效地维持及/或提供在磊晶成长层内及/或上非常少的缺陷数。请参阅图7A、7B和7C，在此所绘示为操作308的磊晶成长制程在不同温度下进行的例示实施。特别是，图7A、7B和7C其中每一者分别提供粒子缺陷图702、704和706，是绘示晶圆(例如磊晶硅层)在520℃(图7A)、650℃、(图7B)和700℃(图7C)下成长磊晶层后的缺陷密度。图7A～7C更提供数据呈现在520℃(图7A)下的磊晶层成长，被图案化的晶圆缺陷数是高于100000(>100000ea)；在650℃(图7B)下的磊晶层成长，被图案化的晶圆缺陷数为466(466ea)；在700℃(图7C)下的磊晶层成长，被图案化的晶圆缺陷数是69(69ea)。在一些实施例中，图7A～7C的例示代表在被图案化晶圆上的缺陷。在一些实例中，被图案化晶圆的缺陷数可利用激光扫描被图案化晶圆缺陷检测器，例如加州科磊公司(KLA-TencorCorporation,of Milpitas,CA)的PUMA激光扫描被图案化晶圆缺陷检测系统。因此，随着磊晶层成长温度的增加，磊晶层缺陷数将减少。然而，须注意的是，当较高的磊晶成长温度会导致缺陷减少的增加，但再更增加磊晶成长温度(例如高于约800℃)则会导致掺杂物在底层及/或在目前的成长磊晶层间的发生不利的掺杂物扩散，以下会做更详细的描述。
请参阅图8，其绘示的图802是呈现在不同温度和不同烘烤时间下，硼的浓度(每立方厘米)随深度(纳米)的变化。其中“H_800C,2H”代表在800℃下进行2小时的烘烤，“A_850C,90s”代表在850℃下进行90秒的烘烤，而“H-NoBake”代表未进行高温烘烤。图8的数据显示最高的硼扩散发生在温度高于800℃时，可导致在此温度下制作磊晶层的装置表现下降。故，如上所述，当较高温度可导致缺陷减少的增加，过高的温度(>800℃)将导致不利的掺杂物扩散(例如：硼扩散)。因此，在至少一些实施例中，操作308的磊晶层沉积在温度介于700℃至800℃下进行。举例而言，当有掺杂物位于底层，或当成长磊晶层在成长过程中被掺杂，必须从700℃至800℃进行操作308的磊晶层沉积。
同样如上所述，在一些实施例中，操作308的磊晶层沉积可包含硅烷、氯化氢和氢气。特别是，本发明的态样更提供通过控制氯化氢气体的流动以调整晶圆厚度(例如：调整沉积磊晶层的厚度)。请参阅图9A，在此所绘示为根据本发明的一些态样，具有磊晶层沉积于上的半导体晶圆的等高图902。等高图902提供至少一种制程条件的磊晶层厚度制图(例如：以埃(Angstroms)为单位，每个点穿过晶圆测量)。如图所示，等高图902也提供穿过晶圆测量点的编号图。请参阅图9B，其绘示的图表904是呈现磊晶层厚度(例如以埃为单位)随着测量点数字(#)的变化，其中测量点数字对应为等高图902所提供的编号图。特别是，图9B提供在各种制程状况下成长磊晶层厚度均匀性的视觉化，包含各种温度和各种氯化氢气体流速。举例而言，正方形符号(□)代表在700℃和氯化氢(HCl)气体流速200sccm(单位时间标准毫升数)下进行的磊晶层成长；三角形符号(▲)代表在700℃和HCl气体流速300sccm下进行的磊晶层成长；「X」符号代表在710℃和HCl气体流速200sccm下进行的磊晶层成长；钻石符号(◆)代表在720℃和HCl气体流速200sccm下进行的磊晶层成长；修饰的「X」符号(例如：有一垂直线穿过)代表在730℃和HCl气体流速200sccm下进行的磊晶层成长；以及圆形符号(●)代表在740℃和HCl气体流速200sccm下进行的磊晶层成长。在一些态样中，图示904的数据指出较高的HCl气体流速(例如：300sccm)导致接近晶圆边缘的磊晶层厚度的减少(及总体较大的中心至边缘的厚度变异)，并指出磊晶层成长温度的增加导致较紧密的中心至边缘的厚度分布，而显示出接近晶圆边缘的磊晶层厚度的改善(例如：增加)。特别是，至少在一些实施例且也如图9B所示，适当调整HCl流速和磊晶层成长温度可提供中心至边缘磊晶层的厚度变化为8埃。然而，须了解的是，此呈现的数据仅仅是为了例示，且进一步地调整制程参数(例如：成长温度、压力、时间、气体流速)可提供甚至更佳的中心至边缘磊晶层厚度变化(例如：小于8埃)。
在此揭露的各种实施例可用于例如在半导体晶圆制程及/或半导体装置制作过程中形成的各种磊晶层成长。举例而言，在一些实施例中，本发明的态样可用来成长磊晶毯覆层(例如基材102的部分)、磊晶源/漏极区(例如：晶体管100或鳍式场效晶体管装置150)、磊晶鳍式场效晶体管鳍片层、二极管装置的磊晶层、互补式金氧半场效晶体管装置和记忆体装置(例如：动态存取记忆体)、磊晶晶体管通道层以及选择性的磊晶成长应用及/或为本领域熟知的其他磊晶层应用。一般而言，且仅是为了说明，考虑本发明用来形成一或多个晶体管100及/或鳍式场效晶体管装置150的磊晶成长层的态样。在此例示中，根据方法300制作的装置(例如：晶体管100及/或鳍式场效晶体管装置150)可经过进一步的制程而形成本领域熟知的各种特征和区域。举例而言，后续制程可形成在基材上的各种接触窗/介层窗/线和多层内连接特征(例如：金属层和内层介电材料)，此基材包含配置以连接这些各种特征以形成一功能性电路的装置(例如：晶体管100及/或鳍式场效晶体管装置150)，此功能性电路可包含一或多个装置(例如：一或多个晶体管100及/或鳍式场效晶体管装置150)。在进一步的例示中，多层互连包含垂直互连(如中介窗或接触窗)，和水平互连(如金属线)。各种互连特征可使用各种包含铜、钨及/或硅化物的导电材料。在一例示中，金属镶嵌及/或双重金属镶嵌制程用来形成有关铜的多层互连结构。而且，额外的制程步骤可在方法300之前、之间和之后进行，且上述一些制程步骤可根据方法300的各种实施例而被取代或移除。
请参阅图10，在此所绘示为包含水平反应器的多晶圆超高真空/化学气相沉积系统1000的示意图，且如上述的化学气相沉积系统反应器200，系统1000也可用来实施在此所揭露的一或多个实施例。晶圆1002安置在晶舟上，且将此晶舟放置在被多区加热炉加热的石英管内。在一些实施例中，气体(例如：前驱物气体)可由加热炉一端导入并于另一端利用超高真空能力通量泵(UHV-Capable Throughput Pump)(例如：包含涡轮泵或复合涡轮泵)抽气。在各种实施例中，利用负载锁以适当维持如碳氢化合物、水蒸汽和氧等重要污染物的低分压。
一般而言，本发明的实施例(或至少本发明的特定态样)可应用于任何不同型式的系统，如单一晶圆系统、单一晶圆超高真空/化学气相沉积系统、批次晶圆系统(BatchWafer Systems)、冷壁式系统(Cold-Wall Systems)、热壁式系统(Hot-Wall Systems)、利用电阻加热的系统、无线电波波频感应加热(Radio Frequency Induction Heating)、灯加热(Lamp Heating)、激光加热、光辅助化学气相沉积系统(Photo-Assisted CVD Systems)、直桶式反应器(Barrel Reactors)、烘盘式反应器(Pancake Reactors)、细胞反应器(Cellular Reactors)、快速热制程反应器(Rapid Thermal Process Reactors；RTPreactors)、管式反应器、淋气顶板反应器(Showerhead Reactors)、低压化学气相沉积反应器、有机金属化学气相沉积反应器、光增强化学气相沉积反应器、等离子增强化学气相沉积反应器、常压化学气相沉积反应器、分子束化学气相沉积反应器及/或本领域熟知的其他型式的系统。
所述各种实施例提供许多优于已知技术的优点。须理解并非所有优点都有必要在此讨论，没有对所有实施例均适用的优点，且其他实施例可提供不同优点。举例而言，此讨论的实施例包含针对高产量和高生产力(例如高产出量)磊晶层成长制程的方法和结构，以提供具有缺陷数目少的均匀磊晶层，即使是尺寸小于100nm的缺陷。在此讨论的各种实施例提供的磊晶成长制程，包含可有效减少缺陷数的两步骤缺陷减少烘烤，接着进行可进一步减少缺陷的高温磊晶层成长制程，且可调整其制程参数(例如：HCl流速和成长温度)以提供较佳的磊晶层厚度均匀性。
因此，本发明的一实施例提供一种制作半导体装置的方法，此方法包含载入半导体晶圆至处理腔室。在各种例示中，当半导体晶圆载入在处理腔室内，在第一压力和第一温度下，进行第一预磊晶层沉积烘烤制程。在一些实例中，于第一预磊晶层沉积烘烤制程后，接着在第二压力和第二温度下，进行第二预磊晶层沉积烘烤制程。在一些实施例中，第二压力和第一压力不同。举例而言，在第二预磊晶层和沉积烘烤制程后，且在成长温度下，接着导入前驱物气体至处理腔室内，以沉积磊晶层在半导体晶圆上。
在另一实施例中，讨论的方法是，在沉积磊晶层之前，进行半导体晶圆的两步骤烘烤制程(例如：当半导体晶圆放置在处理腔室内)。在一些实施例中，进行两步骤烘烤制程后，接着沉积磊晶层在半导体晶圆上。在各种例示中，所述两步骤烘烤制程包含在第一压力下进行的第一烘烤步骤以及在和第一压力不同的第二压力下进行的第二烘烤步骤。除此之外，在一些实例中，第一烘烤步骤移除第一污染物，且第二烘烤步骤移除第二污染物。
在又一实施例中，讨论的方法是，包含载入半导体晶圆至处理腔室内，对处理腔室进行第一吹驱，及使处理腔室温度升高至第一烘烤温度。在各种例示中，在第一吹驱后，在第一烘烤压力和第一烘烤温度下进行第一烘烤制程(例如在氢气环境下)。在一些实例中，第一烘烤制程移除碳污染。在一些实施例中，于第一烘烤制程后，在第二烘烤压力和第二烘烤温度下进行第二烘烤制程(例如在氢气环境下)，其中第二烘烤压力低于第一烘烤压力。在一些例示中，第二烘烤制程移除氧污染。在各种实施例中，在第二烘烤制程后，藉流动硅烷和氯化氢气体到半导体晶圆上，在成长压力和成长温度下沉积磊晶层在半导体晶圆上。举例而言，接在磊晶层的沉积之后，对处理腔室进行第二吹驱，且处理腔室的温度可被降至室温。
前述摘要了许多实施例的特征，故本领域中具有通常知识者可较轻易了解本发明的态样。本领域中具有通常知识者应了解他们可利用本发明为基础去设计或修饰其他制程和结构，以进行相同目的及/或达到所述实施例的优势。本领域中具有通常知识者也应该理解这些相同架构并未偏离本发明的精神和范围，且他们可在不偏离本发明的精神和范围下做出其他改变、取代和变化。

Claims (20)

1.一种半导体装置的制作方法，其特征在于，包含：
载入一半导体晶圆至一处理腔室；
当该半导体晶圆被载入于该处理腔室中时，在一第一压力和一第一温度下进行一第一预磊晶层沉积烘烤制程；
在该第一预磊晶层沉积烘烤制程后，在一第二压力和一第二温度下进行一第二预磊晶层沉积烘烤制程，其中该第二压力和该第一压力不同；以及
在该第二预磊晶层沉积烘烤制程后，当在一成长温度下，导入一前驱物气体至该处理腔室内，以沉积一磊晶层在该半导体晶圆上，其中该成长温度与该第一温度和第二温度不同。
2.根据权利要求1所述的半导体装置的制作方法，其特征在于，该磊晶层包含一硅磊晶层。
3.根据权利要求1所述的半导体装置的制作方法，其特征在于，该第一压力大于500Pa，该第二压力小于100Pa。
4.根据权利要求1所述的半导体装置的制作方法，其特征在于，该第一温度、该第二温度和该成长温度皆介于700℃至800℃。
5.根据权利要求1所述的半导体装置的制作方法，其特征在于，还包含：在一氢气环境下，进行该第一预磊晶层沉积烘烤制程和该第二预磊晶层沉积烘烤制程其中每一者持续超过1分钟。
6.根据权利要求1所述的半导体装置的制作方法，其特征在于，还包含：在一氢气环境下，进行该第一预磊晶层沉积烘烤制程和该第二预磊晶层沉积烘烤制程其中每一者。
7.根据权利要求1所述的半导体装置的制作方法，其特征在于，该磊晶层在为10Pa至100Pa的一成长压力下沉积。
8.根据权利要求1所述的半导体装置的制作方法，其特征在于，该前驱物气体包含一硅基气体、一氯基气体和一氢气。
9.根据权利要求8所述的半导体装置的制作方法，其特征在于，该硅基气体包含硅烷，该氯基气体包含氯化氢气体。
10.根据权利要求9所述的半导体装置的制作方法，其特征在于，该氯化氢气体的流速为200sccm(单位时间标准毫升数)。
11.根据权利要求1所述的半导体装置的制作方法，其特征在于，还包含：在进行该第一预磊晶层沉积烘烤制程前，对该处理腔室进行一气体吹驱，并将一处理腔室温度升高至一制程温度。
12.根据权利要求1所述的半导体装置的制作方法，其特征在于，还包含：在沉积该磊晶层后，对该处理腔室进行一气体吹驱，并将一处理腔室温度降低至室温。
13.一种半导体装置的制作方法，其特征在于，包含:
在沉积一磊晶层之前，在一处理腔室内对一半导体晶圆进行一两步骤烘烤制程；以及
在进行该两步骤烘烤制程后，在一第一温度下沉积该磊晶层在该半导体晶圆上；
其中该两步骤烘烤制程包含：在一第一压力下进行的一第一烘烤步骤和在不同于该第一压力的一第二压力下进行的一第二烘烤步骤，其中该第一烘烤步骤移除一第一污染物，而该第二烘烤步骤移除一第二污染物，该第一烘烤步骤和该第二烘烤步均在不同于该第一温度的一第二温度下进行。
14.根据权利要求13所述的半导体装置的制作方法，其特征在于，该第一压力为1000Pa，该第二压力为20Pa。
15.根据权利要求13所述的半导体装置的制作方法，其特征在于，该第一污染物包含碳，该第二污染物包含氧。
16.根据权利要求13所述的半导体装置的制作方法，其特征在于，该第一烘烤步骤和该第二烘烤步骤其中每一者持续进行1小时。
17.根据权利要求13所述的半导体装置的制作方法，其特征在于，该第二温度为800℃。
18.根据权利要求13所述的半导体装置的制作方法，其特征在于，该沉积该磊晶层还包含：在一成长温度下，同时流入硅烷和氯化氢气体至该处理腔室内。
19.一种半导体装置的制作方法，其特征在于，包含：
载入一半导体晶圆至一处理腔室内；
对该处理腔室进行一第一吹驱，并将一处理腔室温度升高至一第一烘烤温度；
在该第一吹驱后，在一第一烘烤压力和该第一烘烤温度下与一氢气环境中进行一第一烘烤制程，其中该第一烘烤制程移除碳污染；
在该第一烘烤制程后，在一第二烘烤压力和一第二烘烤温度下与该氢气环境中接着进行一第二烘烤制程，其中该第二烘烤压力小于该第一烘烤压力，且该第二烘烤制程移除氧污染；
在该第二烘烤制程后，在一成长压力和一成长温度下，通过在该半导体晶圆上流过硅烷和氯化氢气体来沉积一磊晶层在该半导体晶圆上；以及
在该沉积该磊晶层的操作后，接着对该处理腔室进行一第二吹驱，并将一处理腔室温度降低至室温。
20.根据权利要求19所述的半导体装置的制作方法，其特征在于，该第一烘烤压力为1000Pa，该第二烘烤压力为20Pa。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7004608B2 (ja) * 2018-05-11 2022-01-21 東京エレクトロン株式会社 半導体膜の形成方法及び成膜装置
CN112309843A (zh) * 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN111834217B (zh) * 2020-07-13 2023-05-09 Tcl华星光电技术有限公司 显示面板制备方法及显示装置
US20220051905A1 (en) * 2020-08-12 2022-02-17 Tokyo Electron Limited Formation of low-temperature and high-temperature in-situ doped source and drain epitaxy using selective heating for wrap-around contact and vertically stacked device architectures
US11670681B2 (en) * 2021-01-14 2023-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming fully strained channels
CN113913926A (zh) * 2021-10-22 2022-01-11 西安奕斯伟材料科技有限公司 外延反应腔室的恢复方法、外延生长装置及外延晶圆

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7108748B2 (en) * 2001-05-30 2006-09-19 Asm America, Inc. Low temperature load and bake
CN102899636A (zh) * 2012-09-26 2013-01-30 中微半导体设备(上海)有限公司 一种原位清洁mocvd反应腔室的方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880031A (en) * 1992-06-25 1999-03-09 Texas Instruments Incorporated Method for vapor phase wafer cleaning
JP4782670B2 (ja) 2003-03-13 2011-09-28 エーエスエム アメリカ インコーポレイテッド エピタキシャルＧｅ含有膜の成長方法及びエピタキシャル半導体成膜システム
US7682947B2 (en) 2003-03-13 2010-03-23 Asm America, Inc. Epitaxial semiconductor deposition methods and structures
JP2005051040A (ja) 2003-07-29 2005-02-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及び半導体基板
KR100531552B1 (ko) * 2003-09-05 2005-11-28 주식회사 하이닉스반도체 실리콘 웨이퍼 및 그 제조방법
US20050130434A1 (en) * 2003-12-15 2005-06-16 United Microelectronics Corp. Method of surface pretreatment before selective epitaxial growth
US6958286B2 (en) 2004-01-02 2005-10-25 International Business Machines Corporation Method of preventing surface roughening during hydrogen prebake of SiGe substrates
US20050148162A1 (en) 2004-01-02 2005-07-07 Huajie Chen Method of preventing surface roughening during hydrogen pre-bake of SiGe substrates using chlorine containing gases
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7572705B1 (en) * 2005-09-21 2009-08-11 Advanced Micro Devices, Inc. Semiconductor device and method of manufacturing a semiconductor device
US7425740B2 (en) 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
KR101440282B1 (ko) * 2007-07-11 2014-09-17 주성엔지니어링(주) 플라즈마 세정 방법
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8776734B1 (en) 2008-05-19 2014-07-15 Innovative Environmental Solutions, Llc Remedial system: a pollution control device for utilizing and abating volatile organic compounds
US8053299B2 (en) 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8618556B2 (en) * 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
US8609518B2 (en) 2011-07-22 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Re-growing source/drain regions from un-relaxed silicon layer
JP5783890B2 (ja) * 2011-12-07 2015-09-24 株式会社日立ハイテクノロジーズ プラズマ処理方法
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
KR101571619B1 (ko) * 2012-05-16 2015-11-24 가부시키가이샤 아루박 성막 방법 및 성막 장치
US8969190B2 (en) * 2012-08-24 2015-03-03 Globalfoundries Inc. Methods of forming a layer of silicon on a layer of silicon/germanium
US8633516B1 (en) 2012-09-28 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stack stressor for semiconductor device
US8497177B1 (en) 2012-10-04 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
KR102168172B1 (ko) * 2014-05-23 2020-10-20 삼성전자주식회사 반도체 소자의 제조 방법
WO2016091274A1 (en) 2014-12-12 2016-06-16 Abb Technology Ag Apparatus for the generation, distribution and/or usage of electrical energy and component for such an apparatus
US10755903B2 (en) * 2016-01-15 2020-08-25 Applied Materials, Inc. RPS defect reduction by cyclic clean induced RPS cooling

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7108748B2 (en) * 2001-05-30 2006-09-19 Asm America, Inc. Low temperature load and bake
CN102899636A (zh) * 2012-09-26 2013-01-30 中微半导体设备(上海)有限公司 一种原位清洁mocvd反应腔室的方法

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