CN107003966A - 写入许可电路、访问切换电路以及模拟数字变换单元 - Google Patents

写入许可电路、访问切换电路以及模拟数字变换单元 Download PDF

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Abstract

写入许可电路在模拟数字变换单元中对数字数据的写入许可信号进行输出，该模拟数字变换单元具有：总线控制部，其与外部单元连接；运算处理部，其进行数据处理；以及运算部，其对模拟数字变换所得的所述数字数据进行保存，该模拟数字变换单元具有通常访问模式以及高速访问模式，在该通常访问模式下，将所述数字数据暂时写入至所述运算处理部之后再写入至所述总线控制部，在该高速访问模式下，将所述数字数据直接写入至所述总线控制部，所述写入许可电路具有：地址一致判定电路，其设置于所述运算部，在预先规定的所述总线控制部的存储器的地址和所述运算处理部所指定的地址一致的情况下，输出来自所述运算部的写入许可信号；以及逻辑电路，其仅在所述运算处理部将表示是所述高速访问模式的高速访问信号置为有效的情况下，将所述写入许可信号输入至所述总线控制部。

Description

写入许可电路、访问切换电路以及模拟数字变换单元
技术领域
本发明涉及可编程逻辑控制器系统的模拟数字变换单元的写入许可电路、模拟数字变换单元的访问切换电路以及模拟数字变换单元。
背景技术
可编程逻辑控制器系统的模拟数字变换单元具有MPU(Micro Processing Unit)、运算部、总线控制部以及模拟数字变换装置。从模拟数字变换单元的外部输入至模拟数字变换装置的模拟数据被变换为数字数据。变换所得的数字数据被输入至运算部而执行运算处理。进行运算处理后的数字数据由MPU向总线控制部转送，从总线控制部经由基础单元而向CPU(Central Processing Unit)单元转送。
对于可编程逻辑控制器系统的数据变换以及响应，根据来自市场的需求而要求处理的高速化，因此，需要使模拟数字变换单元内部的处理高速化。模拟数字变换单元的内部处理的高速化的对象是模拟数字变换装置的数据变换时间、运算部的运算时间或者MPU的数据转送时间。
专利文献1：日本特开平7-146756号公报
发明内容
如上所述，作为模拟数字变换单元的内部处理中需要高速化的对象之一，列举了MPU的数据转送时间的缩短。
在上述结构的模拟数字变换单元中，是MPU从运算部读出数据之后向总线控制部写入数据这样的动作，因此读出动作和写入动作这两个动作分别需要转送时间。这成为使模拟数字变换单元的内部处理的高速化变得困难的主要原因之一。
本发明就是鉴于上述情形而提出的，其目的在于获得能够缩短从运算部向总线控制部的数据转送时间的写入许可电路。
为了解决上述问题，实现目的，本发明是一种写入许可电路，其在模拟数字变换单元中对数字数据的写入许可信号进行输出，该模拟数字变换单元具有：总线控制部，其与外部单元连接；运算处理部，其进行数据处理；以及运算部，其对模拟数字变换所得的所述数字数据进行保存，所述模拟数字变换单元具有通常访问模式以及高速访问模式，在该通常访问模式下，将所述数字数据暂时写入至所述运算处理部之后再写入至所述总线控制部，在该高速访问模式下，将所述数字数据直接写入至所述总线控制部，所述写入许可电路的特征在于，具有：地址一致判定电路，其设置于所述运算部，在预先规定的所述总线控制部的存储器的地址和所述运算处理部所指定的地址一致的情况下，输出来自所述运算部的写入许可信号；以及逻辑电路，其仅在所述运算处理部将表示是所述高速访问模式的高速访问信号置为有效的情况下，将所述写入许可信号输入至所述总线控制部。
发明的效果
本发明所涉及的写入许可电路实现如下效果，即，能够缩短从运算部向总线控制部的数据转送时间。
附图说明
图1是表示本发明的实施方式1所涉及的可编程逻辑控制器系统的结构的图。
图2是表示本发明的实施方式1所涉及的CPU单元、模拟数字变换单元以及基础单元的内部结构的图。
图3是表示本发明的实施方式1所涉及的模拟数字变换单元的详细的电路结构的图。
具体实施方式
下面，基于附图对本发明的实施方式所涉及的写入许可电路、访问切换电路以及模拟数字变换单元进行详细说明。此外，本发明并不限定于该实施方式。
实施方式1.
图1是表示本发明的实施方式1所涉及的可编程逻辑控制器系统10的结构的图。可编程逻辑控制器系统10具有：基础单元1，其用于安装各单元；电源单元2，其供给电源；CPU单元3，其执行各种控制；数字输入单元4，其对数字信号进行输入；数字输出单元5，其输出数字信号；模拟数字变换单元6，其用于将来自外部的模拟信号变换为数字信号而取入；以及数字模拟变换单元7，其将数字信号变换为模拟信号而向外部输出。
电源单元2、CPU单元3、数字输入单元4、数字输出单元5、模拟数字变换单元6以及数字模拟变换单元7安装于基础单元1。用户经由CPU单元3而对可编程逻辑控制器系统10进行控制。CPU单元3经由基础单元1而进行对各单元的访问。
图2是表示本发明的实施方式1所涉及的CPU单元3、模拟数字变换单元6以及基础单元1的内部结构的图。
CPU单元3具有总线控制部32，该总线控制部32经由进行数据处理的MPU 31以及基础单元1而与其他单元进行数据通信。向CPU单元3连接有PC(Personal Computer：个人计算机)33，用户能够经由PC 33而进行各种设定。
模拟数字变换单元6具有：MPU 61，其是进行模拟数字变换单元6的控制以及数据处理的运算处理部；总线控制部62，其经由基础单元1而与其他单元进行数据通信；模拟数字变换装置63，其将模拟数据变换为数字数据；以及运算部64，其对数字数据进行运算。运算部64对由模拟数字变换装置63进行变换所得的数字数据进行缩放(scaling)处理或者滤波处理等各种运算。MPU 61、总线控制部62以及运算部64由共用总线65连接。基础单元1具有总线控制部11，该总线控制部11与其他单元进行数据通信而分配信号。
图3是表示本发明的实施方式1所涉及的模拟数字变换单元6的详细的电路结构的图。
除了MPU 61、总线控制部62、模拟数字变换装置63以及运算部64以外，模拟数字变换单元6还具有：三态缓冲器51、52、53，如果后述的CS1信号或者CS3信号被置为有效(assert)，则成为将输入信号直接输出的“开(open)状态”；以及逻辑或电路54，其执行CS1信号以及CS3信号的逻辑或运算而将其结果输出。
作为第1、第2、第3逻辑电路的三态缓冲器51、52、53分别具有控制端子511、521、531。如果控制端子511被置为有效，则三态缓冲器51成为“开状态”，将输入值直接输出，在控制端子511未被置为有效的情况下三态缓冲器51成为“闭(close)状态”，变为高阻抗状态。三态缓冲器52以及53也同样地进行动作。
就图3的逻辑或电路54而言，由于分别在逻辑或的电路的输入输出处标注有反转符号，因此如果将“1”视为真值则变为逻辑与的电路。然而，CS1信号以及CS3信号为低电平(Low)有效、即以“0”作为被置为有效的状态。因此，在CS1信号或者CS3信号中的任意者被置为有效的情况下，输出成为低电平的被置为有效的状态，因此逻辑或电路54对CS1信号以及CS3信号执行逻辑或运算。CS1信号与三态缓冲器51、52的控制端子511、521连接，CS3信号与三态缓冲器53的控制端子531连接。三态缓冲器51、52的控制和三态缓冲器53的控制如后所述那样为独立的动作。因此，为了将进行三态缓冲器51、52的控制的CS1信号和进行三态缓冲器53的控制的CS3信号电气分离，需要设置逻辑或电路54。在逻辑或电路54的输出被置为有效的情况下，表示存在从MPU 61向存储器621的访问请求。
MPU 61输出的地址经由地址线71而输入至总线控制部62以及运算部64。数据经由数据线72而在MPU 61、总线控制部62以及运算部64彼此之间输入输出。MPU 61具有数据保存部611，该数据保存部611对经由数据线72而收到的数据进行保存。图2的共用总线65是地址线71以及数据线72。
总线控制部62具有存储器621。存储器621对来自CPU单元3的数据进行储存，对来自MPU 61的数据进行储存。总线控制部62具有：地址输入部622，其接收由MPU 61指定的地址；数据输入部623，其接收数据；以及CS0输入部624，其接收逻辑或电路54的输出。
运算部64具有：寄存器641，其对数据进行保存；地址输入部642，其接收来自MPU61的地址；以及地址一致判定电路643，其判定来自MPU 61的地址是否与预先规定的地址一致。寄存器641对由模拟数字变换装置63变换所得的数字数据、地址一致判定电路643所使用的地址数据以及其他设定值进行储存。后文中对地址一致判定电路643进行叙述。
首先，用户经由PC 3而对CPU单元3的总线控制部32设定“通常访问模式”和“高速访问模式”中的任意访问模式。CPU单元3基于用户的设定，经由基础单元1而在模拟数字变换单元6的总线控制部62内的存储器621中设定“通常访问模式”或者“高速访问模式”中的任意者。MPU 61将所设定的访问模式读出，如下面说明的那样执行取决于访问模式的模拟数字变换单元6的动作。“通常访问模式”是在将模拟数字变换所得的数字数据从运算部64暂时写入至MPU 61之后再写入至总线控制部62的访问模式，“高速访问模式”是将模拟数字变换所得的数字数据从运算部64直接写入至总线控制部62的访问模式。
当在存储器621中作为访问模式而设定了“通常访问模式”的情况下，模拟数字变换单元6进行下面的动作。
在作为访问模式而设定了“通常访问模式”的情况下，在图3中，MPU 61在访问总线控制部62时使用CS1信号，在访问运算部64时使用CS2信号。
在将由模拟数字变换装置63从模拟数据进行变换而向运算部64储存的数字数据暂时写入至MPU 61之后再向总线控制部62写入的情况下，首先执行读出动作。
即，MPU 61将CS2信号置为有效，经由信号线73而向运算部64发送。并且，MPU 61经由信号线74而将被置为ON的读出信号向运算部64输入，将寄存器641的地址即MPU 61所指定的地址向地址输入部642输入。运算部64从针对每个地址而储存有由模拟数字变换装置63变换所得的数字数据的寄存器641，经由数据线72而将与输入至地址输入部642的地址相对应的数据向MPU 61的数据保存部611输出。这里，读出信号被置为OFF。
接下来，作为表示是“通常访问模式”的通常访问信号，MPU 61将CS1信号置为有效。由于CS1信号被置为有效，因此逻辑或电路54的逻辑或运算的结果也被置为有效，逻辑或电路54将总线控制部62的CS0输入部624置为有效。而且，MPU 61使得写入信号为ON。CS1信号还输入至控制端子521，由于CS1信号被置为有效，因此控制端子521也被置为有效，三态缓冲器52成为“开状态”。因此，变为ON的写入信号经由信号线75以及三态缓冲器52而输入至总线控制部62。
MPU 61指定存储器621的地址而经由地址线71将其输入至总线控制部62的地址输入部622。就总线控制部62而言，由于CS0输入部624被置为有效，地址被输入至地址输入部622，并且被输入有变为ON的写入信号，因此识别为总线控制部62处于写入状态。于是，将数据保存部611所保存的数据经由数据线72而向数据输入部623输出。总线控制部62在输入至存储器621的地址输入部622中的地址处，将输入至数据输入部623的数据写入。
当在存储器621中作为访问模式而设定了“高速访问模式”的情况下，模拟数字变换单元6进行下面的动作。
首先，作为表示是“高速访问模式”的高速访问信号，MPU 61将CS3信号置为有效。被置为有效的CS3信号经由信号线76而向运算部64输入。并且，MPU 61经由信号线74而将被置为ON的读出信号向运算部64输入。而且，MPU 61将总线控制部62的存储器621的地址输入至地址输入部642。这里，输入至地址输入部642的地址是对模拟数字变换所得的数字数据进行储存的存储器621内的地址。
如果向运算部64输入了被置为有效的CS3信号，则该运算部64执行“高速访问模式”的动作。具体而言，如果被置为有效的CS3信号输入至地址一致判定电路643，则地址一致判定电路643判定输入至地址输入部642的地址和在寄存器641预先设定的地址是否一致。在寄存器641设定有对模拟数字变换所得的数字数据进行储存的总线控制部62的存储器621内的预先规定的地址。
如果输入至地址输入部642的地址和在寄存器641预先设定的地址一致，则地址一致判定电路643将写入许可信号置为ON，经由信号线77而发送至三态缓冲器53。CS3信号还被输入至控制端子531，由于CS3信号被置为有效，因此控制端子531也被置为有效，三态缓冲器53成为“开状态”。因此，变为ON的写入许可信号经由信号线76以及三态缓冲器53而输入至总线控制部62。寄存器641经由数据线72而将模拟数字变换所得的数字数据输出至总线控制部62的数据输入部623。
被置为有效的CS3信号使得逻辑或电路54的逻辑或运算的结果被置为有效，因此逻辑或电路54将CS0输入部624置为有效。另外，MPU 61将与输入至地址输入部642的地址相同的存储器621的地址输入至地址输入部622。MPU 61输出的读出信号被输入至三态缓冲器51，但在“高速访问模式”下不将CS1信号置为有效，因此三态缓冲器51变为“闭状态”，没有将该读出信号向总线控制部62输入。取而代之地，地址一致判定电路643输出的写入许可信号经由三态缓冲器53而输入至总线控制部62。
这里，就总线控制部62而言，由于CS0输入部624被置为有效，地址被输入至地址输入部622，并且被输入有变为ON的写入信号，因此识别为总线控制部62处于写入状态。于是，输入至数据输入部623中的模拟数字变换所得的数字数据，被写入至存储器621内的由MPU61输出的地址、即在寄存器641设定的预先规定的地址处。
此外，在MPU 61从总线控制部62读出数据的情况下，MPU 61将CS1信号置为有效而使得三态缓冲器51为“开状态”，将读出信号置为ON，变为ON的读出信号被输入至总线控制部62。
根据实施方式1所涉及的写入许可电路、访问切换电路以及模拟数字变换单元，能够进行“通常访问模式”和“高速访问模式”的切换，在该“通常访问模式”下，将模拟数字变换所得的数字数据从运算部64暂时写入至MPU 61之后再写入至总线控制部62，在该“高速访问模式”下，将模拟数字变换所得的数字数据从运算部64直接写入至总线控制部62。在“高速访问模式”下，仅将读出信号置为ON就会执行从运算部64向总线控制部62的写入，因此能够容易地实现数据转送时间的缩短。由此，能够缩短模拟数字变换的采样周期，能够实现高分辨率。另外，还能够提高模拟数字变换单元的响应速度。
以上实施方式所示的结构表示的是本发明的内容的一个例子，还能够与其他公知技术结合，还能够在不脱离本发明的主旨的范围对结构的一部分进行省略、变更。
标号的说明
1基础单元，2电源单元，3 CPU单元，4数字输入单元，5数字输出单元，6模拟数字变换单元，7数字模拟变换单元，10可编程逻辑控制器系统，11、32、62总线控制部，31 MPU，33PC，51、52、53三态缓冲器，54逻辑或电路，61 MPU，63模拟数字变换装置，64运算部，71地址线，72数据线，73、74、75、76、77信号线，622、642地址输入部，623数据输入部，624 CS0输入部，641寄存器，643地址一致判定电路。

Claims (3)

1.一种写入许可电路，其在模拟数字变换单元中对数字数据的写入许可信号进行输出，该模拟数字变换单元具有：总线控制部，其与外部单元连接；运算处理部，其进行数据处理；以及运算部，其对模拟数字变换所得的所述数字数据进行保存，所述模拟数字变换单元具有通常访问模式以及高速访问模式，在该通常访问模式下，将所述数字数据暂时写入至所述运算处理部之后再写入至所述总线控制部，在该高速访问模式下，将所述数字数据直接写入至所述总线控制部，
所述写入许可电路的特征在于，具有：
地址一致判定电路，其设置于所述运算部，在预先规定的所述总线控制部的存储器的地址和所述运算处理部所指定的地址一致的情况下，输出来自所述运算部的写入许可信号；以及
逻辑电路，其仅在所述运算处理部将表示是所述高速访问模式的高速访问信号置为有效的情况下，将所述写入许可信号输入至所述总线控制部。
2.一种访问切换电路，其在模拟数字变换单元中对访问模式进行切换，该模拟数字变换单元具有：总线控制部，其与外部单元连接；运算处理部，其进行数据处理；以及运算部，其对模拟数字变换所得的数字数据进行保存，所述模拟数字变换单元具有通常访问模式以及高速访问模式，在该通常访问模式下，将所述数字数据暂时写入至所述运算处理部之后再写入至所述总线控制部，在该高速访问模式下，将所述数字数据直接写入至所述总线控制部，
所述访问切换电路的特征在于，具有：
逻辑或电路，其对所述运算处理部所输出的表示是所述通常访问模式的通常访问信号、以及表示是所述高速访问模式的高速访问信号的逻辑或进行运算，将运算结果输出至所述总线控制部；
第1逻辑电路，其仅在所述运算处理部将所述通常访问信号置为有效的情况下，将所述运算处理部的读出信号输入至所述总线控制部；以及
第2逻辑电路，其仅在所述运算处理部将所述通常访问信号置为有效的情况下，将所述运算处理部的写入信号输入至所述总线控制部。
3.一种模拟数字变换单元，其具有：总线控制部，其与外部单元连接；运算处理部，其进行数据处理；以及运算部，其对模拟数字变换所得的数字数据进行保存，所述模拟数字变换单元具有通常访问模式以及高速访问模式，在该通常访问模式下，将所述数字数据暂时写入至所述运算处理部之后再写入至所述总线控制部，在该高速访问模式下，将所述数字数据直接写入至所述总线控制部，
所述模拟数字变换单元的特征在于，具有：
逻辑或电路，其对所述运算处理部所输出的表示是所述通常访问模式的通常访问信号、以及表示是所述高速访问模式的高速访问信号的逻辑或进行运算，将运算结果输出至所述总线控制部；
第1逻辑电路，其仅在所述运算处理部将所述通常访问信号置为有效的情况下，将所述运算处理部的读出信号输入至所述总线控制部；
第2逻辑电路，其仅在所述运算处理部将所述通常访问信号置为有效的情况下，将所述运算处理部的写入信号输入至所述总线控制部；
地址一致判定电路，其设置于所述运算部，在预先规定的所述总线控制部的存储器的地址和所述运算处理部所指定的地址一致的情况下，输出来自所述运算部的写入许可信号；以及
第3逻辑电路，其仅在所述运算处理部将所述高速访问信号置为有效的情况下，将所述写入许可信号输入至所述总线控制部。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111507054A (zh) * 2019-01-31 2020-08-07 株式会社村田制作所 数字输出监视电路以及高频前端电路

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102664014B1 (ko) * 2016-12-23 2024-05-09 삼성전자주식회사 이미지를 촬영하는 센서 및 그 제어 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1394326A (zh) * 2000-10-26 2003-01-29 松下电器产业株式会社 图像显示装置
CN1532695A (zh) * 2003-03-07 2004-09-29 ���µ�����ҵ��ʽ���� 微机应用系统和微机、及信号处理系统和集成电路
US20060101174A1 (en) * 2004-11-11 2006-05-11 Hitachi Global Storage Technologies Media drive, and power saving method thereof
US20110060894A1 (en) * 2008-03-27 2011-03-10 Nils Graef Processor Having Reduced Power Consumption
CN103039007A (zh) * 2011-08-01 2013-04-10 三菱电机株式会社 模拟输入系统、模拟输出系统以及模拟输入输出系统

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07146756A (ja) 1993-11-22 1995-06-06 Meidensha Corp アナログ−デジタル変換器およびそのオートチューン装置
US6952229B1 (en) * 1999-04-13 2005-10-04 Seiko Epson Corporation Digital camera having input devices and a display capable of displaying a plurality of set information items
US6492925B2 (en) * 2001-04-18 2002-12-10 Raytheon Company Ultra-wide band (20 MHz to 5 GHz) analog to digital signal processor
JP4450737B2 (ja) 2005-01-11 2010-04-14 富士通株式会社 半導体集積回路
JP5304815B2 (ja) 2011-02-28 2013-10-02 株式会社デンソー マイクロコンピュータ
JP5649120B2 (ja) 2011-03-03 2015-01-07 株式会社日立ハイテクインスツルメンツ 分散型制御システム
WO2014020667A1 (ja) * 2012-07-30 2014-02-06 三菱電機株式会社 プログラマブルロジックコントローラ
KR101757614B1 (ko) * 2012-10-26 2017-07-12 미쓰비시덴키 가부시키가이샤 아날로그 변환 장치 및 프로그래머블 컨트롤러 시스템
DE112014001980T5 (de) * 2014-03-07 2016-01-21 Mitsubishi Electric Corporation Analogeinheit, Gerät zur Erstellung einer Umwandlungskennlinientabelle und speicherprogrammierbares Steuerungssystem

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1394326A (zh) * 2000-10-26 2003-01-29 松下电器产业株式会社 图像显示装置
CN1532695A (zh) * 2003-03-07 2004-09-29 ���µ�����ҵ��ʽ���� 微机应用系统和微机、及信号处理系统和集成电路
US20060101174A1 (en) * 2004-11-11 2006-05-11 Hitachi Global Storage Technologies Media drive, and power saving method thereof
US20110060894A1 (en) * 2008-03-27 2011-03-10 Nils Graef Processor Having Reduced Power Consumption
CN103039007A (zh) * 2011-08-01 2013-04-10 三菱电机株式会社 模拟输入系统、模拟输出系统以及模拟输入输出系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
HANG YUAN，HONGYI CHEN，GUOQIANG BAI: "An improved DMA controller for high speed data transfer in MPU based SOC", 《PROCEEDINGS. 7TH INTERNATIONAL CONFERENCE ON SOLID-STATE AND INTEGRATED CIRCUITS TECHNOLOGY ON IEEE》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111507054A (zh) * 2019-01-31 2020-08-07 株式会社村田制作所 数字输出监视电路以及高频前端电路
CN111507054B (zh) * 2019-01-31 2023-11-03 株式会社村田制作所 数字输出监视电路以及高频前端电路

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