CN106990921A - 数据写入方法、存储器存储装置与存储器控制电路单元 - Google Patents

数据写入方法、存储器存储装置与存储器控制电路单元 Download PDF

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Abstract

本发明提出一种数据写入方法、存储器存储装置及存储器控制电路单元。所述数据写入方法包括将属于第一逻辑单元的第一逻辑子单元的第一数据与属于第一逻辑单元的第二逻辑子单元的第二数据写入至第一实体抹除单元与第二实体抹除单元；记录对应每一个逻辑单元的使用信息；以及根据第一逻辑单元的使用信息执行对应第一逻辑单元的数据整理操作以将第一数据与第二数据从第一实体抹除单元与第二实体抹除单元复制到第三实体抹除单元，其中第二逻辑子单元的逻辑地址范围接续在第一逻辑子单元的逻辑地址范围之后。

Description

数据写入方法、存储器存储装置与存储器控制电路单元
技术领域
本发明涉及一种数据写入方法，尤其涉及一种可复写式非易失性存储器模块的数据写入方法、存储器存储装置与存储器控制电路单元。
背景技术
数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memorymodule)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，非常适合作为各种可携式电子产品的存储媒体而设置在各种可携式电子产品中。
当主机系统欲存储数据至可复写式非易失性存储器模块，可复写式非易失性存储器模块的控制器会提取一个实体单元来存储主机系统欲存储的数据。控制器会将欲存储的数据依序存储至所提取的实体抹除单元的实体程序化单元中，并且将对应此些数据的逻辑子单元与实体程序化单元的映射信息记录在逻辑-实体映射表中。当主机系统欲读取数据时，控制器会根据主机系统所指示的逻辑子单元从逻辑-实体映射表找出映射的实体程序化单元以读出数据。
然而，若来自于主机系统的写入数据属于不连续的数据，例如，写入数据属于不连续的逻辑子单元，则存储在一个实体抹除单元中的数据可能会属于不连续的逻辑地址。换句话说，一个逻辑单元中的逻辑子单元可能会映射至不同的实体抹除单元的实体程序化单元。在此情况下，当主机系统欲读取属于一个逻辑单元中对应连续地址的多个逻辑子单元的数据时，控制器可能需载入不同的逻辑-实体映射表来找出分散在不同的实体抹除单元的多个实体程序化单元。之后，控制器需再发送多个读取指令以从这些分散的实体程序化单元中读取数据，以至于耗费相当长的时间来执行读取操作。
发明内容
本发明提供一种数据写入方法、存储器存储装置与存储器控制电路单元，可缩短读取操作的执行时间。
本发明的一范例实施例提出一种数据写入方法，可用于具有复数个实体抹除单元的可复写式非易失性存储器模块。本方法包括配置复数个逻辑单元以映射所述复数个实体抹除单元之中的至少部份的实体抹除单元。所述逻辑单元包括第一逻辑单元。本方法也包括将属于第一逻辑单元的第一数据写入至所述复数个实体抹除单元之中的第一实体抹除单元中，并且将属于第一逻辑单元的第二数据写入至所述复数个实体抹除单元之中的第二实体抹除单元中。本方法也包括记录对应每一个逻辑单元的使用信息。再者，本方法还包括根据第一逻辑单元的使用信息执行对应第一逻辑单元的数据整理操作以将属于第一逻辑单元的第一数据与第二数据从第一实体抹除单元与第二实体抹除单元复制到所述复数个实体抹除单元之中的第三实体抹除单元。此外，第一数据属于所述第一逻辑单元的第一逻辑子单元，第二数据属于所述第一逻辑单元的第二逻辑子单元，并且第二逻辑子单元的逻辑地址范围接续在第一逻辑子单元的逻辑地址范围之后。
在本发明的一范例实施例中，上述的根据第一逻辑单元的使用信息执行对应第一逻辑单元的数据整理操作的步骤包括：根据第一逻辑单元的使用信息判断第一逻辑单元是否符合整理条件；以及当判定第一逻辑单元符合整理条件时，执行对应第一逻辑单元的数据整理操作。
在本发明的一范例实施例中，上述的对应每一个逻辑单元的使用信息包括有效计数。上述的根据第一逻辑单元的使用信息判断第一逻辑单元是否符合整理条件的步骤包括：当对应第一逻辑单元的第一有效计数不小于有效计数门槛值时，判定第一逻辑单元符合第一整理条件。
在本发明的一范例实施例中，上述的数据写入方法还包括根据一个逻辑单元中的所有逻辑子单元的数目来决定有效计数门槛值。
在本发明的一范例实施例中，上述的对应每一个逻辑单元的使用信息还包括读取次数。上述的根据第一逻辑单元的使用信息判断第一逻辑单元是否符合整理条件的步骤还包括：根据对应第一逻辑单元的读取次数获取第一存取参数；以及当第一存取参数不小于存取参数门槛值时，判定第一逻辑单元符合第二整理条件。
在本发明的一范例实施例中，上述的对应每一个逻辑单元的使用信息还包括写入次数。上述的根据对应第一逻辑单元的读取次数获取第一存取参数的步骤包括：计算第一逻辑单元的读取次数与写入次数的比值以获取第一存取参数。
在本发明的一范例实施例中，上述的根据第一逻辑单元的使用信息判断第一逻辑单元是否符合整理条件的步骤还包括：当判定第一逻辑单元符合第一整理条件且第一逻辑单元符合第二整理条件时，判定第一逻辑单元符合整理条件。
在本发明的一范例实施例中，上述的根据对应第一逻辑单元的读取次数获取第一存取参数的步骤是当第一逻辑单元的第一有效计数不小于有效计数门槛值时被执行。
在本发明的一范例实施例中，上述的数据写入方法还包括在将属于第一逻辑单元的第一数据与第二数据从第一实体抹除单元与第二实体抹除单元复制到所述复数个实体抹除单元之中的第三实体抹除单元的步骤之后，设定第一逻辑单元映射至第三实体抹除单元。
在本发明的一范例实施例中，上述的根据第一逻辑单元的使用信息执行对应第一逻辑单元的数据整理操作以将属于第一逻辑单元的第一数据与第二数据从第一实体抹除单元与第二实体抹除单元复制到所述复数个实体抹除单元之中的第三实体抹除单元的步骤包括：将属于第一逻辑子单元的第一数据从第一实体抹除单元复制到第三实体抹除单元的第一实体程序化单元；以及将属于第二逻辑子单元的第二数据从第二实体抹除单元复制到第三实体抹除单元的第二实体程序化单元。第二实体程序化单元的实体地址范围接续在第一实体程序化单元的实体地址范围之后。
在本发明的一范例实施例中，所述复数个逻辑单元包括第二逻辑单元。上述的数据写入方法还包括将属于第二逻辑单元的第三数据写入至所述复数个实体抹除单元之中的第四实体抹除单元中；将属于第二逻辑单元的第四数据写入至所述复数个实体抹除单元之中的第五实体抹除单元中；以及根据第二逻辑单元的使用信息执行对应第二逻辑单元的数据整理操作以将属于第二逻辑单元的第三数据与第四数据从第四实体抹除单元与第五实体抹除单元复制到第三实体抹除单元。
本发明的另一范例实施例中提出一种存储器存储装置，包括连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。连接接口单元用以电性连接主机系统。可复写式非易失性存储器模块具有复数个实体抹除单元。存储器控制电路单元用以电性连接至主机接口与可复写式非易失性存储器模块。上述的存储器控制电路单元用以配置复数个逻辑单元以映射所述复数个实体抹除单元的至少部份的实体抹除单元。所述复数个逻辑单元包括第一逻辑单元。上述的存储器控制电路单元还用以将属于第一逻辑单元的第一数据写入至所述复数个实体抹除单元之中的第一实体抹除单元中。上述的存储器控制电路单元还用以将属于第二逻辑单元的第二数据写入至所述复数个实体抹除单元之中的第二实体抹除单元中。上述的存储器控制电路单元还用以记录对应所述复数个逻辑单元之中的每一个逻辑单元的使用信息。上述的存储器控制电路单元还用以根据第一逻辑单元的使用信息执行对应第一逻辑单元的数据整理操作以将属于第一逻辑单元的第一数据与第二数据从第一实体抹除单元与第二实体抹除单元复制到所述复数个实体抹除单元之中的第三实体抹除单元。此外，第一数据属于第一逻辑单元的第一逻辑子单元，第二数据属于第一逻辑单元的第二逻辑子单元，并且第二逻辑子单元的逻辑地址范围接续在第一逻辑子单元的逻辑地址范围之后。
在本发明的一范例实施例中，在上述的根据第一逻辑单元的使用信息执行对应第一逻辑单元的数据整理操作的运作中，上述的存储器控制电路单元用以根据第一逻辑单元的使用信息判断第一逻辑单元是否符合整理条件，并且当判定第一逻辑单元符合整理条件时，执行对应第一逻辑单元的数据整理操作。
在本发明的一范例实施例中，上述的对应每一个逻辑单元的使用信息包括有效计数。在上述的根据第一逻辑单元的使用信息判断第一逻辑单元是否符合整理条件的运作中，当对应第一逻辑单元的第一有效计数不小于有效计数门槛值时，上述的存储器控制电路单元判定第一逻辑单元符合第一整理条件。
在本发明的一范例实施例中，上述的存储器控制电路单元还用以根据一个逻辑单元中的所有逻辑子单元的数目来决定有效计数门槛值。
在本发明的一范例实施例中，上述的对应每一个逻辑单元的该使用信息还包括读取次数。在上述的根据第一逻辑单元的使用信息判断第一逻辑单元是否符合整理条件的运作中，上述的存储器控制电路单元还用以根据对应第一逻辑单元的读取次数获取第一存取参数，并且当第一存取参数不小于存取参数门槛值时，上述的存储器控制电路单元判定第一逻辑单元符合第二整理条件。
在本发明的一范例实施例中，上述的对应每一个逻辑单元的该使用信息还包括写入次数。在上述的根据对应第一逻辑单元的读取次数获取第一存取参数的运作中，上述的存储器控制电路单元用以计算第一逻辑单元的读取次数与写入次数的比值以获取第一存取参数。
在本发明的一范例实施例中，在上述的根据第一逻辑单元的使用信息判断第一逻辑单元是否符合整理条件的运作中，当判定第一逻辑单元符合第一整理条件且第一逻辑单元符合第二整理条件时，上述的存储器控制电路单元判定第一逻辑单元符合整理条件。
在本发明的一范例实施例中，上述的存储器控制电路单元是当第一逻辑单元的第一有效计数不小于有效计数门槛值时执行根据对应第一逻辑单元的读取次数获取第一存取参数的运作。
在本发明的一范例实施例中，在上述的将属于第一逻辑单元的第一数据与第二数据从第一实体抹除单元与第二实体抹除单元复制到所述复数个实体抹除单元之中的第三实体抹除单元的运作之后，上述的存储器控制电路单元还用以设定第一逻辑单元映射至第三实体抹除单元。
在本发明的一范例实施例中，在上述的根据第一逻辑单元的使用信息执行对应第一逻辑单元的数据整理操作以将属于第一逻辑单元的第一数据与第二数据从第一实体抹除单元与第二实体抹除单元复制到所述复数个实体抹除单元之中的第三实体抹除单元的运作中，上述的存储器控制电路单元用以将属于第一逻辑子单元的第一数据从第一实体抹除单元复制到第三实体抹除单元的第一实体程序化单元，并且将属于第二逻辑子单元的第二数据从第二实体抹除单元复制到第三实体抹除单元的第二实体程序化单元。第二实体程序化单元的实体地址范围接续在第一实体程序化单元的实体地址范围之后。
在本发明的一范例实施例中，所述复数个逻辑单元包括第二逻辑单元。上述的存储器控制电路单元还用以将属于第二逻辑单元的第三数据写入至所述复数个实体抹除单元之中的第四实体抹除单元中，并且将属于第二逻辑单元的第四数据写入至所述复数个实体抹除单元之中的第五实体抹除单元中。上述的存储器控制电路单元还用以根据第二逻辑单元的使用信息执行对应第二逻辑单元的数据整理操作以将属于第二逻辑单元的第三数据与第四数据从第四实体抹除单元与第五实体抹除单元复制到第三实体抹除单元。
本发明的另一范例实施例提出一种存储器控制电路单元，用于控制具有复数个实体抹除单元的可复写式非易失性存储器模块。存储器控制电路单元包括主机接口、存储器接口与存储器管理电路。主机接口用以电性连接主机系统。存储器接口用以电性连接可复写式非易失性存储器模块。存储器管理电路电性连接主机接口与存储器接口。上述的存储器管理电路用以配置复数个逻辑单元以映射所述复数个实体抹除单元的至少部份的实体抹除单元。所述复数个逻辑单元包括第一逻辑单元。上述的存储器管理电路还用以将属于第一逻辑单元的第一数据写入至所述复数个实体抹除单元之中的第一实体抹除单元中。上述的存储器管理电路还用以将属于第一逻辑单元的第二数据写入至所述复数个实体抹除单元之中的第二实体抹除单元中。上述的存储器管理电路还用以记录对应所述复数个逻辑单元之中的每一个逻辑单元的使用信息。上述的存储器管理电路还用以根据第一逻辑单元的使用信息执行对应第一逻辑单元的数据整理操作以将属于第一逻辑单元的第一数据与第二数据从第一实体抹除单元与第二实体抹除单元复制到所述复数个实体抹除单元之中的第三实体抹除单元。此外，第一数据属于第一逻辑单元的第一逻辑子单元，第二数据属于第一逻辑单元的第二逻辑子单元，并且第二逻辑子单元的逻辑地址范围接续在第一逻辑子单元的逻辑地址范围之后。
在本发明的一范例实施例中，在上述的根据第一逻辑单元的使用信息执行对应第一逻辑单元的数据整理操作的运作中，上述的存储器管理电路用以根据第一逻辑单元的使用信息判断第一逻辑单元是否符合整理条件，并且当判定第一逻辑单元符合整理条件时，执行对应第一逻辑单元的数据整理操作。
在本发明的一范例实施例中，上述的对应每一个逻辑单元的使用信息包括有效计数。在上述的根据第一逻辑单元的使用信息判断第一逻辑单元是否符合整理条件的运作中，当对应第一逻辑单元的第一有效计数不小于有效计数门槛值时，上述的存储器管理电路判定第一逻辑单元符合第一整理条件。
在本发明的一范例实施例中，上述的存储器管理电路还用以根据一个逻辑单元中的所有逻辑子单元的数目来决定有效计数门槛值。
在本发明的一范例实施例中，上述的对应每一个逻辑单元的该使用信息还包括读取次数。在上述的根据第一逻辑单元的使用信息判断第一逻辑单元是否符合整理条件的运作中，上述的存储器管理电路还用以根据对应第一逻辑单元的读取次数获取第一存取参数，并且当第一存取参数不小于存取参数门槛值时，上述的存储器管理电路判定第一逻辑单元符合第二整理条件。
在本发明的一范例实施例中，上述的对应每一个逻辑单元的该使用信息还包括写入次数。在上述的根据对应第一逻辑单元的读取次数获取第一存取参数的运作中，上述的存储器管理电路用以计算第一逻辑单元的读取次数与写入次数的比值以获取第一存取参数。
在本发明的一范例实施例中，在上述的根据第一逻辑单元的使用信息判断第一逻辑单元是否符合整理条件的运作中，当判定第一逻辑单元符合第一整理条件且第一逻辑单元符合第二整理条件时，上述的存储器管理电路判定第一逻辑单元符合整理条件。
在本发明的一范例实施例中，上述的存储器管理电路是当第一逻辑单元的第一有效计数不小于有效计数门槛值时执行根据对应第一逻辑单元的读取次数获取第一存取参数的运作。
在本发明的一范例实施例中，在上述的将属于第一逻辑单元的第一数据与第二数据从第一实体抹除单元与第二实体抹除单元复制到所述复数个实体抹除单元之中的第三实体抹除单元的运作之后，上述的存储器管理电路还用以设定第一逻辑单元映射至第三实体抹除单元。
在本发明的一范例实施例中，在上述的根据第一逻辑单元的使用信息执行对应第一逻辑单元的数据整理操作以将属于第一逻辑单元的第一数据与第二数据从第一实体抹除单元与第二实体抹除单元复制到所述复数个实体抹除单元之中的第三实体抹除单元的运作中，上述的存储器管理电路用以将属于第一逻辑子单元的第一数据从第一实体抹除单元复制到第三实体抹除单元的第一实体程序化单元，并且将属于第一逻辑子单元的第二数据从第二实体抹除单元复制到第三实体抹除单元的第二实体程序化单元。第二实体程序化单元的实体地址范围接续在第一实体程序化单元的实体地址范围之后。
在本发明的一范例实施例中，所述复数个逻辑单元包括第二逻辑单元。上述的存储器管理电路还用以将属于第二逻辑单元的第三数据写入至所述复数个实体抹除单元之中的第四实体抹除单元中，并且将属于第二逻辑单元的第四数据写入至所述复数个实体抹除单元之中的第五实体抹除单元中。上述的存储器管理电路还用以根据第二逻辑单元的使用信息执行对应第二逻辑单元的数据整理操作以将属于第二逻辑单元的第三数据与第四数据从第四实体抹除单元与第五实体抹除单元复制到第三实体抹除单元。
基于上述，通过记录对应逻辑单元的使用信息，可获取逻辑单元的有效计数与存取参数。当逻辑单元的有效计数达到有效计数门槛值并且存取参数达到存取参数门槛值时，属于此逻辑单元的数据会被整理至一个实体抹除单元中。如此一来，可缩短读取操作的执行时间。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。
图2是根据另一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。
图3是根据另一范例实施例所示出的主机系统与存储器存储装置的示意图。
图4是根据一范例实施例所示出的主机系统与存储器存储装置的概要方块图。
图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图。
图6与图7是根据一范例实施例所示出的管理实体抹除单元的范例示意图。
图8是根据本发明的一范例实施例所示出的以实体程序化单元为基础来写入数据的示意图。
图9是根据本发明的一范例实施例所示出的逻辑单元的使用信息的示意图。
图10是根据本发明的一范例实施例所示出的逻辑单元的数据整理操作的示意图。
图11是根据本发明的另一范例实施例所示出的逻辑单元的数据整理操作的示意图。
图12是根据本发明的一范例实施例所示出的数据写入方法的流程图。
图13是根据本发明的另一范例实施例所示出的数据写入方法的流程图。
附图标记说明
10：存储器存储装置
11：主机系统
12：输入/输出(I/O)装置
110：系统总线
111：处理器
112：随机存取存储器(RAM)
113：只读存储器(ROM)
114：数据传输接口
20：主机板
201：U盘
202：记忆卡
203：固态硬盘
204：无线存储器存储装置
205：全球定位系统模块
206：网络接口卡
207：无线传输装置
208：键盘
209：屏幕
210：喇叭
30：存储器存储装置
31：主机系统
32：SD卡
33：CF卡
34：嵌入式存储装置
341：嵌入式多媒体卡
342：嵌入式多芯片封装存储装置
402：连接接口单元
404：存储器控制电路单元
406：可复写式非易失性存储器模块
410(0)、410(1)、410(A)、410(B)、410(C)、410(F-1)、410(F)、410(F+1)、410(S-1)、410(S)、410(S+1)、410(R-1)、410(R)、410(R+1)、410(N)：实体抹除单元
502：存储器管理电路
504：主机接口
506：存储器接口
508：缓冲存储器
510：电源管理电路
512：错误检查与校正电路
602：数据区
604：闲置区
606：系统区
608：取代区
LBA(0)～LBA(H)：逻辑单元
LZ(0)～LZ(M)：逻辑区域
C1～C8：写入指令
D1～D8：数据
LCA(0-0)～LCA(0-7)、LCA(1-0)～LCA(1-7)：逻辑子单元
410(A-0)～410(A-7)、410(B-0)～410(B-7)、410(C-0)～410(C-7)：实体程序化单元
910：记录表
S1201：配置复数个逻辑单元以映射可复写式非易失性存储器模块的至少部份的实体抹除单元的步骤
S1203：将属于第一逻辑单元的第一数据写入至第一实体抹除单元中的步骤
S1205：将属于第一逻辑单元的第二数据写入至第二实体抹除单元中的步骤
S1207：记录对应每一个逻辑单元的使用信息的步骤
S1209：根据第一逻辑单元的使用信息执行对应第一逻辑单元的数据整理操作以将属于第一逻辑单元的第一数据与第二数据从第一实体抹除单元与第二实体抹除单元复制到第三实体抹除单元的步骤
S1309：根据对应第一逻辑单元的使用信息获取第一有效计数的步骤
S1311：判断第一逻辑单元的第一有效计数是否小于有效计数门槛值的步骤
S1313：根据对应第一逻辑单元的使用信息获取第一存取参数的步骤
S1315：判断第一逻辑单元的第一存取参数是否小于存取参数门槛值的步骤
S1317：将属于第一逻辑单元的第一数据与第二数据从第一实体抹除单元与第二实体抹除单元复制到第三实体抹除单元的步骤
具体实施方式
一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(也称，控制电路单元)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图，并且图2是根据另一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。
请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆电性连接至系统总线(system bus)110。
在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10电性连接。例如，主机系统11可经由数据传输接口114将数据写入至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12电性连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114是可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式电性连接至存储器存储装置10。存储器存储装置10可例如是U盘201、记忆卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(Near FieldCommunication Storage,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110电性连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的SD卡32、CF卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedMMC,eMMC)341和/或嵌入式多芯片封装存储装置(embedded Multi Chip Package,eMCP)342等各类型将存储器模块直接电性连接于主机系统的基板上的嵌入式存储装置。
图4是根据一范例实施例所示出的主机系统与存储器存储装置的概要方块图。
请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
在本范例实施例中，连接接口单元402是相容于安全数字(Secure Digital,SD)接口标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准、并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、记忆棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi Media Card,MMC)接口标准、嵌入式多媒体存储卡(Embedded Multimedia Card,eMMC)接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、嵌入式多芯片封装(embedded MultiChip Package,eMCP)接口标准、小型快闪(Compact Flash,CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。在本范例实施例中，连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元的芯片外。
存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令，并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等操作。
可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404，并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406具有实体抹除单元410(0)～410(N)。例如，实体抹除单元410(0)～410(N)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有复数个实体程序化单元，其中属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。
更详细来说，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据二进制位区与冗余二进制位区。数据二进制位区包含多个实体存取地址用以存储使用者的数据，而冗余二进制位区用以存储系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个实体程序化单元的数据二进制位区中会包含8个实体存取地址，且一个实体存取地址的大小为512二进制位组(byte)。然而，在其他范例实施例中，数据二进制位区中也可包含数目更多或更少的实体存取地址，本发明并不限制实体存取地址的大小以及个数。例如，在一范例实施例中，实体抹除单元为实体区块，并且实体程序化单元为实体页面或实体扇区，但本发明不以此为限。
在本范例实施例中，可复写式非易失性存储器模块406为单阶存储单元(SingleLevel Cell，SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个数据二进制位的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块406也可是多阶存储单元(Multi Level Cell，MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个数据二进制位的快闪存储器模块)、复数阶存储单元(Trinary Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个数据二进制位的快闪存储器模块)或其他具有相同特性的存储器模块。
图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图。
请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504与存储器接口506。
存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。
在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在本发明另一范例实施例中，存储器管理电路502的控制指令也可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在本发明另一范例实施例中，存储器管理电路502的控制指令也可以以硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块406的实体抹除单元；存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令以将数据写入至可复写式非易失性存储器模块406中；存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令以从可复写式非易失性存储器模块406中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令以将数据从可复写式非易失性存储器模块406中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。
主机接口504是电性连接至存储器管理电路502并且用以电性连接至连接接口单元402，以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504也可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口506是电性连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。
缓冲存储器508是电性连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。
在一范例实施例中，存储器控制电路单元404还包括缓冲存储器508、电源管理电路510与错误检查与校正电路512。
电源管理电路510是电性连接至存储器管理电路502并且用以控制存储器存储装置10的电源。
错误检查与校正电路512是电性连接至存储器管理电路502并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路512会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checking and Correcting Code,ECC Code)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路512会根据此错误检查与校正码对所读取的数据执行错误检查与校正程序。
以下描述存储器管理电路502、主机接口504与存储器接口506、缓冲存储器508、电源管理电路510与错误检查与校正电路512所执行的操作，也可参考为由存储器控制电路单元404所执行。
图6与图7是根据一范例实施例所示出的管理实体抹除单元的范例示意图。
必须了解的是，在此描述可复写式非易失性存储器模块406的实体抹除单元的运作时，以“提取”、“分组”、“划分”、“关联”等词来操作实体抹除单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块的实体抹除单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块的实体抹除单元进行操作。
请参照图6，存储器管理电路502会将实体抹除单元410(0)～410(N)逻辑地分组为数据区602、闲置区604、系统区606与取代区608。
逻辑上属于数据区602与闲置区604的实体抹除单元是用以存储来自于主机系统11的数据。具体来说，数据区602的实体抹除单元是被视为已存储数据的实体抹除单元，而闲置区604的实体抹除单元是用以替换数据区602的实体抹除单元。也就是说，当从主机系统11接收到写入指令与欲写入的数据时，存储器管理电路502会从闲置区604中提取实体抹除单元，并且将数据写入至所提取的实体抹除单元中，以替换数据区602的实体抹除单元。
逻辑上属于系统区606的实体抹除单元是用以记录系统数据。例如，系统数据包括关于可复写式非易失性存储器模块的制造商与型号、可复写式非易失性存储器模块的实体抹除单元数、每一实体抹除单元的实体程序化单元数等。
逻辑上属于取代区608中的实体抹除单元是用于坏实体抹除单元取代程序，以取代损坏的实体抹除单元。具体来说，倘若取代区608中仍存有正常的实体抹除单元并且数据区602的实体抹除单元损坏时，存储器管理电路502会从取代区608中提取正常的实体抹除单元来更换损坏的实体抹除单元。
特别是，数据区602、闲置区604、系统区606与取代区608的实体抹除单元的数量会根据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置10的运作中，实体抹除单元关联至数据区602、闲置区604、系统区606与取代区608的分组关系会动态地变动。例如，当闲置区604中的实体抹除单元损坏而被取代区608的实体抹除单元取代时，则原本取代区608的实体抹除单元会被关联至闲置区604。
请参照图7，存储器管理电路502会配置逻辑单元LBA(0)～LBA(H)以映射数据区602的实体抹除单元，其中每一逻辑单元具有多个逻辑子单元以映射对应的实体抹除单元的实体程序化单元。并且，当主机系统11欲写入数据至逻辑单元或更新存储于逻辑单元中的数据时，存储器管理电路502会从闲置区604中提取一个实体抹除单元来写入数据，以轮替数据区602的实体抹除单元。在本范例实施例中，逻辑子单元可以是逻辑页面或逻辑扇区。
为了识别每个逻辑单元的数据被存储在哪个实体抹除单元，在本范例实施例中，存储器管理电路502会记录逻辑单元与实体抹除单元之间的映射。并且，当主机系统11欲在逻辑子单元中存取数据时，存储器管理电路502会确认此逻辑子单元所属的逻辑单元，并且在此逻辑单元所映射的实体抹除单元中来存取数据。例如，在本范例实施例中，存储器管理电路502会在可复写式非易失性存储器模块406中存储逻辑-实体映射表来记录每一逻辑单元所映射的实体抹除单元，并且当欲存取数据时存储器管理电路502会将逻辑-实体映射表载入至缓冲存储器508来维护。
值得一提的是，由于缓冲存储器508的容量有限无法存储记录所有逻辑单元的映射关系的映射表，因此，在本范例实施例中，存储器管理电路502会将逻辑单元LBA(0)～LBA(H)分组为多个逻辑区域LZ(0)～LZ(M)，并且为每一逻辑区域配置一个逻辑-实体映射表。特别是，当存储器管理电路502欲更新某个逻辑单元的映射时，对应此逻辑单元所属的逻辑区域的逻辑-实体映射表会被载入至缓冲存储器508来被更新。
值得注意的是，在一范例实施例中，存储器存储装置10的可复写式非易失性存储器模块406是以实体程序化单元为基础(也称为页面为基础(page based))来进行管理。例如，在执行写入指令时，不管目前数据是要写入至那个逻辑单元的逻辑子单元，存储器管理电路502皆会以一个实体程序化单元接续一个实体程序化单元的方式来写入数据(也称为随机写入机制)。具体来说，存储器管理电路502会从闲置区604中提取一个空的实体抹除单元作为目前使用的实体抹除单元来写入数据。并且，当此目前使用的实体抹除单元已被写满时，存储器管理电路502会再从闲置区604中提取另一个空的实体抹除单元作为目前使用的实体抹除单元，以继续写入对应来自于主机系统11的写入指令的数据。
当来自于主机系统11的写入指令指示将数据写入属于不同的逻辑单元的多个逻辑子单元时，存储器管理电路502会将属于不同逻辑单元的逻辑子单元的数据依序写入至目前使用的实体抹除单元的实体程序化单元中。换句话说，经过一段时间的运作之后，属于相同逻辑单元的连续的逻辑子单元的数据可能会被写入至不同实体抹除单元中。
图8是根据本发明的一范例实施例所示出的以实体程序化单元为基础来写入数据的示意图。
请参照图8，假设主机系统11在不同的时间点发送多个写入指令以指示将数据存储至不同的逻辑子单元。例如，写入指令C1指示将数据D1存储至逻辑单元LBA(0)的逻辑子单元LCA(0-0)；写入指令C2指示将数据D3存储至逻辑单元LBA(0)的逻辑子单元LCA(0-2)；写入指令C3指示将数据D5存储至逻辑单元LBA(1)的逻辑子单元LCA(1-0)；写入指令C4指示将数据D7存储至逻辑单元LBA(1)的逻辑子单元LCA(1-2)。回应于写入指令C1～C4，存储器管理电路502从闲置区604中提取实体抹除单元410(A)作为目前使用的实体抹除单元，并且将数据D1、D3、D5、D7分别写入实体抹除单元410(A)的实体程序化单元410(A-0)～410(A-3)中。存储器管理电路502还会将相关的映射信息记录在逻辑-实体映射表中，例如逻辑单元LBA(0)的逻辑子单元LCA(0-0)与LCA(0-2)分别映射至实体抹除单元410(A)的实体程序化单元410(A-0)与410(A-1)，逻辑单元LBA(1)的逻辑子单元LCA(1-0)与LCA(1-2)分别映射至实体抹除单元410(A)的实体程序化单元410(A-2)与410(A-3)。
之后，存储器管理电路502又接收到来自于主机系统11的写入指令C5～C8。由于实体抹除单元410(A)已被写满，因此，存储器管理电路502会从闲置区604中提取实体抹除单元410(B)作为目前使用的实体抹除单元。存储器管理电路502根据写入指令C5～C8将数据D2、D4、D6、D8分别写入实体抹除单元410(B)的实体程序化单元410(B-0)～410(B-3)中。此外，存储器管理电路502还会记录相关的映射信息，例如逻辑单元LBA(0)的逻辑子单元LCA(0-1)与LCA(0-3)分别映射至实体抹除单元410(B)的实体程序化单元410(B-0)与410(B-1)，逻辑单元LBA(1)的逻辑子单元LCA(1-1)与LCA(1-3)分别映射至实体抹除单元410(B)的实体程序化单元410(B-2)与410(B-3)。因此，在完成对应数据D1～D8的写入操作之后，属于逻辑单元LBA(0)(或逻辑单元LBA(1))中连续的两个逻辑子单元的数据被存储在不同的实体抹除单元中，并且上述连续的两个逻辑子单元会映射至不同的实体抹除单元的实体程序化单元。例如，逻辑单元LBA(0)的逻辑子单元LCA(0-0)映射至实体抹除单元410(A)的实体程序化单元410(A-0)，而逻辑单元LBA(0)的逻辑子单元LCA(0-1)映射至实体抹除单元410(B)的实体程序化单元410(B-0)。在此，连续的两个逻辑子单元是指其中一个逻辑子单元的逻辑地址范围是接续在另一个逻辑子单元的逻辑地址范围之后。换句话说，其中一个逻辑子单元的起始逻辑地址是接续在另一个逻辑子单元的结束逻辑地址之后。
在本范例实施例中，存储器管理电路502还会记录对应每一个逻辑单元的使用信息。例如，存储器管理电路502可将使用信息存储至系统区606。使用信息可包括逻辑单元的有效计数(valid count)、读取次数与写入次数等。有效计数可用以表示一个逻辑单元中存储有效数据的逻辑子单元的数目。读取次数可用以表示一个逻辑单元被执行读取操作的次数。写入次数可用以表示一个逻辑单元被执行读取操作的次数。然而，使用信息也可包括更多其他信息，并不以上述揭露的内容为限。
以图8为例，当接收到写入指令C1后，存储器管理电路502会执行对应逻辑单元LBA(0)的逻辑子单元LCA(0-0)的写入操作。此外，存储器管理电路502会将对应逻辑单元LBA(0)的有效计数加1，并且将写入次数加1。另一方面，当属于逻辑单元LBA(0)的逻辑子单元LCA(0-0)的数据被删除或被标识为无效数据时，存储器管理电路502会将对应逻辑单元LBA(0)的有效计数减1。此外，当存储器管理电路502接收到来自于主机系统11的读取指令时，存储器管理电路502会将读取指令所指示读取的逻辑单元的读取次数加1。然而，在另一范例实施例中，存储器管理电路502也可记录一个逻辑单元中的对应所有逻辑子单元的读取次数，再计算对应所有逻辑子单元的读取次数的总和作为一个逻辑单元的读取次数。
图9是根据本发明的一范例实施例所示出的逻辑单元的使用信息的示意图。
请参照图9，存储器管理电路502使用记录表910来记录每一个逻辑单元的使用信息。如记录表910所示，对应逻辑单元LBA(0)的有效计数为4，表示逻辑单元LBA(0)具有已存储有效数据的4个逻辑子单元。另外，对应逻辑单元LBA(0)的读取次数与写入次数分别为40与4，可用以表示逻辑单元LBA(0)的数据被执行了4次的写入操作，而且被执行了40次的读取操作。换句话说，逻辑单元LBA(0)可能存储了经常被读取的数据。
特别的是，存储器管理电路502会根据对应一个逻辑单元的使用信息来决定是否对此逻辑单元执行数据整理操作。在此，数据整理操作是指将属于此逻辑单元的数据复制(或搬移)到一个实体抹除单元中。
具体而言，存储器管理电路502会根据对应一个逻辑单元的使用信息来判断此逻辑单元是否符合整理条件。在本范例实施例中，存储器管理电路502会根据对应一个逻辑单元的使用信息来取得此逻辑单元的有效计数与存取参数来决定逻辑单元是否符合执行数据整理操作的整理条件。例如，存储器管理电路502可查询记录表910来获取对应逻辑单元LBA(0)的有效计数。此外，存储器管理电路502还可查询记录表910来获取对应逻辑单元LBA(0)的读取次数与写入次数，并且根据读取次数与写入次数计算出对应逻辑单元LBA(0)的存取参数。在本范例实施例中，存储器管理电路502可计算读取次数与写入次数的比值来获取存取参数。例如，根据记录表910，逻辑单元LBA(0)的有效计数为4，存取参数为10；逻辑单元LBA(1)的有效计数为4，存取参数为15；逻辑单元LBA(2)的有效计数为2，存取参数为0.5。
图10是根据本发明的一范例实施例所示出的逻辑单元的数据整理操作的示意图。
请参照图10，假设一个逻辑单元包括8个逻辑子单元，并且一个实体抹除单元包括8个实体程序化单元。例如，逻辑单元LBA(0)包括逻辑子单元LCA(0-0)～LCA(0-7)。存储器管理电路502根据如图8的写入指令执行写入操作之后，逻辑单元LBA(0)的逻辑子单元LCA(0-0)～LCA(0-3)分别映射至实体程序化单元410(A-0)、410(B-0)、410(A-1)与410(B-1)。实体程序化单元410(A-0)与410(A-1)属于实体抹除单元410(A)，且实体程序化单元410(B-0)与410(B-1)属于实体抹除单元410(B)。在本范例实施例中，假设逻辑单元LBA(0)的逻辑子单元LCA(0-4)～LCA(0-7)未映射至任何实体程序化单元。因此，存储器管理电路502会在如图9的记录表910中记录逻辑单元LBA(0)的有效计数为4。
在本范例实施例中，存储器管理电路502会根据一个逻辑单元的逻辑子单元的总数目来设定有效计数门槛值。例如，存储器管理电路502可将有效计数门槛值设定为一个逻辑单元的逻辑子单元的总数目的一半。也就是说，有效计数门槛值可被设定为4。此外，存储器管理电路502还可预设一个存取参数门槛值，例如存取参数门槛值可被设定为2。值得一提的是，有效计数门槛值与存取参数门槛值并不以上述的数值为限。在其他的范例实施例中，有效计数门槛值与存取参数门槛值也可依不同的应用需求被设定为适当的数值。例如，有效计数门槛值也可设定为一个逻辑单元的逻辑子单元的总数目，或者有效计数门槛值也可设定为一个逻辑单元的逻辑子单元的总数目的四分之一。
在本范例实施例中，存储器管理电路502可以检查所有的逻辑单元以找出符合执行数据整理操作的整理条件的逻辑单元。存储器管理电路502可根据一个逻辑单元的有效计数来决定此逻辑单元是否符合第一整理条件。例如，当执行逻辑单元LBA(0)的检查时，存储器管理电路502可从如图9的记录表910中获取对应逻辑单元LBA(0)的有效计数。接着，存储器管理电路502会判断逻辑单元LBA(0)的有效计数是否小于有效计数门槛值。例如，假设有效计数门槛值预设为4，且逻辑单元LBA(0)的有效计数为4。因此，存储器管理电路502会判断出逻辑单元LBA(0)的有效计数不小于有效计数门槛值因而判定逻辑单元LBA(0)符合第一整理条件。
此外，存储器管理电路502还可根据一个逻辑单元的存取参数来决定此逻辑单元是否符合第二整理条件。例如，存储器管理电路502还会从图9的记录表910中获取对应逻辑单元LBA(0)的读取次数与写入次数，并且计算读取次数与写入次数的比值来获取逻辑单元LBA(0)的存取参数。然后，存储器管理电路502会判断逻辑单元LBA(0)的存取参数是否小于存取参数门槛值。例如，假设存取参数门槛值预设为2，且存储器管理电路502计算出逻辑单元LBA(0)的存取参数为10。因此，存储器管理电路502会判断出逻辑单元LBA(0)的存取参数不小于存取参数门槛值因而判定逻辑单元LBA(0)符合第二整理条件。
倘若逻辑单元LBA(0)符合第一整理条件(也即逻辑单元LBA(0)的有效计数不小于有效计数门槛值)且逻辑单元LBA(0)符合第二整理条件(也即逻辑单元LBA(0)的存取参数不小于存取参数门槛值)时，存储器管理电路502会判定逻辑单元LBA(0)符合执行数据整理操作的整理条件。之后，存储器管理电路502会从闲置区606中提取一个空的实体抹除单元410(C)，并且将属于逻辑单元LBA(0)的数据(也即存储在实体程序化单元410(A-0)、410(B-0)、410(A-1)与410(B-1)中的数据D1、D2、D3与D4)复制到实体抹除单元410(C)中。如图10所示，存储器管理电路502执行数据整理操作而将数据D1～D4依序存储至实体抹除单元410(C)的实体程序化单元410(C-0)～410(C-3)中。在一范例实施例中，存储器管理电路502还会将逻辑-实体映射表中对应逻辑单元LBA(0)的映射信息更新为逻辑单元LBA(0)的逻辑子单元LCA(0-0)～LCA(0-3)映射至实体抹除单元410(C)的实体程序化单元410(C-0)～410(C-3)。实体程序化单元410(C-0)～410(C-3)对应连续的实体地址范围。
图11是根据本发明的另一范例实施例所示出的逻辑单元的数据整理操作的示意图。
请参照图11，相同于图10的范例实施例，存储器管理电路502将属于逻辑单元LBA(0)的数据复制到实体抹除单元410(C)的实体程序化单元410(C-0)～410(C-3)，并且有效计数门槛值为4，存取参数门槛值为2。然而，在图11的范例实施例中，假设逻辑单元LBA(1)的逻辑子单元LCA(1-4)～LCA(1-7)未映射至任何实体程序化单元。因此，存储器管理电路502可根据图9的记录表910中对应逻辑单元LBA(1)的使用信息获取逻辑单元LBA(1)的有效计数为4。接着，存储器管理电路502会判断出逻辑单元LBA(1)的有效计数不小于有效计数门槛值。此外，存储器管理电路502还从图9的记录表910中获取对应逻辑单元LBA(1)的读取次数与写入次数，并且计算出逻辑单元LBA(1)的存取参数为15。接着，存储器管理电路502会判断出逻辑单元LBA(1)的存取参数不小于存取参数门槛值。由于逻辑单元LBA(1)的有效计数不小于有效计数门槛值且逻辑单元LBA(1)的存取参数不小于存取参数门槛值，因此，存储器管理电路502会判定逻辑单元LBA(1)符合执行数据整理操作的整理条件。
在本范例实施例中，存储器管理电路502会将属于逻辑单元LBA(1)的数据(也即存储在实体程序化单元410(A-2)、410(B-2)、410(A-3)与410(B-3)中的数据D5、D6、D7与D8)复制到实体抹除单元410(C)中。如图11所示，存储器管理电路502将数据D5～D8依序存储至实体抹除单元410(C)的实体程序化单元410(C-4)～410(C-7)中，并且将逻辑-实体映射表中对应逻辑单元LBA(1)的映射信息更新为逻辑单元LBA(1)的逻辑子单元LCA(1-0)～LCA(1-3)映射至实体抹除单元410(C)的实体程序化单元410(C-4)～410(C-7)。
值得一提的是，在图10与图11的范例实施例中，存储器管理电路502可先对逻辑单元执行有效计数是否不小于有效计数门槛值的判断，并且记录有效计数不小于有效计数门槛值的逻辑单元。例如，存储器管理电路502可将用以表示有效计数不小于有效计数门槛值的逻辑单元的起始逻辑地址记录在系统区606的一个实体抹除单元中。之后，当存储器管理电路502要执行数据整理操作时，再针对被记录的逻辑单元执行存取参数是否小于存取参数门槛值的判断，从而判断出存取参数不小于存取参数门槛值的逻辑单元以决定出可被执行数据整理操作的逻辑单元。
在决定出可被执行数据整理操作的逻辑单元之后，存储器管理电路502会执行对应于所决定出的逻辑单元的数据整理操作。在一范例实施例中，存储器管理电路502可在决定出可被执行数据整理操作的逻辑单元之后立即执行数据整理操作。然而，在另一范例实施例中，存储器管理电路502也先记录所决定出的逻辑单元，并在特定的时间执行对应所决定出的逻辑单元的数据整理操作。例如，当在背景执行模式下执行垃圾收集(garbagecollection)操作时，存储器管理电路502可同步执行对应所决定出的逻辑单元的数据整理操作。或者，存储器管理电路502也可在发送写入指令序列时，同步指示执行对应所决定出的逻辑单元的数据整理操作。本发明并不限制执行数据整理操作的执行时间。
图12是根据本发明的一范例实施例所示出的数据写入方法的流程图。
请参照图12，在步骤S1201中，存储器管理电路502会配置复数个逻辑单元以映射可复写式非易失性存储器模块406的至少部份的实体抹除单元。存储器管理电路502可将对应逻辑单元的映射信息记录在逻辑-实体映射表中。映射信息可包括用以表示逻辑单元映射至实体抹除单元的信息，或者用以表示逻辑子单元映射至实体程序化单元的信息。
在步骤S1203中，存储器管理电路502可根据来自于主机系统11的写入指令将属于第一逻辑单元的第一数据写入至第一实体抹除单元中。在步骤S1205中，存储器管理电路502可根据来自于主机系统11的写入指令将属于第一逻辑单元的第二数据写入至第二实体抹除单元中。在本范例实施例中，第一数据属于第一逻辑单元的第一逻辑子单元，第二数据属于第一逻辑单元的第二逻辑子单元，并且第二逻辑子单元的逻辑地址范围接续在第一逻辑子单元的逻辑地址范围之后。
接着，在步骤S1207中，存储器管理电路502会记录对应每一个逻辑单元的使用信息。
在步骤S1209中，存储器管理电路502会根据第一逻辑单元的使用信息执行对应第一逻辑单元的数据整理操作以将属于第一逻辑单元的第一数据与第二数据从第一实体抹除单元与第二实体抹除单元复制到第三实体抹除单元。
图13是根据本发明的另一范例实施例所示出的数据写入方法的流程图。图13与图12中相同编号的步骤是执行相同的操作。图13的步骤S1309～S1317为图12的步骤S1209的详细步骤。以下将针对步骤S1309～S1317进行说明。在本范例实施例中，每一个逻辑单元的使用信息包括每一个逻辑单元的有效计数、读取次数与写入次数。
在步骤S1309中，存储器管理电路502根据对应第一逻辑单元的使用信息获取第一有效计数。例如，存储器管理电路502可通过查询用以记录使用信息的记录表来获取对应的有效计数。
接着，在步骤S1311中，存储器管理电路502判断第一逻辑单元的第一有效计数是否小于有效计数门槛值。
倘若第一有效计数小于有效计数门槛值，存储器管理电路502会选取另一个逻辑单元作为第一逻辑单元，并且再次执行步骤S1309。另一方面，倘若第一逻辑单元的第一有效计数不小于有效计数门槛值，在步骤S1313中，存储器管理电路502会根据对应第一逻辑单元的使用信息获取第一存取参数。在本范例实施例中，存储器管理电路502是计算第一逻辑单元的读取次数与写入次数的比值来获取第一存取参数。
接着，在步骤S1315中，存储器管理电路502会判断第一逻辑单元的第一存取参数是否小于存取参数门槛值。
倘若第一逻辑单元的第一存取参数小于存取参数门槛值，存储器管理电路502会选取另一个逻辑单元作为第一逻辑单元，并且再次执行步骤S1309。另一方面，倘若第一逻辑单元的第一存取参数不小于存取参数门槛值，在步骤S1317中，存储器管理电路502会将属于第一逻辑单元的第一数据与第二数据从第一实体抹除单元与第二实体抹除单元复制到第三实体抹除单元。
然而，在另一范例实施例中，在上述的步骤S1311之后，倘若第一逻辑单元的第一有效计数不小于有效计数门槛值，存储器管理电路502可先记录此第一逻辑单元。接着，存储器管理电路502会选取另一个逻辑单元作为新的第一逻辑单元，并且再次执行步骤S1309，由此找出所有逻辑单元中有效计数不小于有效计数门槛值的逻辑单元。之后，存储器管理电路502会针对被记录的逻辑单元(也即所有逻辑单元中有效计数不小于有效计数门槛值的逻辑单元)执行上述的步骤S1313的操作。也就是说，存储器管理电路502会从被记录的逻辑单元中选取新的第一逻辑单元以执行步骤S1313的操作。在此范例实施例中，在上述的步骤S1313之后，倘若第一逻辑单元(也即某个被记录的逻辑单元)的第一存取参数小于存取参数门槛值，存储器管理电路502会从被记录的逻辑单元中选取另一个逻辑单元作为新的第一逻辑单元，并且再次执行步骤S1313。
图12与图13中的各步骤已于前述的范例实施例中详细说明，于此便不再赘述。
综上所述，本发明通过记录对应逻辑单元的使用信息，可获取逻辑单元的有效计数与存取参数。当逻辑单元的有效计数达到有效计数门槛值并且存取参数达到存取参数门槛值时，属于此逻辑单元的数据会被整理至一个实体抹除单元中。换句话说，存储了较多有效数据以及存储了经常被读取的数据的逻辑单元可被选取来执行数据整理操作。如此一来，上述的逻辑单元的数据会被存储在一个实体抹除单元中。由此可节省从逻辑-实体映射表找出对应的映射信息的时间，并且可通过较少的读取指令来读取属于连续的逻辑地址的数据，从而缩短读取操作的执行时间。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (33)

1.一种数据写入方法，其特征在于，用于具有多个实体抹除单元的可复写式非易失性存储器模块，所述数据写入方法包括：
配置复数个逻辑单元以映射所述多个实体抹除单元之中的至少部份的实体抹除单元，其中所述多个逻辑单元包括第一逻辑单元；
将属于所述第一逻辑单元的第一数据写入至所述多个实体抹除单元之中的第一实体抹除单元中；
将属于所述第一逻辑单元的第二数据写入至所述多个实体抹除单元之中的第二实体抹除单元中；
记录对应所述多个逻辑单元之中的每一个逻辑单元的使用信息；以及
根据所述第一逻辑单元的所述使用信息执行对应所述第一逻辑单元的数据整理操作以将属于所述第一逻辑单元的所述第一数据与所述第二数据从所述第一实体抹除单元与所述第二实体抹除单元复制到所述多个实体抹除单元之中的第三实体抹除单元，
其中所述第一数据属于所述第一逻辑单元的第一逻辑子单元，所述第二数据属于所述第一逻辑单元的第二逻辑子单元，并且所述第二逻辑子单元的逻辑地址范围接续在所述第一逻辑子单元的逻辑地址范围之后。
2.根据权利要求1所述的数据写入方法，其特征在于，其中根据所述第一逻辑单元的所述使用信息执行对应所述第一逻辑单元的数据整理操作的步骤包括：
根据所述第一逻辑单元的所述使用信息判断所述第一逻辑单元是否符合整理条件；以及当判定所述第一逻辑单元符合所述整理条件时，执行对应所述第一逻辑单元的数据整理操作。
3.根据权利要求2所述的数据写入方法，其特征在于，其中对应每一个逻辑单元的所述使用信息包括有效计数，
其中根据所述第一逻辑单元的所述使用信息判断所述第一逻辑单元是否符合所述整理条件的步骤包括：
当对应所述第一逻辑单元的第一有效计数不小于有效计数门槛值时，判定所述第一逻辑单元符合第一整理条件。
4.根据权利要求3所述的数据写入方法，其特征在于，还包括：
根据一个逻辑单元中的所有逻辑子单元的数目来决定所述有效计数门槛值。
5.根据权利要求3所述的数据写入方法，其特征在于，其中对应每一个逻辑单元的所述使用信息还包括读取次数，
其中根据所述第一逻辑单元的所述使用信息判断所述第一逻辑单元是否符合所述整理条件的步骤还包括：
根据对应所述第一逻辑单元的所述读取次数获取第一存取参数；以及
当所述第一存取参数不小于存取参数门槛值时，判定所述第一逻辑单元符合第二整理条件。
6.根据权利要求5所述的数据写入方法，其特征在于，其中对应每一个逻辑单元的所述使用信息还包括写入次数，
其中根据对应所述第一逻辑单元的所述读取次数获取所述第一存取参数的步骤包括：
计算所述第一逻辑单元的所述读取次数与所述写入次数的比值以获取所述第一存取参数。
7.根据权利要求5所述的数据写入方法，其特征在于，其中根据所述第一逻辑单元的所述使用信息判断所述第一逻辑单元是否符合所述整理条件的步骤还包括：
当判定所述第一逻辑单元符合所述第一整理条件且所述第一逻辑单元符合所述第二整理条件时，判定所述第一逻辑单元符合所述整理条件。
8.根据权利要求5所述的数据写入方法，其特征在于，其中根据对应所述第一逻辑单元的所述读取次数获取所述第一存取参数的步骤是当所述第一逻辑单元的所述第一有效计数不小于所述有效计数门槛值时被执行。
9.根据权利要求1所述的数据写入方法，其特征在于，还包括：
在将属于所述第一逻辑单元的所述第一数据与所述第二数据从所述第一实体抹除单元与所述第二实体抹除单元复制到所述多个实体抹除单元之中的所述第三实体抹除单元的步骤之后，设定所述第一逻辑单元映射至所述第三实体抹除单元。
10.根据权利要求1所述的数据写入方法，其特征在于，其中根据所述第一逻辑单元的所述使用信息执行对应所述第一逻辑单元的数据整理操作以将属于所述第一逻辑单元的所述第一数据与所述第二数据从所述第一实体抹除单元与所述第二实体抹除单元复制到所述多个实体抹除单元之中的所述第三实体抹除单元的步骤包括：
将属于所述第一逻辑子单元的所述第一数据从所述第一实体抹除单元复制到所述第三实体抹除单元的第一实体程序化单元；以及
将属于所述第二逻辑子单元的所述第二数据从所述第二实体抹除单元复制到所述第三实体抹除单元的第二实体程序化单元，
其中所述第二实体程序化单元的实体地址范围接续在所述第一实体程序化单元的实体地址范围之后。
11.根据权利要求1所述的数据写入方法，其特征在于，其中所述多个逻辑单元包括第二逻辑单元，所述数据写入方法还包括：
将属于所述第二逻辑单元的第三数据写入至所述多个实体抹除单元之中的第四实体抹除单元中；
将属于所述第二逻辑单元的第四数据写入至所述多个实体抹除单元之中的第五实体抹除单元中；以及
根据所述第二逻辑单元的所述使用信息执行对应所述第二逻辑单元的数据整理操作以将属于所述第二逻辑单元的所述第三数据与所述第四数据从所述第四实体抹除单元与所述第五实体抹除单元复制到所述第三实体抹除单元。
12.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以电性连接至主机系统；
可复写式非易失性存储器模块，具有复数个实体抹除单元；以及
存储器控制电路单元，用以电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，其中所述存储器控制电路单元用以配置复数个逻辑单元以映射所述多个实体抹除单元之中的至少部份的实体抹除单元，其中所述多个逻辑单元包括第一逻辑单元，
其中所述存储器控制电路单元还用以将属于所述第一逻辑单元的第一数据写入至所述多个实体抹除单元之中的第一实体抹除单元中，
其中所述存储器控制电路单元还用以将属于所述第一逻辑单元的第二数据写入至所述多个实体抹除单元之中的第二实体抹除单元中，
其中所述存储器控制电路单元还用以记录对应所述多个逻辑单元之中的每一个逻辑单元的使用信息，
其中所述存储器控制电路单元还用以根据所述第一逻辑单元的所述使用信息执行对应所述第一逻辑单元的数据整理操作以将属于所述第一逻辑单元的所述第一数据与所述第二数据从所述第一实体抹除单元与所述第二实体抹除单元复制到所述多个实体抹除单元之中的第三实体抹除单元，
其中所述第一数据属于所述第一逻辑单元的第一逻辑子单元，所述第二数据属于所述第一逻辑单元的第二逻辑子单元，并且所述第二逻辑子单元的逻辑地址范围接续在所述第一逻辑子单元的逻辑地址范围之后。
13.根据权利要求12所述的存储器存储装置，其特征在于，其中在根据所述第一逻辑单元的所述使用信息执行对应所述第一逻辑单元的数据整理操作的运作中，所述存储器控制电路单元用以根据所述第一逻辑单元的所述使用信息判断所述第一逻辑单元是否符合整理条件，并且当判定所述第一逻辑单元符合所述整理条件时，执行对应所述第一逻辑单元的数据整理操作。
14.根据权利要求13所述的存储器存储装置，其特征在于，其中对应每一个逻辑单元的所述使用信息包括有效计数，
其中在根据所述第一逻辑单元的所述使用信息判断所述第一逻辑单元是否符合所述整理条件的运作中，当对应所述第一逻辑单元的第一有效计数不小于有效计数门槛值时，所述存储器控制电路单元判定所述第一逻辑单元符合第一整理条件。
15.根据权利要求14所述的存储器存储装置，其特征在于，其中所述存储器控制电路单元还用以根据一个逻辑单元中的所有逻辑子单元的数目来决定所述有效计数门槛值。
16.根据权利要求14所述的存储器存储装置，其特征在于，其中对应每一个逻辑单元的所述使用信息还包括读取次数，
其中在根据所述第一逻辑单元的所述使用信息判断所述第一逻辑单元是否符合所述整理条件的运作中，所述存储器控制电路单元还用以根据对应所述第一逻辑单元的所述读取次数获取第一存取参数，并且当所述第一存取参数不小于存取参数门槛值时，所述存储器控制电路单元判定所述第一逻辑单元符合第二整理条件。
17.根据权利要求16所述的存储器存储装置，其特征在于，其中对应每一个逻辑单元的所述使用信息还包括写入次数，
其中在根据对应所述第一逻辑单元的所述读取次数获取所述第一存取参数的运作中，所述存储器控制电路单元用以计算所述第一逻辑单元的所述读取次数与所述写入次数的比值以获取所述第一存取参数。
18.根据权利要求16所述的存储器存储装置，其特征在于，其中在根据所述第一逻辑单元的所述使用信息判断所述第一逻辑单元是否符合所述整理条件的运作中，当判定所述第一逻辑单元符合所述第一整理条件且所述第一逻辑单元符合所述第二整理条件时，所述存储器控制电路单元判定所述第一逻辑单元符合所述整理条件。
19.根据权利要求16所述的存储器存储装置，其特征在于，其中所述存储器控制电路单元是当所述第一逻辑单元的所述第一有效计数不小于所述有效计数门槛值时执行根据对应所述第一逻辑单元的所述读取次数获取所述第一存取参数的运作。
20.根据权利要求12所述的存储器存储装置，其特征在于，其中在将属于所述第一逻辑单元的所述第一数据与所述第二数据从所述第一实体抹除单元与所述第二实体抹除单元复制到所述多个实体抹除单元之中的所述第三实体抹除单元的运作之后，所述存储器控制电路单元还用以设定所述第一逻辑单元映射至所述第三实体抹除单元。
21.根据权利要求12所述的存储器存储装置，其特征在于，其中在根据所述第一逻辑单元的所述使用信息执行对应所述第一逻辑单元的数据整理操作以将属于所述第一逻辑单元的所述第一数据与所述第二数据从所述第一实体抹除单元与所述第二实体抹除单元复制到所述多个实体抹除单元之中的所述第三实体抹除单元的运作中，所述记忆控制电路单元用以将属于所述第一逻辑子单元的所述第一数据从所述第一实体抹除单元复制到所述第三实体抹除单元的第一实体程序化单元，并且将属于所述第二逻辑子单元的所述第二数据从所述第二实体抹除单元复制到所述第三实体抹除单元的第二实体程序化单元，
其中所述第二实体程序化单元的实体地址范围接续在所述第一实体程序化单元的实体地址范围之后。
22.根据权利要求12所述的存储器存储装置，其特征在于，其中所述多个逻辑单元包括第二逻辑单元，
其中所述存储器控制电路单元还用以将属于所述第二逻辑单元的第三数据写入至所述多个实体抹除单元之中的第四实体抹除单元中，
其中所述存储器控制电路单元还用以将属于所述第二逻辑单元的第四数据写入至所述多个实体抹除单元之中的第五实体抹除单元中，
其中所述存储器控制电路单元还用以根据所述第二逻辑单元的所述使用信息执行对应所述第二逻辑单元的数据整理操作以将属于所述第二逻辑单元的所述第三数据与所述第四数据从所述第四实体抹除单元与所述第五实体抹除单元复制到所述第三实体抹除单元。
23.一种存储器控制电路单元，其特征在于，用以控制具有复数个实体抹除单元的可复写式非易失性存储器模块，所述存储器控制电路单元包括：
主机接口，用以电性连接至主机系统；
存储器接口，用以电性连接所述可复写式非易失性存储器模块；以及
存储器管理电路，用以电性连接至所述主机接口与所述存储器接口，其中所述存储器管理电路用以配置复数个逻辑单元以映射所述多个实体抹除单元之中的至少部份的实体抹除单元，其中所述多个逻辑单元包括第一逻辑单元，
其中所述存储器管理电路还用以将属于所述第一逻辑单元的第一数据写入至所述多个实体抹除单元之中的第一实体抹除单元中，
其中所述存储器管理电路还用以将属于所述第一逻辑单元的第二数据写入至所述多个实体抹除单元之中的第二实体抹除单元中，
其中所述存储器管理电路还用以记录对应所述多个逻辑单元之中的每一个逻辑单元的使用信息，
其中所述存储器管理电路还用以根据所述第一逻辑单元的所述使用信息执行对应所述第一逻辑单元的数据整理操作以将属于所述第一逻辑单元的所述第一数据与所述第二数据从所述第一实体抹除单元与所述第二实体抹除单元复制到所述多个实体抹除单元之中的第三实体抹除单元，
其中所述第一数据属于所述第一逻辑单元的第一逻辑子单元，所述第二数据属于所述第一逻辑单元的第二逻辑子单元，并且所述第二逻辑子单元的逻辑地址范围接续在所述第一逻辑子单元的逻辑地址范围之后。
24.根据权利要求23所述的存储器控制电路单元，其特征在于，其中在根据所述第一逻辑单元的所述使用信息执行对应所述第一逻辑单元的数据整理操作的运作中，所述存储器管理电路用以根据所述第一逻辑单元的所述使用信息判断所述第一逻辑单元是否符合整理条件，并且当判定所述第一逻辑单元符合所述整理条件时，执行对应所述第一逻辑单元的数据整理操作。
25.根据权利要求24所述的存储器控制电路单元，其特征在于，其中对应每一个逻辑单元的所述使用信息包括有效计数，
其中在根据所述第一逻辑单元的所述使用信息判断所述第一逻辑单元是否符合所述整理条件的运作中，当对应所述第一逻辑单元的第一有效计数不小于有效计数门槛值时，所述存储器管理电路判定所述第一逻辑单元符合第一整理条件。
26.根据权利要求25所述的存储器控制电路单元，其特征在于，其中所述存储器管理电路还用以根据一个逻辑单元中的所有逻辑子单元的数目来决定所述有效计数门槛值。
27.根据权利要求25所述的存储器控制电路单元，其特征在于，其中对应每一个逻辑单元的所述使用信息还包括读取次数，
其中在根据所述第一逻辑单元的所述使用信息判断所述第一逻辑单元是否符合所述整理条件的运作中，所述存储器管理电路还用以根据对应所述第一逻辑单元的所述读取次数获取第一存取参数，并且当所述第一存取参数不小于存取参数门槛值时，所述存储器管理电路判定所述第一逻辑单元符合第二整理条件。
28.根据权利要求27所述的存储器控制电路单元，其特征在于，其中对应每一个逻辑单元的所述使用信息还包括写入次数，
其中在根据对应所述第一逻辑单元的所述读取次数获取所述第一存取参数的运作中，所述存储器管理电路用以计算所述第一逻辑单元的所述读取次数与所述写入次数的比值以获取所述第一存取参数。
29.根据权利要求27所述的存储器控制电路单元，其特征在于，其中在根据所述第一逻辑单元的所述使用信息判断所述第一逻辑单元是否符合所述整理条件的运作中，当判定所述第一逻辑单元符合所述第一整理条件且所述第一逻辑单元符合所述第二整理条件时，所述存储器管理电路判定所述第一逻辑单元符合所述整理条件。
30.根据权利要求27所述的存储器控制电路单元，其特征在于，其中所述存储器管理电路是当所述第一逻辑单元的所述第一有效计数不小于所述有效计数门槛值时执行根据对应所述第一逻辑单元的所述读取次数获取所述第一存取参数的运作。
31.根据权利要求23所述的存储器控制电路单元，其特征在于，其中在将属于所述第一逻辑单元的所述第一数据与所述第二数据从所述第一实体抹除单元与所述第二实体抹除单元复制到所述多个实体抹除单元之中的所述第三实体抹除单元的运作之后，所述存储器管理电路还用以设定所述第一逻辑单元映射至所述第三实体抹除单元。
32.根据权利要求23所述的存储器控制电路单元，其特征在于，其中在根据所述第一逻辑单元的所述使用信息执行对应所述第一逻辑单元的数据整理操作以将属于所述第一逻辑单元的所述第一数据与所述第二数据从所述第一实体抹除单元与所述第二实体抹除单元复制到所述多个实体抹除单元之中的所述第三实体抹除单元的运作中，所述记忆管理电路用以将属于所述第一逻辑子单元的所述第一数据从所述第一实体抹除单元复制到所述第三实体抹除单元的第一实体程序化单元，并且将属于所述第二逻辑子单元的所述第二数据从所述第二实体抹除单元复制到所述第三实体抹除单元的第二实体程序化单元，
其中所述第二实体程序化单元的实体地址范围接续在所述第一实体程序化单元的实体地址范围之后。
33.根据权利要求23所述的存储器控制电路单元，其特征在于，其中所述多个逻辑单元包括第二逻辑单元，
其中所述存储器管理电路还用以将属于所述第二逻辑单元的第三数据写入至所述多个实体抹除单元之中的第四实体抹除单元中，
其中所述存储器管理电路还用以将属于所述第二逻辑单元的第四数据写入至所述多个实体抹除单元之中的第五实体抹除单元中，
其中所述存储器管理电路还用以根据所述第二逻辑单元的所述使用信息执行对应所述第二逻辑单元的数据整理操作以将属于所述第二逻辑单元的所述第三数据与所述第四数据从所述第四实体抹除单元与所述第五实体抹除单元复制到所述第三实体抹除单元。
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