CN106961570A - 基于fpga的视频信号去隔行的系统和处理方法 - Google Patents

基于fpga的视频信号去隔行的系统和处理方法 Download PDF

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Abstract

本发明公开了基于FPGA的视频信号去隔行的系统，包括FPGA和分别耦接在FPGA上的以下部件：视频解码芯片、双口SRAM以及LCD模块，所述视频解码芯片接收PAL制模拟视频信号，并对PAL制模拟视频信号进行模数转换、采集转换等处理后的视频数据输出至FPGA；所述双口SRAM接收所述FPGA的控制信号和视频信号，以对所述视频解码芯片输入至所述FPGA的视频数据进行缓存；所述FPGA对所述视频数据和下一帧视频数据进行融合处理，再进行滤波处理；所述LCD模块显示数据。该系统克服了现有技术中去隔行技术中硬件复杂度大、PCB的面积大，隔行视频在LCD上的显示质量差的问题。

Description

基于FPGA的视频信号去隔行的系统和处理方法
技术领域
本发明涉基于FPGA的视频信号去隔行的系统和处理方法。
背景技术
在传统的CRT模拟视频成像显示设备中，采用的是隔行扫描的方式，在对图像质量要求不高的情况下，基本可以满足人们的观看需求。但随着显示技术的发展，尤其是高清晰度的LCD数字电视的流行，让人们对视频显示的质量要求也越来越高。因此，以前隔行扫描视频所带来的一些相关问题便显得越来越突出，越来越不能满足人们的需要。但隔行扫描方法的视频仍在一些视频源中使用，不可能立马退出历史舞台。
在工程实践中，我们经常使用摄像头对数据进行采集。目前采用的大部分摄像头的输出数据都是PAL制(帕尔制)的Y/C信号(视频信号)。PAL制输出是将一帧完整的图像拆分为奇数场和偶数场，然后分时进行传输，如果把这些PAL制视频数据直接在LCD上逐行显示，会出现图像闪烁、线条锯齿等显示问题。去隔行技术即将隔行视频进行相关的填充，采用相关的算法将缺失的视频数据补充完整，把隔行视频转换成逐行视频，从而组成完整的一帧进行显示，这样得到的图像更加丰富具体。但是现有技术中的去隔行技术中硬件复杂度大、物料成本高、PCB的面积大，而且操作复杂，隔行视频在LCD上的显示质量差的问题。
发明内容
针对上述现有技术，本发明的目的在于克服现有技术中去隔行技术中硬件复杂度大、物料成本高、PCB的面积大，而且操作复杂，隔行视频在LCD上的显示质量差的问题，从而提供一种降低了硬件复杂度和物料成本，较小了PCB的面积，算法能显著提高隔行视频在LCD上的显示质量，提高了观看效果而且方便移植的基于FPGA的视频信号去隔行的系统和处理方法。
为了实现上述目的，本发明提供了一种基于FPGA的视频信号去隔行的系统，所述基于FPGA的视频信号去隔行的系统包括FPGA和分别耦接在FPGA上的以下部件：视频解码芯片、双口SRAM以及LCD模块，所述视频解码芯片接收PAL制模拟视频信号，对PAL制模拟视频信号依次进行模数转换、采集转换和场内插值处理，并将处理后的视频数据输出至FPGA；所述双口SRAM接收所述FPGA的控制信号和视频信号，以对所述视频解码芯片输入至所述FPGA的视频数据进行缓存；所述FPGA对所述视频数据和下一帧视频数据进行融合处理，并且将融合处理后的数据进行滤波处理；所述LCD模块对融合处理后的数据进行显示。
优选地，所述FPGA包括：去隔行算法模块和分别耦接在所述去隔行算法模块上的以下部件：输入数据同步模块、存储器控制模块以及输出模块，所述输出模块连接于所述LCD模块。
优选地，所述存储器控制模块被配置成连接于所述双口SRAM，以控制所述双口SRAM的读写操作。
优选地，所述去隔行算法模块被配置成组合相邻两帧的视频数据，得到新的视频数据。
优选地，所述输出模块被配置成将来自去隔行算法模块中组合得到的新的视频数据输入至所述LCD模块中，且所述输出模块生成驱动LCD模块运行的时序，所述输出模块再将所述时序输入到所述LCD模块中。
优选地，所述输入数据同步模块采用异步FIFO，且采用外部输入时钟作为FIFO的输入时钟，用FPGA内部时钟作为FIFO的输出时钟，所述输入数据同步模块输出的信号输入到所述去隔行算法模块中。
本发明还提供了一种基于FPGA的视频信号去隔行的处理方法，该方法包括：采用权利要求1-6中的所述基于FPGA的视频信号去隔行的系统对视频信号进行处理；
步骤1，将摄像头输出的PAL制模拟视频信号进行模数转换、行采集转换和场内插值，以得到帧频为50Hz的数字视频信号，将所述50Hz的数字视频信号输入至所述FPGA；
步骤2，所述双口SRAM在所述FPGA地控制下，缓存一帧视频数据；
步骤3，所述FPGA对所述步骤1输入的数字视频信号按照算法A处理得出处理数据B；
所述算法A为：利用了时域内相邻场之间图像的相关性进行线性插值；通过FPGA控制所述双口SRAM按扫描顺序读出视频数据；将读出的视频数据和输入的当前场的视频数据按公式C进行处理，同时将当前场的数据写入到双口SRAM中，作为下一场处理的前场数据，所述双口SRAM的读出地址始终比写入的地址多一位；
步骤4，所述FPGA将步骤3中得到的处理数据B输出给所述LCD模块，同时生成驱动LCD的相关的时序，所述FPGA再将所述时序输出到所述LCD模块中，从而确保所述LCD模块正常显示；
所述公式C为：Fn+1(i,j)＝α*Fn-1(i,j)+(1-α)*Fn(i,j)；其中，Fn+1(i,j)表示插值得到的新数据，Fn-1(i,j)表示前一场的数据，Fn(i,j)为当前场的数据，i表示在一场中对应的行数，j表示在一场中对应的列数，α为所取的比例因子。
优选地，比例因子α＝2-m+2-n，m为整数、n取整数。
优选地，所述双口SRAM采用的是先读后写的操作方式，通过FPGA控制双口SRAM，按扫描顺序读出所述双口SRAM缓存的视频数据。
优选地，所述双口SRAM的读出地址始终比写入的地址多一位。
根据上述技术方案，本发明提供的基于FPGA的视频信号去隔行的系统通过设置所述视频解码芯片来对输入所述系统中的视频信号进行解码，并进行模数转换，所述FPGA为中央处理器，对输入的视频信号进行分析处理，其中与所述FPGA相耦接的双口SRAM可以用来缓存视频信号，本发明中设置双口SRAM可以有效地减少硬件成本和PCB的面积，所述FPGA配合所述双口SRAM可以对相邻两帧的视频数据进行组合，从而能够显著提高图像显示效果，改善LCD显示屏上线条闪烁的问题，本发明中使用FPGA对视频数据进行处理方便了整个系统的移植，因为在常见FPGA平台上都能实现，如Xilinx，Altera，Lattice等，则增大了本发明系统的适用范围。
本发明的其他特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1是本发明的一种优选的实施方式中提供的基于FPGA的视频信号去隔行的系统的结构示意图；
图2是本发明的一种优选的实施方式中提供的基于FPGA的视频信号去隔行的系统中FPGA的内部结构示意图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
如图1所述，本发明提供了一种基于FPGA的视频信号去隔行的系统，所述基于FPGA的视频信号去隔行的系统包括FPGA和分别耦接在FPGA上的以下部件：视频解码芯片、双口SRAM以及LCD模块，所述视频解码芯片接收依次输入的多帧PAL制模拟视频信号，对PAL制模拟视频信号依次进行模数转换、采集转换和场内插值处理，并将处理后的视频数据输出至FPGA；所述双口SRAM接收所述FPGA的控制信号，以对所述视频解码芯片输入至所述FPGA的视频数据进行缓存；所述FPGA对所述视频数据和下一帧视频数据进行融合处理，并且将融合处理后的数据进行滤波处理；所述LCD模块对融合处理后的数据进行显示。
根据上述技术方案，本发明提供的基于FPGA的视频信号去隔行的系统通过设置所述视频解码芯片来对输入所述系统中的视频信号进行解码，并进行模数转换，所述FPGA为中央处理器，对输入的视频信号进行分析处理，其中与所述FPGA相耦接的双口SRAM可以用来缓存视频信号，本发明中设置双口SRAM可以有效地减少硬件成本和PCB的面积，所述FPGA配合所述双口SRAM可以对相邻两帧的视频数据进行组合，从而能够显著提高图像显示效果，改善LCD显示屏上线条闪烁的问题，本发明中使用FPGA对视频数据进行处理方便了整个系统的移植，因为在常见FPGA平台上都能实现，如Xilinx，Altera，Lattice等，则增大了本发明系统的适用范围。
如图2所示，在本发明的一种具体的实施方式中，所述FPGA包括：去隔行算法模块和分别耦接在所述去隔行算法模块上的以下部件：输入数据同步模块、存储器控制模块以及输出模块，所述输出模块连接于所述LCD模块。其中，所述输入数据同步模块用于接收来自所述视频解码芯片的视频信号，所述去隔行算法模块则用于对视频数据进行去隔行处理，所述输出模块则将去隔行处理过的数据输出至所述LCD模块中，并且所述输出模块还用于驱动所述LCD模块正常显示视频数据，所述存储器控制模块负责和双口SRAM进行联系，用于输入数据至所述双口SRAM，并且读取所述双口SRAM中缓存的视频数据。本发明中所述FPGA为该系统的中央处理器，主要负责将输入的视频数据进行去隔行处理，从而提高LCD模块上的显示质量。
在本发明的一种优选的实施方式中，所述存储器控制模块被配置成连接于所述双口SRAM，以控制所述双口SRAM的读写操作。本发明中，所述双口SRAM是通过所述存储器控制模块与FPGA进行联系的，在使用过程中，所述存储器控制模块控制所述双口SRAM将缓存的上一帧视频数据输出到所述FPGA中，用于去隔行处理，且所述双口SRAM对当前帧的视频数据进行缓存，用于下一次去隔行处理，所述存储器控制模块和所述去隔行算法模块连接，，同时为双口SRAM提供物理接口。
在本发明的一种具体的实施方式中，所述去隔行算法模块被配置成组合相邻两帧的视频数据，得到新的视频数据，可以说所述去隔行算法模块中导入有对视频数据去隔行处理的算法，所述去隔行算法模块则依照导入的算法进行数据处理，从而将视频信号中的隔行有效地去除掉，能够很好的消除大面积闪烁现象，增大LCD模块上的视频的显示质量，所以所述去隔行算法模块为所述FPGA中数据处理模块，
本发明提供的系统中，所述输出模块被配置成将来自去隔行算法模块中组合得到的新的视频数据输入至所述LCD模块中，且所述输出模块生成驱动LCD模块运行的时序，所述输出模块再将所述时序输入到所述LCD模块中，利用所述时序来驱动所述LCD模块正常工作。
在本发明的一种具体的实施方式中，所述输入数据同步模块采用异步FIFO，且采用外部输入时钟作为FIFO的输入时钟，用FPGA内部时钟作为FIFO的输出时钟，这样的设置是因为若用FPGA内部时钟直接采样，会出现亚稳态情况，这样会导致采集的视频数据产生错误，本发明可以有效地避免亚稳态的产生，防止FPGA采集的视频数据产生错误，且所述输入数据同步模块输出的信号作为所述去隔行算法模块的输入。
所述输入数据同步模块输出的信号输入到所述去隔行算法模块中。本发明中，
本发明还提供了一种基于FPGA的视频信号去隔行的处理方法，该方法包括：采用权利要求1-6中的所述基于FPGA的视频信号去隔行的系统对视频信号进行处理；
步骤1，将摄像头输出的PAL制模拟视频信号进行模数转换、行采集转换和场内插值，以得到帧频为50Hz的数字视频信号，将所述50Hz的数字视频信号输入至所述FPGA；
步骤2，所述双口SRAM在所述FPGA地控制下，缓存一帧视频数据；
步骤3，所述FPGA对所述步骤1输入的数字视频信号按照算法A处理得出处理数据B；
所述算法A为：利用了时域内相邻场之间图像的相关性进行线性插值；通过FPGA控制所述双口SRAM按扫描顺序读出视频数据；将读出的视频数据和输入的当前场的视频数据按公式C进行处理，同时将当前场的数据写入到双口SRAM中，作为下一场处理的前场数据，所述双口SRAM的读出地址始终比写入的地址多一位；
步骤4，所述FPGA将步骤3中得到的处理数据B输出给所述LCD模块，同时生成驱动LCD的相关的时序，所述FPGA再将所述时序输出到所述LCD模块中，从而确保所述LCD模块正常显示；
所述公式C为：Fn+1(i,j)＝α*Fn-1(i,j)+(1-α)*Fn(i,j)；
其中，Fn+1(i,j)表示插值得到的新数据，Fn-1(i,j)表示前一场的数据，Fn(i,j)为当前场的数据，i表示在一场中对应的行数，j表示在一场中对应的列数，α为所取的比例因子。
在本发明的一种优选的实施方式中，其特征在于，α∈(0,1)，在FPGA内部进行除法运算是非常耗费资源和专用运算时间的，为了简化操作，α的值可以取，0.25，0.5，0.75等，满足的关系α＝2-m+2-n的关系，其中，m为整数、n为整数，这样可以使用FPGA的内部资源少，操作简单，减少开发时间。
在本发明的一种优选的实施方式中，所述双口SRAM采用的是先读后写的操作方式，通过FPGA控制双口SRAM，按扫描顺序先读出所述双口SRAM缓存的视频数据，将读出的数据和输入的当前场的数据按所述公式C进行处理，该处理即为所述FPGA对所述视频数据和下一帧视频数据进行的融合处理，同时将当前场的数据写入到双口SRAM中，作为下一场处理的前一场视频数据。
在本发明的一种优选的实施方式中，所述双口SRAM的读出地址始终比写入的地址多一位。这样可以有效地避免同时读写时造成的双口SRAM的冲突。
以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种简单变型，这些简单变型均属于本发明的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。
此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明的思想，其同样应当视为本发明所公开的内容。

Claims (10)

1.一种基于FPGA的视频信号去隔行的系统，其特征在于，所述基于FPGA的视频信号去隔行的系统包括FPGA和分别耦接在FPGA上的以下部件：视频解码芯片、双口SRAM以及LCD模块，所述视频解码芯片接收PAL制模拟视频信号，对PAL制模拟视频信号依次进行模数转换、采集转换和场内插值处理，并将处理后的视频数据输出至FPGA；
所述双口SRAM接收所述FPGA的控制信号和视频信号，以对所述视频解码芯片输入至所述FPGA的视频数据进行缓存；
所述FPGA对所述视频数据和下一帧视频数据进行融合处理，并且将融合处理后的数据进行滤波处理；
所述LCD模块对融合处理后的数据进行显示。
2.根据权利要求1所述的基于FPGA的视频信号去隔行的系统，其特征在于，所述FPGA包括：去隔行算法模块和分别耦接在所述去隔行算法模块上的以下部件：
输入数据同步模块、存储器控制模块以及输出模块，所述输出模块连接于所述LCD模块。
3.根据权利要求2所述的基于FPGA的视频信号去隔行的系统，其特征在于，所述存储器控制模块被配置成连接于所述双口SRAM，以控制所述双口SRAM的读写操作。
4.根据权利要求3所述的基于FPGA的视频信号去隔行的系统，其特征在于，所述去隔行算法模块被配置成组合相邻两帧的视频数据，得到新的视频数据。
5.根据权利要求4所述的基于FPGA的视频信号去隔行的系统，其特征在于，所述输出模块被配置成将来自去隔行算法模块中组合得到的新的视频数据输入至所述LCD模块中，且所述输出模块生成驱动LCD模块运行的时序，所述输出模块再将所述时序输入到所述LCD模块中。
6.根据权利要求2所述的基于FPGA的视频信号去隔行的系统，其特征在于，所述输入数据同步模块采用异步FIFO，且采用外部输入时钟作为FIFO的输入时钟，用FPGA内部时钟作为FIFO的输出时钟，所述输入数据同步模块输出的信号输入到所述去隔行算法模块中。
7.一种基于FPGA的视频信号去隔行的处理方法，其特征在于，该方法包括：采用权利要求1-6中的所述基于FPGA的视频信号去隔行的系统对视频信号进行处理；
步骤1，将摄像头输出的PAL制模拟视频信号进行模数转换、行采集转换和场内插值，以得到帧频为50Hz的数字视频信号，将所述50Hz的数字视频信号输入至所述FPGA；
步骤2，所述双口SRAM在所述FPGA地控制下，缓存一帧视频数据；
步骤3，所述FPGA对所述步骤1输入的数字视频信号按照算法A处理得出处理数据B；
所述算法A为：利用了时域内相邻场之间图像的相关性进行线性插值；通过FPGA控制所述双口SRAM按扫描顺序读出视频数据；将读出的视频数据和输入的当前场的视频数据按公式C进行处理，同时将当前场的数据写入到双口SRAM中，作为下一场处理的前场数据，所述双口SRAM的读出地址始终比写入的地址多一位；
步骤4，所述FPGA将步骤3中得到的处理数据B输出给所述LCD模块，同时生成驱动LCD的相关的时序，所述FPGA再将所述时序输出到所述LCD模块中，从而确保所述LCD模块正常显示；
所述公式C为：Fn+1(i,j)＝α*Fn-1(i,j)+(1-α)*Fn(i,j)；
其中，Fn+1(i,j)表示插值得到的新数据，Fn-1(i,j)表示前一场的数据，Fn(i,j)为当前场的数据，i表示在一场中对应的行数，j表示在一场中对应的列数，α为所取的比例因子，α∈(0,1)。
8.根据权利要求7所述的基于FPGA的视频信号去隔行的处理方法，其特征在于，比例因子α＝2-m+2-n，且m为整数、n取整数。
9.根据权利要求7所述的基于FPGA的视频信号去隔行的处理方法，其特征在于，所述双口SRAM采用的是先读后写的操作方式，通过FPGA控制双口SRAM，按扫描顺序读出所述双口SRAM缓存的视频数据。
10.根据权利要求7所述的基于FPGA的视频信号去隔行的处理方法，其特征在于，所述双口SRAM的读出地址始终比写入的地址多一位。
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