CN106940683A - 上电时的单端存储器信号均衡 - Google Patents

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Abstract

本发明涉及上电时的单端存储器信号均衡。装置具有第一电路和第二电路。第一电路可以被配置为缓冲输入信号，该输入信号从连接在存储器信道和存储器控制器之间的数据总线接收作为单端信号。第二电路可以被配置为相对于参考电压调整输入信号以生成差分信号。参考电压可以响应于从断电状况到通电状况的过渡而与第二电路隔离。

Description

上电时的单端存储器信号均衡
技术领域
本申请一般地涉及存储器，并且更具体地，涉及用于实现上电时的单端存储器信号均衡的方法和/或装置。
背景技术
随机存取存储器(RAM)为计算设备提供快速、有成本效益的易失性存储。联合电子设备工程会议(JEDEC)为存储设备提供存储器标准。DDR4 SDRAM(第四代双倍数据率同步动态随机存取存储器)提供了更高的模块密度、更低的电压规格以及更高的数据率传输速度。DDR4 LRDIMM(低负载双列直插式存储模块)技术使用分布式缓冲的方法来实现当扩展到更高的容量和数据率传输速度时的存储器带宽效率。
随着DDR存储器接口的进步，目前DDR4存储器以高达3.2千兆位每秒的数据率操作。在这样的数据率，数据信道中的损耗特性以及信号反射变得更加明显，其中所接收到的数据眼图比所发射的波形小。使用接收机处的均衡来补偿信道损耗以及反射，从而恢复失真的数据输入来提高接收机性能。
期望实现上电时的单端存储器信号均衡。
发明内容
本发明涉及具有第一电路和第二电路的装置。第一电路可以被配置为缓冲从连接在存储器信道和存储器控制器之间的数据总线作为单端信号接收的输入信号。第二电路可以被配置为相对于参考电压调整输入信号以生成差分信号。参考电压可以响应于从断电状况到通电状况的过渡而与第二电路隔离。
附图说明
从以下详细的描述和所附的权利要求以及附图，本发明的实施例将变得是清楚的，其中：
图1是示出示例实施例的图示；
图2是示出存储器模块的框图；
图3是RCD电路的接收机部分的图示；
图4是CTLE电路的示意；
图5是示出退出断电时对信号VREF的耦合效应的比较的图示；以及
图6是示出CTLE电路、信道以及带CTLE电路的信道的AC响应的图示。
具体实施方式
本发明的实施例包括提供用于上电时单端存储器信号均衡的方法和/或装置，其可以(i)提高参考电压生成的稳定性，(ii)降低参考电压中由于退出断电状况时的寄生电容耦合而导致的干扰，(iii)提高解释接收到的波形的精度，(iv)相对于限幅器电路在输入/输出电路中使用不同类型的设备和/或(v)在集成电路内实现。
本发明的各种实施例可以提供连续时间线性均衡器(CTLE)电路，其被使用来补偿多分支应用中的信道损耗和反射(诸如存储器接口到数据总线)。CTLE电路一般被设计为使得退出断电状况(进入通电状况)可以导致参考电压上的最小干扰。响应于断电信号可以生成延迟的断电信号。一般在参考电压的源和CTLE电路之间插入由延迟断电信号控制的开关。该设计还可以限幅器级中使用核心电压域和核心类型设备，其可以比在较高输入/输出(I/O)电压域操作的I/O类型设备快。
参考图1，显示了示出多个示例电路50a-50n的图示。在示例中，电路50a-50n可以实现为存储器模块(或板)。例如，存储器模块50a-50n可以实现为第四代双倍数据率(DDR4)同步动态随机存取存储器(SDRAM)模块。存储器模块50a-50n可以包括多个块(或电路)90a-90n、块(或电路)100和/或各种其它块、电路、引脚、连接器和/或迹线。电路90a-90n可以被配置为数据缓冲器。电路100可以被实现为寄存式时钟驱动器(RCD)。在示例中，RCD电路100可以被实现为DDR4 RCD电路。存储器模块50a-50n的组件的类型、布置和/或数量可以变化以满足特定实现方式的设计标准。
存储器模块50a-50n被示出为连接到块(或电路)20。电路20可以是存储器控制器。电路20可以位于诸如计算引擎的其它设备中。不同连接器/引脚/迹线60可以实现为将存储器模块50a-50n连接到存储器控制器20。在一些实施例中，连接器/引脚/迹线60可以是288引脚配置。在示例中，存储器控制器20可以是计算机主板的组件。在另一个示例中，存储器控制器20可以是微处理器的组件。在又一个示例中，存储器控制器20可以是中央处理单元(CPU)的组件。
在示例中，连接器/引脚/迹线60中的一些可以是存储器模块50a-50n的部分并且连接器/引脚/迹线60中的一些可以是主板和/或存储器控制器20的部分。存储器模块50a-50n可以被连接到计算机主板(例如，通过引脚、迹线和/或连接器60)以在计算设备的组件和存储器模块50a-50n之间传输数据。在示例中，存储器控制器20可以被实现在主板的北桥(northbridge)上和/或被实现为微处理器(例如，Intel CPU、AMD CPU、ARM CPU等)的组件。可以根据特定实现方式的设计标准来变化存储器控制器20的实现方式。
在各种实施例中，存储器模块50a-50n可以是DDR4 SDRAM存储器模块。DDR4 SDRAM模块50a-50n可以具有每模块512千兆字节(GB)、太字节或更高的存储器模块密度(例如，与DDR3中的每双列直插式存储模块(DIMM)128GB相比)。DDR4 SDRAM存储器模块50a-50n可以在1.2-1.35伏(V)的电压以800-2133兆赫(MHz)之间的频率操作(例如，与在DDR3中1.5-1.65伏以400-1067MHz之间的频率相比较)。在一些实施例中，存储器模块50a-50n可以实现为低电压DDR4并且在1.05V操作。例如，与DDR3存储器相比，DDR4 SDRAM存储器模块50a-50n可以实现节省35％的功率节省。DDR4 SDRAM存储器模块50a-50n可以以2.13-4.26千兆传输每秒(GT/s)以及更高的速度(例如，相比于DDR3中0.8-2.13GT/s)来传输数据。可以根据特定实现的设计标准来变化存储器模块50a-50n的操作参数。
在示例中，存储器模块50a-50n可以兼容联合电子设备工程会议(JEDEC)固态技术协会于2013年11月在弗吉尼亚阿灵顿发布的规范JESD79-4A中标题为“DDR4 SDRAM”的DDR4规范。通过引用其全部内容将DDR4规范的合适部分并入此处。
存储器模块50a-50n可以实现为DDR4低负载DIMM(LRDIMM)或DDR4寄存式DIMM(RDIMM)。数据缓冲器90a-90n可以允许存储器模块50a-50n以DDR4 LRDIMM配置比便相比于DDR4 RDIMM以较高带宽和/或较高容量操作(例如，在384GB容量，对于DDR4 LRDIMM为1333MT/s，相比于第一DDR4 RDIMM为1067MT/s)。例如，相比于DDR4 RDIMM配置，存储器模块50a-50n的DDR4 LRDIMM配置可以允许数据信号的提高的信号完整性、通过数据缓冲器90a-90n的更低的组件延迟和/或存储器控制器20的更好的智能和/或后缓冲觉察。
参考图2，显示了示出存储器模块的框图50a。存储器模块50a可以是存储器模块50b-50n的代表。示出了存储器模块50a与存储器控制器20进行通信。存储器控制器20被示为是块(或电路)10的部分。电路10可以是与存储器模块50a通信的主板或其它电子组件或计算引擎。
存储器模块50a可以包括一个或多个块(或电路)80a-80n和/或RCD电路100。电路80a-80n可以实现存储器模块50a的数据路径。例如，数据路径80a可以包括块82a和/或数据缓冲器90a。数据路径80b-80n可以具有相似的实现方式。电路82a-82n每个可以实现为存储器信道。存储器信道82a-82n中的每个信道可以包括多个块(或电路)84a-84n。电路84a-84n可以实现为随机存取存储器(RAM)芯片。例如，RAM芯片84a-84n可以实现易失性存储器，诸如动态RAM(DRAM)。在一些实施例中，RAM芯片84a-84n可以物理地位于存储器模块50a-50n的电路板的两侧(例如，前和后)。可以根据特定实现方式的设计标准来变化存储器模块50a上的存储器的容量。
存储器控制器20可以生成信号(例如，CLK)以及多个控制信号(例如，ADDR/CMD)。信号CLK和/或信号ADDR/CMD可以被呈现给RCD电路100。数据总线30可以连接在存储器控制器20和数据路径80a-80n之间。存储器控制器20可以生成和/或接收从数据总线30呈现/接收的数据信号(例如，DQa-DQn)。信号DQa-DQn可以被呈现给数据路径80a-80n中的每个数据路径。
RCD电路100可以被配置为与存储器控制器20、存储器信道82a-82n和/或数据缓冲器90a-90n进行通信。RCD电路100可以解码从存储器控制器20接收到的指令。例如，RCD电路100可以接收寄存器命令字(RCW)。在另一示例中，RCD电路可以接收缓冲器控制字(BCW)。RCD电路100可以被配置为训练(train)DRAM芯片84a-84n、数据缓冲器90a-90n和/或存储器控制器20之间的命令和地址线。例如，RCW可以从存储器控制器20流向RCD电路100。RCW可以用于配置RCD电路100。
可以在LRDIMM和RDIMM配置中均使用RCD电路100。RCD电路100可以实现32位1:2命令/地址寄存器。RCD电路100可以支持高速总线(例如，RCD电路100和数据缓冲器90a-90n之间的BCOM总线)。RCD电路100可以实现自动阻抗校准。RCD电路100可以实现命令/地址奇偶校验。RCD电路100可以控制寄存器RCW回读。RCD电路100可以实现1MHz内部集成电路(I2C)总线(例如，串行总线)。到RCD电路100的输入可以是使用外部和/或内部电压的伪差分。RCD电路100的时钟输出、命令/地址输出、控制输出和/或数据缓冲控制输出可以以组来启用并且以不同强度被独立地驱动。
RCD电路100可以从存储器控制器20接收信号CLK和/或信号ADDR/CMD。可以使用RCD电路100的各种数字逻辑组件来生成基于信号CLK和/或信号ADDR/CMD和/或其它信号(例如，RCW)的信号。RCD电路100也可以被配置为生成一个信号(例如，CLK’)以及多个信号(例如，ADDR’/CMD’)。例如，信号CLK’可以是DDR4规范中的信号Y_CLK。信号CLK’和/或信号ADDR’/CMD’可以被呈现给存储器信道82a-82n中的每个存储器信道。例如，信号CLK’和/或信号ADDR’/CMD’可以在公共总线54上传输。RCD电路100可以生成一个或多个信号(例如，DBC)。信号DBC可以被呈现给数据缓冲器90a-90n。信号DBC可以在公共总线56(例如，数据缓冲控制总线)上传输。
数据缓冲器90a-90n可以被配置为从总线56接收数据。数据缓冲器90a-90n可以被配置为向总线30生成数据或从其接收数据。总线30可以包括迹线、引脚和/或存储器控制器20和数据缓冲器90a-90n之间的连接。总线58可以承载数据缓冲器90a-90n和存储器信道82a-82n之间的数据。数据缓冲器90a-90n可以被配置为缓存总线30和58上用于写操作的数据(例如，从存储器控制器20到相应的存储器信道82a-82n传输的数据)。数据缓冲器90a-90n可以被配置为缓存总线30和58上用于读操作的数据(例如，从相应的存储器信道82a-82n到存储器控制器20传输的数据)。
数据缓存区90a-90n可以以小单元(例如，4位半字节)与DRAM芯片84a-84n交换数据。在各种实施例中，DRAM芯片84a-84n可以布置在多组中(例如，两组)。对于两组/两个DRAM芯片84a-84b的实现方式，每组可以包含单个DRAM芯片84a-84n。每个DRAM芯片84A-84b可以通过高半字节和低半字节连接到相应的数据缓冲器90a-90n。对于两组/四个DRAM芯片84a-84d的实现方式，每组可以包含两个DRAM芯片84a-84d。一组可以通过高半字节连接到相应的数据缓冲器90a-90n。另一组可以通过低半字节连接到相应的数据缓冲器90a-90n。对于两组/八个DRAM芯片84a-84h的实现方式，每组可以包含DRAM芯片84a-84h中的四个。一组四个DRAM芯片84a-84d可以通过高半字节连接到相应的数据缓冲器90a-90n。另一组四个DRAM芯片84e-84h可以通过低半字节连接到相应的数据缓冲器90a-90n。可以实现其它数量的组、其它数量的DRAM芯片以及其它数据单元大小来满足特定实现方式的设计标准。
DDR4 LRDIMM配置可以降低大量的数据负载来提高从最大几个(例如，四个)数据负载下降到单个数据负载的存储器模块的数据总线(例如，总线30)上的信号完整性。分布式数据缓冲器90a-90n可以允许DDR4 LRDIMM设计为与使用集中式存储器缓冲器的DDR3 LRDIMM设计相比实现更短的I/O迹线长度。例如，连接到存储器信道82a-82n的更短的短截线(stub)会导致不太明显的信号反射(例如，提高的信号完整性)。在另一示例中，更短的迹线会导致延迟减小(例如，接近1.2纳秒(ns)，比DDR3缓冲存储器小50％的延迟)。在又一示例中，更短的迹线可以降低I/O总线的周转时间。例如，在没有分布式数据缓冲器90a-90n的情况下(例如，在DDR3存储器应用中)，迹线将被敷设到集中定位的存储器缓冲器，从而与图2中示出的DDR4 LRDIMM的实现方式相比，增加了高达六英寸的迹线长度。
在一些实施例中，DDR4 LRDIMM配置可以实现数据缓冲器90a-90n中的九个。存储器模块50a-50n可以实现2毫米(mm)前侧总线迹线和后侧迹线(例如，连接器/引脚/迹线60)。通过数据缓冲器90a-90n的传播延迟可以比通过DDR3存储器缓冲器的延迟快33％(例如，导致延迟减小)。在一些实施例中，数据缓冲器90a-90n可以比用于DDR3应用中的数据缓冲器更小(例如，减小的面积参数)。
参考图3，示出了RCD电路100的接收机部分的示例实现方式的图示。接收机部分一般包括限幅器块(或电路)102，电压钳位块(或电路)104，参考电压生成器块(或电路)106以及CTLE块(或电路)108。CTLE电路108一般插在输入数据信号(例如，IN)和采样限幅器电路102之间。在各种实施例中，信号IN可以代表信号CMD中的命令、信号ADDR中的地址和/或从存储器控制器20向RCD电路100传输的其它信息中的任何一项。
限幅器电路102可操作为将差分信号(例如，DPO和DNO)转换为单端信号(例如，OUT)。信号OUT可以承载在差分信号DPO和DNO中接收到的信息的整形的版本。整形一般保持代表连续过渡之间的间隔中的信息的标称值的信息的等级部分。限幅器电路102可以利用核心晶体管(例如，NMOS晶体管)实现为输入设备以获得小建立时间和ck-q延迟。由CTLE电路108生成的差分信号DPO和DNO中的电压电平一般不超出限幅器电路102中的核心晶体管的最大操作电压。
电压钳位电路104可操作为钳位(或限制)信号IN中的电压。电压钳位电路104一般包括配置为传输门的核心晶体管以及电压生成器，该电压生成器具有输入/输出电压(或功率)域VDDIO(例如，1.2伏)的一部分(例如，约14/16)的输出能力。生成的输出电压可以连接到核心晶体管的栅极以使得不管信号IN中的电压变得多高，电压钳位电路104可以限制差分信号中的输入电压(例如，INP、INN)为VDDIO的一部分以保护限幅器电路102。在一些实施例中，电压钳位电路104可以利用核心晶体管实现为在输入/输出电压域VDDIO中工作。
参考电压生成器电路106可操作为向CTLE电路108的多个(例如，高达33个)拷贝提供信号VREF中的固定参考电压。在一些实施例中，信号VREF可以生成为输入/输出电压域VDDIO的一部分(例如，一半)。其它参考电压可以生成为满足特定实现方式的设计标准。在各种实施例中，可以基于占用信号VREF的CTLE电路108的数量来实现参考电压生成器电路106的多个示例。
CTLE电路108可以被配置为针对信号IN中的信息增大数据眼图高度并且改善宽度shmoo结果。由于信号IN中的信息和参考电压信号VREF来自输入/输出电压域VDDIO，CTLE电路108一般位于输入/输出电压域VDDIO之下。CTLE电路108可以使用相对于核心电压域VDDC(例如，0.9伏)相对较慢的输入/输出晶体管。由于时序标准，可以在限幅器电路102中使用由较低核心电压域VDDC驱动的相对较快的核心晶体管。CTLE电路108一般被配置为针对限幅器电路102创建差分信号DPO和DNO中适当的电压摆动。
参考图4，示出了CTLE电路108和参考电压生成器电路106的示例实现方式的示意。CTLE电路108一般包括终端电路122、滤波器电路124、开关电路126以及延迟电路128。终端电路122和滤波器电路124可以接收输入信号IN。参考电压信号VREF可以从参考电压生成器电路106传输到开关电路126。可以由开关电路126生成栅极电压(例如，VINM)并将其传输到滤波器电路124。可以由延迟电路128从RCD电路100内的逻辑接收断电(或供电控制)信号(例如，PD)。延迟电路128可以生成要被传输到开关电路126的差分延迟信号(例如，PDI和PDBI)。滤波器电路124可以生成差分信号DPO和DNO。
参考电压生成器电路106可以利用电阻器R7和R8实现为电阻分压器电路。电阻分压器一般为多个CTLE电路108提供信号VREF中的参考电压。可以实现其它类型的参考电压生成器以满足特定应用的设计标准。
终端电路122可以为每个输入信号IN实现输入总线终端(IBT)缓冲器电路。IBT电路122可以针对信号IN的终端实现为电阻分压器，分别具有对VDDIO几百(例如，200)欧姆的有效阻抗和对地(例如，VSS)几百(例如，200)欧姆的有效阻抗。IBT电路122一般包括VDDIO和中心节点之间串联的电阻器R1和晶体管Q1以及VSS和中心节点之间串联的电阻器R2和晶体管Q2。
滤波器电路124可以实现CTLE滤波器电路。电路124一般形成放大器，其包括并联路径中的一对晶体管Q3和Q4以及一对相应的电流源I1和I2。负载电阻器R3和R4可以分别地连接到晶体管Q3和Q4。电阻器R5和晶体管Q5可以向电阻器R3和R4提供共模功率。共模电阻器R5和晶体管Q5一般将差分信号DPO和DNO的高电压降低为针对限幅器电路102的合适范围。电容器C4和电阻器R6可以在电流源I1和I2之间并联连接以设置滤波器电路124的频率特性。在各种实施例中，滤波器电路124可以充当负阻抗转换器(NIC)。电容器C1可以在晶体管Q3的源极和栅极之间连接。可以关于晶体管Q4的漏极、栅极和源极形成寄生电容C2和C3。
在示例中，由滤波器电路124执行的调整可以相对于差分信号DPO和DNO的较低频率分量提升高频分量。信号DPO和信号DNO之间的特定量的串扰(例如，噪声)可能呈现对可能施加的提升的量的实际限制。滤波器电路124可以增加差分信号DPO和DNO的幅度的量。可以增加幅度而不增加串扰和/或反射(例如，噪声)的量。
开关电路126可以实现传输(或通过)门。开关电路126一般包括一对并联连接的CMOS晶体管。信号PDI可以由晶体管中的一个来接收并且信号PDBI可以由其它晶体管来接收。当由信号PDI和PDBI激活时(例如，接通)，开关电路126可以将信号VREF耦合到信号VINM。当不激活时(例如，关断)，开关电路126可以提供信号VREF和信号VINM之间的高阻抗以阻止寄生电容C2和/或C3驱动信号VREF至不适当的电压。为了跟踪在参考电压侧通过终端电路122从VDDIO电源耦合到数据输入的噪声，可以实现两个电容器C5和C6以在中频范围复制来自输入/输出电压域VDDIO的耦合效应。
开关电路126一般解决退出断电时信号VREF上的耦合效应。在没有开关电路126的传统CTLE设计中，当CTLE电路处于断电状况(或状态)时，所有内部节点可以被拉至接地电平。当退出断电时，在内部节点的电压开始上升。由于来自多个CTLE电路108的寄生电容(例如，电容C2和/或C3)，可以生成对信号VREF的强耦合。耦合可能导致信号VREF偏移理想值(例如，VDDIO/2)。耦合效应一般需要几十纳秒来逐渐消退。在消退期间，在耦合效应消除之前数据输入与信号VREF中的不适当电压的比较会导致错误数据采样。
延迟电路128可以实现串联连接的多个(例如，4-8个拷贝)延迟级(例如，反相器)。可以由串联中的最后一级生成中间信号PDI。可以由初始级接收信号PD。可以由串联中的第二级至最后一级生成中间信号PDBI。可以实现其它类型的延迟电路以满足特定应用的设计标准。
当退出断电时，由于晶体管Q4的栅极是浮置的，信号VINM的栅极电压一般跟随滤波器电路124的内部节点的上升。在短延迟之后，当内部节点和信号VINM中的电压接近最后稳定电压时，信号PDI和PDBI可以激活(例如，闭合)开关电路126并且连接信号VINM和信号VREF。施加到信号VREF的延迟的耦合效应可以被减小为可忽略的量。
参考图5，显示了退出断电时示出对信号VREF的耦合效应的仿真比较的图示。曲线202可以表示低有效断电信号PD。曲线204一般显示没有开关电路126的常见的CTLE电路的信号VREF。如图204所示的，在退出断电时，由常见的CTLE电路创建了信号VREF的显著的上移(例如，大约17毫伏)。由于强耦合效应电压移位会以缓慢速度落回原始电压(例如，600毫伏)。曲线206一般显示在延迟后耦合到CTLE电路108的信号VREF。在曲线206中，在信号PD从断电状况(例如，1.2伏)到通电状况(例如，零伏)的过渡后，可以看到几纳秒的小波动(例如，约8毫伏)。波动一般迅速减退(例如，1纳秒内)并且因此不会影响随后的任何数据/参考电压的比较和决定。
参考图6，显示了示出CTLE电路108、通信信道以及带有CTLE电路108的通信信道的AC响应的图示。曲线222可以示出信道响应。曲线224一般示出CTLE电路108的响应。曲线226可以示出信道和CTLE电路108的响应。
如曲线224所示的，CTLE电路108一般相对于低频增益实现高频提升。提升可以在一定程度上补偿关注频率的信道损耗和反射。补偿一般降低由于信道的插入损耗和回损导致的信号失真。
例如，以2400兆位每秒的DDR数据率，关注频率可以是约600兆赫兹(MHz)，此处曲线222具有低谷。在关注频率，与DC增益相比，信道曲线222一般显示大约6.4dB的损耗。考虑CTLE电路108的均衡，如曲线226所示的，损耗会降低(例如，约1dB损耗)。
在各种实施例中，限幅器电路102可以被设计为用输入/输出设备在输入/输出电压域VDDIO中操作，用于与从滤波器电路124接收的信号相比较。在一些实施例中，滤波器电路124被设计为在核心电压域VDDC中操作以生成较低电压信号。可以实现核心设备、核心电压域VDDC、输入/输出设备以及输入/输出电压域VDDIO的其它组合以满足特定应用的设计标准。
由于图3示出了接收信息时在RCD电路100的环境中的CTLE电路108，可以在其它位置、其它数据路径和/或其它控制路径实现CTLE电路108的拷贝。在一些实施例中，CTLE电路108的拷贝可以位于数据缓冲器电路90a-90n中以改进在写周期期间从存储器控制器20接收到的信号。在各种实施例中，CTLE电路108的拷贝可以位于数据总线30的其它端以改进由存储器模块50a-50n生成并且由存储器控制器20接收的各种信号。例如，存储器控制器20可以包括CTLE电路108的拷贝以均衡在读周期期间从存储器模块50a-50n在信号DQa-DQn中发送的读数据。CTLE电路108的实例也可以在存储器模块50a-50n内的其它电路中实现。
图1至4的图示中示出的功能和结构可以使用传统的通用处理器、数字计算机、微处理器、微控制器、分布式计算机资源和/或类似的计算机器中的一个或多个来设计、建模、模拟和/或仿真，根据本说明书的教导来程序化，这对本领域技术人员是清楚的。熟练的程序员基于本公开的教导可以容易的准备适合的软件、固件、代码、例程、指令、操作码、微码和/或编程模块，这对本领域技术人员是清楚的。软件一般嵌入一个介质或几个介质中(例如，非暂态存储介质)，并且可以由处理器中的一个或多个顺序地或并行执行。
本发明的实施例可以以如下中的一个或多个来实现：ASIC(专用集成电路)、FPGA(现场可编程门阵列)、PLD(可编程逻辑器件)、CPLD(复杂可编程逻辑器件)、门海、ASSP(专用标准产品)和集成电路。可以基于一种或多种硬件描述语言实现电路。可以联系闪存存储器、非易失性存储器、随机存取存储器、只读存储器、磁盘、软盘，光盘(诸如DVD和DVD RAM)、磁光盘和/或分布式存储系统来使用本发明的实施例。
尽管在DDR4应用的背景下描述了本发明的实施例，但是本发明不限于DDR4应用，而是可以应用于存在不同的传输线效应、串扰耦合效应、行波失真、相位改变、阻抗失配和/或线失衡的其它高数据率数字通信应用中。本发明解决了关于涉及高速通信、灵活的时钟结构、指定的命令集和有损传输线的问题。可以期望下一代DDR提供更高速度、更灵活性、额外的命令和不同的传播特性。本发明还适用于兼容现有的(旧的)存储器规范或未来存储器规范实现的存储器系统。
虽然参考其优选实施例具体地示出和描述了本发明，但是本领域技术人员应当理解，在不脱离本发明的范围的情况下，可以对本发明的形式和细节做出各种改变。

Claims (20)

1.一种装置，包括：
第一电路，被配置为缓冲输入信号，所述输入信号是从连接在存储器信道和存储器控制器之间的数据总线作为单端信号的接收；以及
第二电路，被配置为相对于参考电压来均衡所述输入信号以生成差分信号，其中所述参考电压响应于从断电状况到通电状况的过渡与所述第二电路隔离。
2.如权利要求1所述的装置，其中在预定时间后将所述参考电压连接到所述第二电路。
3.如权利要求1所述的装置，还包括开关，所述开关被配置为响应于供电控制信号交替地将所述参考电压隔离和连接到所述第二电路。
4.如权利要求3所述的装置，其中所述开关是包括两个并联晶体管的通过门。
5.如权利要求3所述的装置，其中(i)所述第二电路还包括被配置为延迟所述供电控制信号以生成中间信号的延迟电路，以及(ii)所述开关由所述中间信号控制。
6.如权利要求5所述的装置，其中所述延迟电路包括串联连接的多个延迟级。
7.如权利要求3所述的装置，其中从所述断电状况到所述通电状况的所述过渡是响应于所述供电控制信号的。
8.如权利要求3所述的装置，其中当所述供电控制信号处于第一状态时所述第二电路处于所述断电状况，以及当所述供电控制信号处于第二状态时所述第二电路处于所述通电状况。
9.如权利要求1所述的装置，其中所述数据总线是双倍数据率DDR存储器模块的地址/命令总线。
10.如权利要求9所述的装置，其中所述DDR存储器模块包括第四代双倍数据率DDR4双列直插式存储器模块DIMM。
11.如权利要求1所述的装置，其中所述装置实现寄存式时钟驱动器RCD电路。
12.如权利要求11所述的装置，其中所述RCD电路至少是第四代双倍数据率DDR4兼容的。
13.如权利要求1所述的装置，其中所述第二电路包括连续时间线性均衡器CTLE电路。
14.如权利要求1所述的装置，其中所述参考电压由多个所述第二电路接收。
15.如权利要求1所述的装置，其中所述存储器信道包括多个动态随机存取存储器DRAM芯片。
16.一种用于上电时的单端存储器信号均衡的方法，，包括以下步骤：
缓冲输入信号，所述输入信号是从连接在存储器信道和存储器控制器之间的数据总线作为单端信号接收的；以及
使用滤波器电路相对于参考电压来均衡所述输入信号以生成差分信号，其中所述参考电压响应于从断电状况到通电状况的过渡与所述滤波器电路隔离。
17.如权利要求16所述的方法，还包括以下步骤：
在预定时间后将所述参考电压连接到所述滤波器电路。
18.如权利要求16所述的方法，还包括以下步骤：
响应于供电控制信号交替地将所述参考电压隔离和连接到所述滤波器电路。
19.如权利要求18所述的方法，还包括以下步骤：
延迟所述供电控制信号以生成中间信号，其中由所述中间信号控制交替地隔离和连接。
20.如权利要求16所述的方法，其中(i)从所述断电状况到所述通电状况的所述过渡是响应于供电控制信号的，以及(ii)当所述供电控制信号处于第一状态时所述滤波器电路处于所述断电状况，以及当所述供电控制信号处于第二状态时所述滤波器电路处于所述通电状况。
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