CN106920878A - 一种光电集成多位阻变存储器及制备方法 - Google Patents
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Abstract
本发明公开了一种光电集成多位阻变存储器及制备方法。该存储器由底电极、存储功能层和顶电极构成，其中，底电极、存储功能层与顶电极形成交叉阵列结构；存储功能层材料为Dy2O3，顶电极材料为金属Ta，底电极材料为金属Pt。其制备方法包括：(1)衬底清洗；(2)在衬底上形成交叉阵列的底电极图形；(3)通过溅射技术及后处理形成底电极列；(4)在底电极阵列上形成交叉阵列的交叉点图形；(5)通过溅射技术及后处理沉积存储功能层；(6)通过构图工艺形成交叉阵列的顶电极图形；(7)通过溅射技术及后处理得到一层顶电极线阵列。该存储器在光照与非光照下进行器件的擦除操作时的关态电阻比值为多个数量级，适用于阻变存储器的多态存储技术。
Description
技术领域
本发明涉及一种光电集成多位阻变存储器及制备方法，属于微电子集成电路技术领域。
背景技术
根据国际半导体技术路线图(ITRS)对集成电路领域发展趋势的预测，到2020年左右，集成电路的特征尺寸将缩小到10纳米以下，这样传统的器件将面临一系列来自技术层面和物理极限的挑战。这时需要引入新的器件理念才能解决很多传统器件无法解决的问题，阻变存储器件就是其中最有前途的非易失性存储器件之一。
阻变存储器件(RRAM)本身具有很多的优势。RRAM结构非常简单，生产成本低，通常只需要制备出类似电容结构的三层薄膜即可实现复杂的存储功能。阻变存储行为在各种材料中都有被发现，包括金属氧化物材料、固体电解质材料和有机材料。在众多材料中，简单氧化物由于结构简单、稳定性强等优点成为人们研究的热点。并且这些材料可以通过物理气相淀积(PVD)、化学气相淀积(MOCVD)或原子层淀积(ALD)等CMOS工艺中广泛采用的方法制备。此外，研究表明，阻变存储器件具有极好的等比缩小能力，在缩小至几个纳米的尺寸时仍能表现出良好的存储特性。
高密度、低成本是集成电路包括存储器件发展的一个重要目标。从目前来看，提高存储密度的方式主要有三种，其一，是减小存储器件单元的面积；其二，是发展3D集成技术；最后，就是多值存储技术。事实上，通过减小尺寸来提高单位芯片面积的存储单元密度终究会有物理极限限制，已经很难成为再继续大规模提高存储芯片存储密度的方式。虽然3D集成可以通过纵向尺寸上的器件叠加来提高单位芯片面积上的存储单元的密度，但是目前3D集成技术工艺还不够成熟，并且3D集成技术会带来高的成本附加，因此3D存储技术还需要进一步改进。与减小器件单元尺寸和3D集成技术相比较，多值存储技术通过单个存储单元进行多个数据的存储来提高存储芯片的存储密度，这个技术在不增加成本的前提下能够使密度成倍的增长，会是阻变存储器件在未来提高存储密度的一个重要方式。
发明内容
本发明的目的在于提供一种光电集成多位阻变存储器，通过光电复合作用使器件单元具有多值存储能力，来提高存储密度。
本发明的另一目的在于提供一种所述光电集成多位阻变存储器的制备方法。
为实现上述目的，本发明采用以下技术方案：
一种光电集成多位阻变存储器，该存储器由底电极、存储功能层和顶电极构成，其中，底电极、存储功能层与顶电极形成交叉阵列结构；存储功能层材料为Dy2O3，顶电极材料为金属Ta，底电极材料为金属Pt。
优选地，所述底电极的厚度为20nm-100nm；所述顶电极材料的厚度为10nm-60nm；所述存储功能层的厚度为25nm-50nm。
所述光电集成多位阻变存储的制备方法，包括以下步骤：
(1)衬底清洗；
(2)通过构图工艺形成交叉阵列的底电极图形；
(3)通过溅射技术及后处理得到一层底电极线阵列；
(4)通过构图工艺形成交叉阵列的交叉点图形；
(5)通过溅射技术及后处理沉积一层存储功能层材料；
(6)通过构图工艺形成交叉阵列的顶电极图形；
(7)通过溅射技术及后处理得到一层顶电极线阵列。
优选地，所述构图工艺为光刻构图技术、硬掩模技术或者纳米压印技术。
本发明的优点在于：
本发明的光电集成多位阻变存储器的多存储态通过控制擦除过程(RESET)的光照来实现，在光照与非光照下会出现非常大的转变高阻态区分，利于外围电路对存储器件数据的读取，可靠性高，优势明显。
本发明的存储器件完全与目前的CMOS工艺相兼容，可以在集成电路工艺线上制备，其采用光电集成进行多位存储与现有技术中通过调节限制电流或者转变电压的方法相比还具有很强的抗电场造成的转变参数离散的能力，是一种非常有应用前景的多态阻变存储技术。
本发明的光电集成多位阻变存储器由叠层薄膜构成，器件的成件率、转变参数一致性比目前一些提出的通过纳米材料制成的阻变存储器件更具有性能优势。
附图说明
图1为本发明制备的光电集成多位阻变存储器的基本结构示意图。
图2为本发明光电集成多位阻变存储器的制备流程图。
图3为本发明实施例1中Ta/Dy2O3/Pt光电集成多位阻变存储器件的光电存储性能图。
具体实施方式
以下结合附图和实施例对本发明进行详细地说明，但本发明并不限于此。
图中各层薄膜厚度和区域大小形状不反映真实比例，目的只是示意说明本发明内容。
图1为本发明制备的光电集成多位阻变存储器的基本结构示意图，其结构为交叉阵列，该结构交叉阵列中的底电极列101，处于整个结构的最下层；顶电极行102处于整个结构的最上层，中间103是存储功能层。该结构的优点是结构非常简单，集成度高，每个存储单元(包括必要的隔离区)的面积为4F2，即达到了二维集成的极限密度。
图2为本发明光电集成多位阻变存储器通过光刻构图工艺制备方法的流程图，包括：
步骤201：衬底清洗；
步骤202：通过构图工艺形成底电极图形；
步骤203：使用物理气相沉积技术沉积底电极薄膜材料；
步骤204：去除光刻胶剥离形成底电极列；
步骤205：通过构图工艺在底电极阵列上形成存储介质层图形；
步骤206：使用物理气相沉积技术沉积存储介质层材料；
步骤207：去胶剥离技术，形成存储介质点阵；
步骤208：通过构图工艺形成顶电极图形；
步骤209：使用物理气相沉积技术沉积顶电极薄膜材料；
步骤210：去胶剥离技术形成顶电极行。
实施例1
一种光电集成多位阻变存储器件及制备方法：
步骤201：衬底清洗，使用带有300nm热氧化层的Si片作为器件的衬底，用酒精、丙酮先后对衬底超声5分钟去除表面污染，后用氮气枪吹干。
步骤202：使用正性光刻胶构建存储单元底电极图形，采用正掩膜板对光刻胶层进行曝光和显影处理，保留光刻胶层中未被曝光的区域，去除光刻胶层中被曝光的区域，从而在光刻胶层中定义出底电极图形，曝光底电极线条尺寸为1μm。
步骤203：利用磁控溅射技术先沉积一层Ti金属作为粘合层，然后沉积一层Pt金属，形成底电极，具体工艺如下：本底真空5×10-4Pa，工作气压1Pa，Ar气流量20sccm，射频电源功率60W，Ti金属沉积时间2min，Ti薄膜厚度20nm，Pt金属沉积时间5min，Pt薄膜厚度50nm。
步骤204：剥离光刻胶，得到底电极列。
步骤205：使用正性光刻胶构建存储介质层图形，采用正掩膜板对光刻胶层进行曝光和显影处理，保留光刻胶层中未被曝光的区域，去除光刻胶层中被曝光的区域，从而在光刻胶层中定义出存储介质层图形，曝光存储介质层单元为1μm×1μm。
步骤206：利用磁控溅射技术在曝光、显影后的器件上沉积一层Dy2O3存储介质层薄膜材料，沉积前，沉积腔室真空度为1×10-5Pa；沉积过程中，腔室气压保持在2Pa，氧分压(O：Ar+O)为4％，Gd2O3薄膜厚度为25nm。
步骤207：剥离光刻胶，得到存储介质层点阵。
步骤208：使用正性光刻胶构建存储单元顶电极图形，采用正掩膜板对光刻胶层进行曝光和显影处理，保留光刻胶层中未被曝光的区域，去除光刻胶层中被曝光的区域，从而在光刻胶层中定义出底电极图形，曝光顶电极线条尺寸为1μm。
步骤209：利用磁控溅射技术沉积一层Ta金属薄膜作为顶电极，具体工艺如下：本底真空5×10-4Pa，工作气压1Pa，Ar气流量20sccm，射频电源功率60W，沉积时间5min，Ta薄膜40nm。
步骤210：剥离光刻胶，得到顶电极行，进而得到交叉阵列器件单元。
图3是所制备的Ta/Dy2O3/Pt光电集成多位阻变存储器件的光电存储性能图，从图中我们可以看出，在进行擦除操作(即所谓的RESET过程时)，无任何光照情况与外加光束照射两种情况下，所获得的“关”态电阻(即高电阻态)相差几个数量级；并且，无光照下转变的高阻态低于有光照下转变的高阻态电阻，适用于阻变存储器的多态存储技术。
因此，本发明的光电集成多位阻变存储器在光照和黑暗情况下的Reset过程具有大的阻态差，是一种具有优异性能的光电集成多态阻变存储器件。
Claims (6)
1.一种光电集成多位阻变存储器，其特征在于：该存储器由底电极、存储功能层和顶电极构成，其中，底电极、存储功能层与顶电极形成交叉阵列结构；存储功能层材料为Dy2O3，顶电极材料为金属Ta，底电极材料为金属Pt。
2.根据权利要求1所述的光电集成多位阻变存储器，其特征在于：所述底电极的厚度为20nm-100nm。
3.根据权利要求1所述的光电集成多位阻变存储器，其特征在于：所述顶电极材料的厚度为10nm-60nm。
4.根据权利要求1所述的光电集成多位阻变存储器，其特征在于：所述存储功能层的厚度为25nm-50nm。
5.一种权利要求1所述的光电集成多位阻变存储的制备方法，其特征在于：包括以下步骤：
(1)衬底清洗；
(2)通过构图工艺形成交叉阵列的底电极图形；
(3)通过溅射技术及后处理得到一层底电极线阵列；
(4)通过构图工艺形成交叉阵列的交叉点图形；
(5)通过溅射技术及后处理沉积一层存储功能层材料；
(6)通过构图工艺形成交叉阵列的顶电极图形；
(7)通过溅射技术及后处理得到一层顶电极线阵列。
6.根据权利要求5所述的方法，其特征在于，所述构图工艺为光刻构图技术、硬掩模技术或者纳米压印技术。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170704 |
|
| RJ01 | Rejection of invention patent application after publication |