CN106920833A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法。其中MISFET形成为包括：共掺杂层，形成在衬底之上并且具有n型半导体区域和p型半导体区域；以及栅电极，经由栅极绝缘膜形成在共掺杂层之上。共掺杂层包含的p型杂质Mg的量大于n型杂质Si的量。因此，通过源于p型杂质(这里为Mg)的载体(空穴)来取消源于共掺杂层中的n型杂质(这里为Si)的载体(电子)，从而允许将共掺杂层用作p型半导体区域。通过将氢引入共掺杂层中的将要形成有n型半导体区域的区域来灭活Mg，从而使得该区域用作n型半导体区域。通过如此将氢引入到共掺杂层，可以在同一层中形成p型半导体区域和n型半导体区域。

Description

半导体器件及其制造方法
相关申请的交叉参考
2015年12月25日提交的日本专利申请第2015-253628号的公开(包括说明书、附图和摘要)以引用的方式全部引入本申请。
技术领域
本发明涉及半导体器件，并且可优选用于例如使用氮化物半导体的半导体器件中。
背景技术
近年来，使用III-V族化合物(其比硅(Si)具有更大的带隙，例如氮化镓(GaN))的半导体器件越来越受到关注。半导体元件具有p型杂质区域和n型杂质区域。例如，n型MISFET在用作沟道区域的p型杂质区域的两侧上具有源极区域和漏极区域，每个都包括n型杂质区域。n型MISFET具有包括这种npn型杂质区域的组成部分(npn组成部分)。
当使用Si衬底时，可以容易地通过离子注入工艺来形成该n型或p型杂质区域。然而，难以在GaN衬底之上或者在通过离子注入工艺外延生长的GaN层中形成p型杂质区域。
因此，例如，在专利文献1(日本未审查专利申请公开第2011-210780号)中，在通过金属有机化学气相沉积工艺或分子束晶体生长工艺掺杂有p型杂质的同时通过生长p-GaN层、然后通过将Si离子注入到p-GaN层中形成n+-GaN区域，从而形成npn组成部分。现有技术文献
专利文献
[专利文献1]日本未审查专利申请公开第2011-210780号
发明内容
本发明的发明人致力于研究和开发使用上述氮化物半导体的半导体器件，并且进行艰难的研究来改善其特性。例如，在包括III-V族化合物的层中(例如，在GaN层中)形成np型杂质区域(np组成部分)不像使用硅衬底时那么容易。可以使用在上述专利文献1中描述的步骤，但是已经形成的每个区域的特性不充分。已经发现，如上所述，存在对使用氮化物半导体(具体地，np组成部分)的半导体器件及其制造方法的进一步改进的空间。
其他问题和新特性将从本说明书的描述和附图中变得明显。
在本申请中公开优选实施例中，下文将简要描述典型实施例的概况。
根据在本申请中公开的一个实施例的半导体器件具有形成在衬底之上的氮化物半导体层并且具有n型半导体区域和p型半导体区域，其中：氮化物半导体层具有p型杂质和n型杂质；并且在氮化物半导体层中，p型杂质的浓度高于n型杂质的浓度。
根据本申请公开的一个实施例的半导体器件的制造方法包括以下步骤：(a)在衬底之上形成具有p型杂质和n型杂质的氮化物半导体层；以及(b)将氢引入氮化物半导体层的第一区域，通过步骤(b)，第一区域被允许用作n型半导体区域。
本发明的优点
在根据本申请公开且在下面描述的典型实施例的半导体器件中，可以改善半导体器件的特性。
在根据本申请公开且在下文描述的典型实施例的半导体器件的制造方法中，可以制造具有良好特性的半导体器件。
附图说明
图1是示出根据第一实施例的半导体器件的结构的截面图；
图2是示意性示出共掺杂(co-doped)层的结构以及形成共掺杂层的步骤的截面图；
图3是示出根据第一实施例的半导体器件的制造步骤的截面图；
在图3之后的图4是示出根据第一实施例的半导体器件的制造步骤的截面图；
在图4之后的图5是示出根据第一实施例的半导体器件的制造步骤的截面图；
在图5之后的图6是示出根据第一实施例的半导体器件的制造步骤的截面图；
在图6之后的图7是示出根据第一实施例的半导体器件的制造步骤的截面图；
在图7之后的图8是示出根据第一实施例的半导体器件的制造步骤的截面图；
在图8之后的图9是示出根据第一实施例的半导体器件的制造步骤的截面图；
在图9之后的图10是示出根据第一实施例的半导体器件的制造步骤的截面图；
在图10之后的图11是示出根据第一实施例的半导体器件的制造步骤的截面图；
图12是示出根据第二实施例的半导体器件的结构的截面图；
图13是示出根据第二实施例的半导体器件的制造步骤的截面图；
在图13之后的图14是示出根据第二实施例的半导体器件的制造步骤的截面图；
在图14之后的图15是示出根据第二实施例的半导体器件的制造步骤的截面图；
在图15之后的图16是示出根据第二实施例的半导体器件的制造步骤的截面图；
图17是示出根据第三实施例的半导体器件的制造步骤的截面图；
图18是示出根据第三实施例的半导体器件的制造步骤的截面图；
在图18之后的图19是示出根据第三实施例的半导体器件的制造步骤的截面图；
图20是示出根据第三实施例的半导体器件的另一制造步骤的截面图；
在图19之后的图21是示出根据第三实施例的半导体器件的制造步骤的截面图；
在图21之后的图22是示出根据第三实施例的半导体器件的制造步骤的截面图；以及
在图22之后的图23是示出根据第三实施例的半导体器件的制造步骤的截面图。
具体实施方式
如果需要为了方便，将通过将每一个划分为多个部分或实施例描述以下实施例；然而，多个部分或实施例不是相互不关联，而是它们具有一个是另一个的部分或整个的变形、应用示例、详细描述或补充描述的关系，除非另有指定。当在以下实施例中参考元件的数量等(包括片数、数值、量、范围等)时，数量不限于特定值，而是可以大于或小于该特定数值，除非另有明确指定或者当数值原则上明显限于特定值。
此外，在以下实施例中，组成(也包括元件步骤等)不是必须是基本的，除非另有指定或者原则上明显为基本的。类似地，当在以下实施例中参考组成等的形状和位置关系等时，还应该包括基本相同或类似于形状等，除非另有明确指定或者当原则上考虑明显排除。这同样适用于前述数量等(包括片数、数值、量和范围等)。
以下，将参照附图详细描述优选实施例。在用于说明实施例的所有附图中，用相同或相关的参考标号表示相互具有相同功能的构件，并且将省略重复描述。当存在多个相似构件(部分)时，可以通过向统一的参考标号添加符号来表示各个或特定部分。在以下实施例中，原则上不重复相同或相似部分的描述，除非特别必要。
在实施例使用的附图中，即使在截面图中也可以省略阴影，从而使其更容易查看。
在截面图中，每个部分的大小不对应于实际器件的大小，并且相对较大地示出特定部分以使它们容易理解。
(第一实施例)
以下，将参照附图详细描述根据本实施例的半导体器件。
[结构描述]
图1是示出根据本实施例的半导体器件的结构的截面图。根据图1所示实施例的半导体器件(半导体元件)等是使用氮化物半导体的MIS(金属绝缘体半导体)型FET(场效应晶体管)。
在根据本实施例的半导体器件中，在衬底S之上顺次形成成核层NUC和缓冲层BU。
成核层NUC包括氮化物半导体层。缓冲层BU包括一个或多个氮化物半导体层，向其添加形成用于氮化物半导体的深层级的杂质。这里，使用包括多个氮化物半导体层的超晶格结构(也称为超晶格层)。
共掺杂层CD形成在缓冲层BU之上。共掺杂层CD包括氮化物半导体层，其分别具有相对于氮化物半导体显示出p型的杂质和显示出n型的杂质。例如，共掺杂层CD是GaN层，其包含作为p型杂质的Mg和作为n型杂质的Si。
共掺杂层CD具有p型半导体区域CDp和n型半导体区域CDn。因此，将用于p型半导体区域的CDp和将用作n型半导体区域的CDn形成在同一层中(同一平面中)(参见图2中的下部图)。将用作p型半导体区域的区域表示载体主要为空穴的区域，而将用作n型半导体区域的区域表示载体主要为电子的区域。例如可以通过SCM(扫描电容显微成像)确定半导体区域的极性(p型或n型)，并且载体的浓度(电子的浓度、空穴的浓度)可以例如通过SMM(扫描微波显微成像)来确定。
图2是示意性示出共掺杂层的结构和形成共掺杂层的步骤的截面图。如图2的上部图所示，共掺杂层CD例如具有Mg(p型杂质)和Si(n型杂质)。例如可以通过外延生长氮化物半导体层(例如，GaN层)同时掺杂有作为p型杂质的Mg和作为n型杂质的Si来形成包含作为p型杂质的Mg和作为n型杂质的Si的氮化物半导体层。
这里，共掺杂层CD包含大量的Mg(p型杂质)，其多于作为n型杂质的Si。换言之，共掺杂层CD中的p型杂质(这里为Mg)的浓度高于n型杂质(这里为Si)的浓度。此外，换言之，共掺杂层CD中的p型杂质(这里为Mg)的含量(添加量)大于n型杂质(这里为Si)的含量(富Mg)。例如，可以通过每单位体积的杂质元素的量来表示杂质的浓度和含量。
因此，通过源于p型杂质(这里为Mg)的载体(空穴)来消除源于共掺杂层CD中的n型杂质(这里为Si)的载体(电子)，从而使得共掺杂层CD用作p型半导体区域(CDp)。
通过在共掺杂层CD中将氢(H)引入将形成n型半导体区域的区域(计划形成n型区域的区域)，Mg可以被灭活(inactivated)，如图2的下部图所示。图2的下部图中由虚线包围的Mg表示灭活Mg。通过灭活Mg，源于p型杂质(这里为Mg)的载体(空穴)的浓度变得较低，例如零。因此，在引入氢(H)的区域中，源于共掺杂层CD中的n型杂质(这里为Si)的载体(电子)变得占主导地位，因此该区域用作n型半导体区域CDn，相反，没有引入氢(H)的区域保持为p型半导体区域CDp。不限制引入氢(H)的方法，并且如下所述，可以采用离子注入工艺或固相扩散工艺。
通过如此将氢(H)引入共掺杂层CD，可以在同一层中形成p型半导体区域CDp和n型半导体区域CDn。
这里，将总结共掺杂层CD的结构。
在引入氢(H)之前，共掺杂层CD具有p型杂质(这里为Mg)和n型杂质(这里为Si)。p型杂质(这里为Mg)和n型杂质(这里为Si)几乎均匀地包含在共掺杂层CD中。共掺杂层CD中的p型杂质(这里为Mg)的浓度高于(大于)n型杂质(这里为Si)的浓度。这些杂质被激活。
即便在引入氢(H)之后，共掺杂层CD中的p型杂质(这里为Mg)和n型杂质(这里为Si)的每一个的均匀度和浓度不发生变化。仅改变p型杂质(这里为Mg)的激活率。
因此，包含p型杂质(这里为Mg)和n型杂质(这里为Si)的共掺杂层在本文由“CD”表示，而不管是引入氢(H)之前还是之后。因此，在引入氢(H)之前，共掺杂层CD是具有p型杂质(这里为Mg)和n型杂质(这里为Si)的单层，而在引入氢(H)之后，其用作具有p型半导体区域CDp和n型半导体区域CDn的层(参见图2)。
因此，在引入氢(H)之后，共掺杂层CD具有p型半导体区域CDp和n型半导体区域CDn。如上所述，例如可以通过SCM来确定半导体区域的极性(p型或n型)。共掺杂层CD具有电子的浓度较高的区域以及空穴的浓度较高的区域。电子浓度较高的区域对应于n型半导体区域CDn，而空穴浓度较高的区域对应于p型半导体区域CDp。例如可以通过SMM来确定载体的浓度(电子的浓度、空穴的浓度)。
在引入氢(H)之后，共掺杂层CD具有包含氢(H)的区域和不包含氢(H)的区域。换言之，共掺杂层CD具有氢(H)的浓度较高的区域和其浓度较低的区域。包含氢(H)的区域或者氢(H)的浓度较高的区域对应于n型半导体区域CDn，而不包含氢(H)的区域或者氢(H)的浓度较低的区域对应于p型半导体区域CDp。因此，n型半导体区域CDn中的氢的浓度高于p型半导体区域CDp中氢的浓度。此外，换言之，n型半导体区域CDn中的激活n型杂质(这里为Si)的浓度低于(小于)p型半导体区域CDp中的激活p型杂质(这里为Mg)的浓度。
在引入氢(H)之后，共掺杂层CD具有包含灭活p型杂质(这里为Mg)的区域和包含激活p型杂质(这里为Mg)的区域。包含灭活p型杂质(这里为Mg)的区域对应于n型半导体区域CDn，而包含激活p型杂质(这里为Mg)的区域对应于p型半导体区域CDp。共掺杂层CD中的n型杂质(这里为Si)以激活状态几乎均匀地存在于共掺杂层CD中。
如图1所示，根据本实施例的MISFET具有经由栅极绝缘膜GI形成在共掺杂层CD之上的栅电极GE。MISFET还具有在栅电极GE两侧上形成在共掺杂层CD上方的源电极SE和漏电极DE。在共掺杂层CD中，p型半导体区域CDp用作沟道区域。源电极SE和漏电极DE分别在p型半导体区域CDp的两侧上形成在n型半导体区域CDn之上。这里，接触层(杂质层)CL形成在n型半导体区域CDn和源电极SE之间以减少耦合电阻。接触层CL还形成在n型半导体区域CDn和漏电极DE之间以减少耦合电阻。接触层CL例如包括氮化物半导体层，其包含高浓度的杂质。栅电极GE覆盖有层间绝缘膜IL。源电极SE和漏电极DE中的每一个都形成在层间绝缘膜IL中的接触孔中。
随后，将参照图2描述将氢(H)引入共掺杂层CD的将要形成p型半导体区域的区域中的方法。引入氢(H)的方法，即仅在部分区域中灭活Mg的方法例如可以通过以下固相扩散工艺和离子注入工艺来例示。
1)固相扩散工艺
例如，包含氢的膜形成在形成有n型半导体区域CDn的区域之上。随后，通过执行热处理从包含氢的膜中将氢(H)引入共掺杂层CD中。通过引入氢(H)，激活的p型杂质(这里为Mg)被灭活，从而使得该区域用作n型半导体区域CDn。
2)离子注入工艺
例如，形成掩模膜，其在形成n型半导体区域CDn的区域之上具有开口。随后，将掩模膜用作掩模，通过离子注入(离子注入技术)氢(H)进入共掺杂层CD，然后通过执行热处理，共掺杂层CD中的p型杂质(这里为Mg)被灭活。从而，离子注入氢(H)的区域用作n型半导体区域CDn。
在描述制造方法的以下段落中将具体描述前述1)和2)的工艺。
[制造方法的描述]
随后，将参照图3至图11描述根据本实施例的半导体器件的制造方法，并且半导体器件的结构将变得更明显。图3至图11是示出根据实施例的半导体器件的制造步骤的截面图。
如图3所示，在衬底S之上顺次形成成核层NUC和缓冲层BU。例如，包括(111)平面暴露的硅(Si)的半导体衬底被用作衬底S，并且作为成核层NUC，例如，在衬底之上通过使用MOCVD(金属有机化学气相沉积)工艺等外延生长氮化铝(AlN)层以具有近似200nm的厚度。
可选地，包括除硅之外的SiC、蓝宝石等的衬底可用作衬底S。还可以使用包括GaN的衬底，并且在这种情况下，可以省略成核层NUC。成核层NUC和在成核层NUC之后形成的氮化物半导体层(III-V族化合物半导体层)通常均利用III族元素表面极性来生长(即，在本实施例中，利用镓表面极性或铝表面极性来生长)。
随后，在成核层NUC之上形成超晶格结构作为缓冲层BU，其中，一个接一个地重复层压包括氮化镓(GaN)层和氮化铝(AlN)层的层压膜(AlN/GaN膜)。例如，氮化镓(GaN)层(每个都具有近似20nm的厚度)和氮化铝(AlN)层(每个都具有近似5nm的厚度)交替地通过使用MOCVD工艺等来外延生长。例如，前述层压膜被形成为四十层。例如，通过使用MOCVD工艺等，AlGaN层可以作为缓冲层BU的一部分外延生长在超晶格结构之上。AlGaN层的厚度例如近似为1μm。可以任意调整缓冲层BU的膜结构和每个膜的厚度。例如，不包括超晶格结构的单层膜可用作缓冲层BU。可选地，根据将要使用的衬底的类型和将要创建的元件的应用，可以省略缓冲层BU。
GaN、AlN、InN或其混合晶体可用作缓冲层BU的组成材料。除上述层压膜(AlN/GaN膜)之外，例如，可以使用重复层压AlGaN/GaN膜的超晶格结构、上述超晶格结构和AlGaN层的组合、InAlN层等、或者由AlGaN、InAlN等制成的单层。可选地，杂质可以被任意添加至形成缓冲层BU的膜中。例如，诸如Fe、C、Mg、Be等的过渡金属可用作杂质。
随后，如图4所示，共掺杂层CD形成在缓冲层BU之上。首先形成氮化物半导体层，同时掺杂有p型杂质和n型杂质(同时它们被引入)。例如，包含p型杂质(这里为Mg)和n型杂质(这里为Si)的GaN层通过使用例如MOCVD工艺来生长。例如，生长层，同时载体气体和源气体被引入装置。包含氮化物半导体层(这里为GaN层)的组成元素的气体被用作源气体。当形成GaN层时，例如，三甲基镓(TMG)和氨被分别用作用于Ga和N的源气体；二(环戊二烯基)镁((C5H5)2Mg)被用作用于作为p型杂质的Mg的源气体；以及硅烷被用作作为n型杂质的Si的源气体。在外延生长工艺中，如上所述，p型杂质和n型杂质的掺杂量(引入量)可以通过调整源气体的流速来容易且精确地调整。此外，在外延生长工艺中，与离子注入工艺相比，可以形成具有更好特性的氮化物半导体层(这里为GaN层)，其中，由于原子的注入而可能引起的晶格缺陷不太可能发生。
例如，Mg的浓度为5×1018cm-3且Si的浓度为2×1017cm-3的GaN层被生长为具有近似100nm的厚度。当然，可以根据应用任意地选择用于掺杂的杂质的类型和浓度以及氮化物半导体的材料和厚度。作为氮化物半导体的材料，除GaN之外可以使用AlN或InN。还可以使用它们的混合晶体。相对于用于掺杂的杂质，例如除Si之外的O、S、Se等可用作n型杂质；以及例如，除Mg之外的Zn、Be、C等可用作p型杂质。其中，可以优选地使用Si和Mg。
这里，需要使激活p型杂质的浓度高于激活n型杂质的浓度(激活n型杂质的浓度<激活p型杂质的浓度)。考虑到杂质的激活率，优选调整将引入到共掺杂层CD中的p型杂质(这里为Mg)和n型杂质(这里为Si)中的每一个的量。根据激活率，将要引入共掺杂层CD中的p型杂质(这里为Mg)的浓度大于n型杂质(这里为Si)的浓度的例如2倍以上，更优选地5倍以上，更优选地10倍以上。还优选地，使得p型杂质(这里为Mg)的浓度在5×1017cm-3至2×1019cm-3的范围内。此外，优选地，使n型杂质(这里为Si)的浓度在5×1016cm-3至2×1018cm-3的范围内。当它们在这些范围内时，氮化物半导体层(例如，GaN层)可以外延生长，同时p型杂质(这里为Mg)和n型杂质(这里为Si)被精确地引入共掺杂层CD中。
随后，例如，如图5所示，通过使用MOCVD工艺等在共掺杂层CD之上外延生长包含n型杂质的GaN层作为接触层CL。例如，Si被用作n型杂质。例如，氮化镓层被沉积为具有近似50nm的厚度，同时掺杂有Si。当然，可以根据应用任意地选择用于掺杂的杂质的类型和浓度以及氮化物半导体的材料和厚度。作为氮化物半导体的材料，可以使用除GaN之外的Aln或InN。还可以使用它们的混合晶体。例如，可以使用InGaN层、AlGaN层、InAlN层等。相对于用于掺杂的杂质，例如，可以将除Si之外的O、S、Se等用作n型杂质；并且例如，除Mg之外的Zn、Be、C等可用作p型杂质。
随后，执行热处理，用于激活共掺杂层CD中的p型杂质(这里为Mg)。例如，在800℃的氮气氛中执行热处理器30分钟。从而，p型杂质(这里为Mg)被激活。n型杂质(这里为Si)容易被激活，并且已经被激活的不需要经受热处理。
随后，如图6所示，形成用于将氢(H)引入共掺杂层CD的膜。包含高浓度氢的绝缘膜ILH形成为氢引入膜。例如，通过使用PECVD(等离子体增强气相沉积)工艺等，包含高浓度氢的氮化硅膜形成为具有近似100nm的厚度。这里，氮化硅膜(SiN膜)被用作绝缘膜，但是可以使用除SiN膜之外的SiO2膜、SiON膜、SiOC膜、Al2O3膜、HfO2膜、ZrO2膜等。还可以使用有机绝缘膜等。在无机膜(诸如SiN膜)的情况下，当通过CVD工艺等形成膜时，通过将氢化合物气体用作源气体以及将氢用作载气来将氢引入膜中。当包含氢作为成分的膜被用作有机绝缘膜时，可以从膜中释放氢。还优选地，使用容易去除的膜作为包含高浓度氢的绝缘膜ILH。
随后，覆盖绝缘膜ILC形成在包含高浓度氢的绝缘膜ILH之上。例如，通过使用大气压CVD工艺，氧化硅膜被形成为具有近似200nm的厚度。氧化硅膜(SiO2膜)在这里被用作绝缘膜，但是除此之外，可以使用SiN膜、SiON膜、SiOC膜、Al2O3膜、HfO2膜、ZrO2膜等。还可以使用有机绝缘膜等。作为覆盖绝缘膜ILC，可以使用氢(H)难以通过其中的膜。通过如此使用氢(H)难以通过其中的膜作为覆盖绝缘膜ILC，可以减少从包含高浓度氢的绝缘膜ILH的上表面侧释放的氢(H)的量，从而使得氢(H)被有效地引入下表面侧，即进入共掺杂层CD。此外，优选使用氢(H)难以通过其中且可以容易去除的膜来作为覆盖绝缘膜ILC。
随后，如图7所示，在包括含有高浓度氢的绝缘膜ILH和覆盖绝缘膜ILC的层压膜中，通过使用光刻和蚀刻技术去除将形成用作沟道层的p型半导体区域CDp的区域之上的层压膜。即，光刻胶膜(未示出)形成在层压膜之上，并且去除将形成用作沟道层的p型半导体区域CDp的区域之上的光刻胶膜。随后，通过将光刻胶膜用作掩模来去除层压膜。例如，通过将包含CF4的气体用作主要成分的干蚀刻来去除层压膜。之后，移除光刻胶膜。如上所述，通过使用具有期望形状的膜作为掩模来蚀刻下部膜被称为图案化。
随后，通过执行热处理，经由接触层CL将氢(H)从包含高浓度氢的绝缘膜ILH引入到共掺杂层CD中。例如，在600℃的温度下执行热处理30分钟。从而，经由接触层CL，绝缘膜ILH中的氢(H)被扩散到共掺杂层CD中。通过氢(H)的引入，激活p型杂质(这里为Mg)被灭活。在这种情况下，n型杂质(这里为Si)不通过氢(H)灭活。从而，在引入氢(H)的区域中，Mg被灭活，并且该区域用作n型半导体区域CDn(参见图8和图2)。即，可以形成npn组成部分，其中，用作沟道层的p型半导体区域CDp和位于区域CDp两侧上的n型半导体区域CDn形成在同一层中。这里，接触层(n型GaN)CL传输氢(H)。氢原子较小，并且氢(H)可以扩散通过该层。例如，氢可以扩散通过氮化物半导体层(GaN、AlN、InN、InGaN、AlGaN、InAlN)。另一方面，SiN膜、SiON膜、SiOC膜、Al2O3膜、HfO2膜、ZrO2膜等(每个都包含低含量的氢)可防止氢(H)的扩散。
这里，可以在形成接触层(n型GaN)CL之前执行将氢(H)引入共掺杂层CD中的步骤。然而，如上所述，利用III族元素表面极性(即，在该实施例中的情况下，镓表面极性或铝表面极性)来生长所有氮化物半导体层，因此优选地，通过连续生长来形成氮化物半导体层。因此，优选地，在形成接触层CL之后，经由接触层CL将氢(H)引入共掺杂层CD中。
此后，去除上述层压膜(ILC、ILH)。例如，通过使用HF水溶液的湿蚀刻来去除层压膜。
随后，如图9所示，通过使用光刻和蚀刻技术去除用作沟道层的p型半导体区域CDp之上的接触层CL。即，通过去除部分接触层CL来形成开口。通过例如使用包含BCl3的气体作为主要成分的干蚀刻来去除部分接触层CL。当执行该蚀刻时，形成开口，使得用作沟道层的p型半导体区域CDp与漏电极DE的侧面上的接触层CL之间的距离大于用作沟道层的p型半导体区域CD与源电极SE的侧面上的接触层CL之间的距离。从而，沟道层(栅电极GE)与漏电极DE之间的距离可以固定，从而允许改善击穿电压。
随后，如图10所示，经由栅极绝缘膜GI，栅电极GE形成在用作沟道层的p型半导体区域CDp中。例如，作为栅极绝缘膜GI，通过使用ALD(原子层沉积)工艺等，在包括接触层CL中的开口内的接触层CL之上将氧化铝膜(Al2O3膜)沉积为具有近似50nm的厚度。
作为栅极绝缘膜GI，可使用除氧化铝膜之外的氧化硅膜或介电常数大于氧化硅膜的高介电常数膜。作为高介电常数膜，可以使用SiN膜、SiON膜(氮氧化硅膜)、ZrO2膜(氧化锆膜)或基于铪的绝缘膜(诸如HfO2膜(氧化铪膜)、铪铝酸膜、HFON膜(氮氧化铪膜)、HfSiO膜(硅化铪膜)、HfSiON膜(氮氧化铪硅膜)或HfAlO膜)。在这种情况下，选择带隙大于最外侧的半导体层且电子亲和性小于最外侧的半导体层的膜。此外，栅极绝缘膜GI影响可施加于栅电极GE的电压和阈值电压，因此需要通过适当地考虑击穿电压、介电常数、膜厚度等来设计栅极绝缘膜GI。
随后，作为导电膜(栅电极GE的组成材料)，例如，通过使用溅射工艺等在栅极绝缘膜之上将TiN(氮化钛)膜沉积为具有近似200nm的厚度。可以任意地调整栅电极GE的组成材料和厚度。作为栅电极GE，可以使用除TiN之外的向其添加掺杂物(诸如B或P)的多晶硅。可选地，可以使用它们的Ti、Al、Ni、Pt、Au、Si化合物或者它们的N化合物。可选地，可以使用层压由这些材料制成的膜的多层膜。
随后，通过使用光刻技术在形成栅电极的区域中形成光刻胶膜(未示出)，然后通过将光刻胶膜用作掩模蚀刻TiN膜来形成栅电极GE。通过例如使用含有Cl2的气体作为主要成分的干蚀刻来蚀刻TiN膜。此后，去除光刻胶膜。随后，通过将另一光刻胶膜(未示出)用作掩模来蚀刻位于栅电极(TiN膜)GE下方的氧化铝膜。通过例如使用包含BCl3的气体作为主要成分的干蚀刻来蚀刻氧化铝膜。可选地，通过使用相同的光刻胶膜来同时处理栅电极GE和栅极绝缘膜GI。
随后，如图11所示，层间绝缘膜IL形成在栅电极GE和接触层CL之上。作为层间绝缘膜IL，例如，通过使用大气压CVD工艺等将氧化硅膜沉积为具有近似500nm的厚度。可以任意地调整层间绝缘膜IL的组成材料和厚度。作为层间绝缘膜IL，例如，可以使用包括多种类型的绝缘膜的层压膜。作为层间绝缘膜IL，优选使用带隙大于最外侧的半导体层且电子亲和性小于最外侧的半导体层的膜。此外，优选使用具有与栅电极、源电极和漏电极等的材料较低反应率的膜。作为层间绝缘膜IL，例如，可以使用氧化硅膜之外的SiN膜(氮化硅)、SiON膜(氧化硅膜)、Al2O3膜、ZrO2膜(氧化锆膜)、HfO2膜(氧化铪膜)等。
随后，通过使用光刻技术和蚀刻技术，在层间绝缘膜中形成接触孔。例如，在层间绝缘膜IL之上形成光刻胶膜(未示出)，其在每个源电极耦合区域和漏电极耦合区域中具有开口。随后，将光刻胶用作掩模，通过蚀刻层间绝缘膜来形成接触孔。例如，通过将包含SF6的气体用作主要成分的干蚀刻来蚀刻层间绝缘膜IL。
随后，在接触孔中形成源电极SE和漏电极DE(参见图1)。例如，导电膜形成在包括接触孔内侧的层间绝缘膜IL之上。作为导电膜，例如，形成Al/Ti膜。例如，通过使用溅射工艺等在包括接触孔内侧的层间绝缘膜IL之上将Ti膜形成为具有近似50nm的厚度，并且进一步通过使用溅射工艺等在Ti膜之上将Al膜形成为具有近似1000nm的厚度。随后，执行热处理。例如，在500℃的温度下执行热处理30分钟。从而，可以在导电膜(Al/Ti膜)和下部层之间形成欧姆接触。
随后，在将要形成源电极SE和漏电极DE的区域中形成光刻胶膜(未示出)，并且通过将光刻胶膜(未示出)用作掩模来蚀刻导电膜(Al/Ti膜)。例如，通过将包含Cl2的气体用作主要成分的干蚀刻来蚀刻导电膜(Al/Ti膜)。
可以任意地调整形成源电极SE和漏电极DE的导电膜的组成材料和厚度。这种导电膜优选通过使用欧姆接触氮化物半导体层的材料来形成。具体地，在本实施例中，接触层CL设置在n型半导体区域CDn与源电极SE之间以及n型半导体区域CDn与漏电极DE之间，因此大多数导电材料可以欧姆接触。因此，可以从大范围的材料中选择形成源电极SE和漏电极DE的导电膜的材料。作为形成源电极SE和漏电极DE的导电膜的材料，例如可以使用Ti、Al、Mo、Nb、V、它们的混合(合金)、Si化合物或者N化合物。可选地，可以使用由这些材料形成的膜被层压的多层膜。
此后，绝缘膜可以形成在包括源电极SE和漏电极DE的顶部的层间绝缘膜IL之上，并且进一步可以形成上部线。此外，包括绝缘膜的保护膜形成在最上面的线之上。
通过上述步骤，可以形成根据本实施例的半导体器件。这里，上述步骤是一个示例，并且根据实施例的半导体器件可以通过除上述步骤之外的步骤来制造。
在本实施例中，如上所述，氢从包含高浓度氢的绝缘膜ILH引入到作为包含p型杂质和n型杂质的氮化物半导体层的共掺杂层CD的部分区域中，因此可以灭活该区域中的p型杂质。从而，灭活区域用作n型半导体区域CDn，而未灭活区域保持作为p型半导体区域CDp。因此，n型半导体区域CDn和p型半导体区域CDp可形成在同一层中。这些区域中的杂质通过外延生长以晶体布置在理想位置，并且不通过使用可能破坏晶体的工艺(诸如离子注入)来实施，因此可以实现良好的半导体特性。
例如，如下所述，通过使用离子注入工艺或再生长工艺，n型半导体区域CDn和p型半导体区域CDp可形成在同一层中。将与这些工艺相比来描述本实施例的优点。
(1)通过使用离子注入工艺，n型半导体区域CDn和p型半导体区域CDp可形成在同一层中。然而，1)在注入的原子穿过其中的区域中，其中注入离子的层中的晶体被破坏，因此劣化了膜的结晶度和质量。在这种情况下，通过1200℃以上的高温热处理来在一定程度上恢复这些特性，但是不完全恢复；并且当想要保持膜的结晶度和质量时，离子应该注入到浅部分中，因此不能够形成每一个都具有期望厚度的n型半导体区域CDn和p型半导体区域CDp。此外，2)在离子注入中，难以控制注射量或注射能量，并且在当前条件下，例如，具有相对较低浓度的半导体区域(例如，n型半导体区域，n区域，具有1×1018cm-3以下的浓度)。此外，3)在离子注入中，需要注入的杂质统计地分布，并且注入少量离子的区域具有高阻抗等，这会导致半导体区域(CDn、CDp)的特性的变化。
相反，在本实施例中，1)不需要离子注入p型杂质(这里为Mg)和n型杂质(这里为Si)，因此可以避免由这些杂质的离子注入所可能引起的损伤。此外，在外延生长中，可以容易地控制将要形成的膜的厚度，因此可以形成厚度范围从小到大的膜，每一个都具有良好的特性。此外，2)在外延生长中，可以通过源气体的流速来容易地调整p型杂质(这里为Mg)和n型杂质(这里为Si)的浓度。此外，通过p型杂质(这里为Mg)和n型杂质(这里为Si)浓度之间的差异来确定杂质的浓度，因此可以容易地调整从低到高的大范围的杂质的浓度。具体地，可以容易地形成具有低杂质浓度的区域，其中低杂质浓度是用于增加半导体元件的击穿电压的必要条件。另外，3)在外延生长中，可以将p型杂质(这里为Mg)的浓度和n型杂质(这里为Si)的浓度控制为几乎均匀，因此可以抑制可能由p型杂质(这里为Mg)或n型杂质(这里为Si)的分布的变化所引起的特性变化。当p型杂质(这里为Mg)或n型杂质(这里为Si)的浓度用于以梯度分布时，可以容易地通过调整用于p型杂质或n型杂质的源气体的流速来实现。
(2)通过使用再生长工艺，可以在同一层中形成n型半导体区域CDn和p型半导体区域CDp。例如，在外延生长n型半导体区域CDn之后，通过去除将要形成p型半导体区域CDp的区域中去除n型半导体区域CDn来形成开口，此后在开口中外延地生长(再生长)p型半导体区域CDp。通过这种工艺，还可以在同一层中形成n型半导体区域CDn和p型半导体区域CDp。然而，在再生长工艺中，发生再生长的界面中可能引起晶体的不连续的平面，因此不能获得具有良好特性的半导体器件。相反，在本实施例中，可以连续地形成层压氮化物半导体层；在层之间的界面中不太可能引起不连续的平面；并且可以避免再生长步骤，从而不会引起源于再生长步骤的不连续的平面。
在本实施例中，如上所述，通过简单的步骤在同一层中精确形成n型半导体区域CDn和p型半导体区域CDp。此外，每个形成的n型半导体区域CDn和p型半导体区域CDp的特性也变得良好。
(应用示例)
在前述制造步骤中，将氢(H)从包含高浓度氢的膜扩散到共掺杂层CD中的步骤(所谓的固相扩散步骤)被描述为示例，但氢(H)可以通过离子注入步骤引入共掺杂层CD中。
在这种情况下，将要形成掩模膜(例如，氧化硅膜)，其覆盖将要形成用作沟道层的p型半导体区域CDp的区域并且在将要形成n型半导体区域CDn的区域中具有开口，并且通过将掩模膜用作掩模来将氢(H)离子注入到共掺杂层CD中，来代替形成包括含有高浓度氢的绝缘膜ILH并覆盖绝缘膜ILC的层压膜的步骤(参见图6和图7)。此后，执行热处理，使得通过氢(H)灭活被激活的p型杂质(这里为Mg)。
这里，氢原子(H)较小且轻，因此其可以深入地注入，即使在低能量下。此外，由于氢原子(H)轻且小并且可以利用低能量进行离子注入，所以可以执行离子注入而不破坏注入氢原子的层中的晶体。
即使在如此通过离子注入工艺形成n型半导体区域CDn和p型半导体区域CDp的情况下，也可以得到与通过固相扩散工艺形成的情况相同的效果。
在本应用示例中，通过离子注入工艺，氢(H)被直接引入到共掺杂层中；然而，氢(H)还可以离子注入到共掺杂层之上的膜中，并且从膜热扩散到共掺杂层。
(第二实施例)
在第一实施例中，将具有npn组成部分(n型半导体区域CDn/p型半导体区域CDp/n型半导体区域CDn)的水平MISFET被描述为示例，但是在同一层中形成的不同导电类型之间的结部分(pn结部分)的应用示例不应限于上述水平MISFET。在同一层中存在具有pn结部分的各种类型的半导体元件，但是在本实施例中将描述示例，其中，半导体元件被应用于垂直MISFET。
[结构描述]
图12是示出根据本实施例的半导体器件的结构的截面图。图12所示根据本实施例的半导体器件(半导体元件)是使用氮化物半导体的垂直MISFET。
在根据本实施例的半导体器件中，第一n-层NL1形成在衬底S之上。第一n-层NL1包括氮化物半导体层。
共掺杂层CD形成在第一n-层NL1之上。共掺杂层CD包括氮化物半导体层，其具有相对于氮化物半导体显示出p型的杂质和显示出n型的杂质。共掺杂层CD例如是GaN层，其包含作为p型杂质的Mg和作为n型杂质的Si。
共掺杂层CD具有p型半导体区域CDp和n型半导体区域CDn。具体地，共掺杂层CD具有位于栅电极GE下方的n型半导体区域CDn以及位于n型半导体区域CDn两侧的p型半导体区域CDp。因此，将用作p型半导体区域的CDp和将用作n型半导体区域的CDn形成在同一层中(参见图2的下部图)。将用作p型半导体区域的区域表示载体主要为空穴的区域，并且将用作n型半导体区域的区域表示载体主要为电子的区域。例如可以通过SCM确定半导体区域的极性(p型或n型)，并且例如可以通过SMM来确定载体的浓度(电子的浓度、空穴的浓度)。
这里，共掺杂层CD包含的p型杂质Mg的量大于n型杂质Si的量，这类似于第一实施例。换言之，共掺杂层CD中的p型杂质(这里为Mg)的浓度大于n型杂质(这里为Si)的浓度。因此，通过源于p型杂质(这里为Mg)的载体(空穴)来取消源于共掺杂层CD中的n型杂质(这里为Si)的载体(电子)，从而允许共掺杂层CD用作p型半导体区域。
通过将氢(H)引入到共掺杂层CD中将要形成n型半导体区域的区域，Mg可以被灭活(参见图2)。通过灭活Mg，源于p型杂质(这里为Mg)的载体(空穴)的浓度变得较低，例如为零。因此，在引入氢(H)的区域中，源于共掺杂层CD中的n型杂质(这里为Si)的载体(电子)变得占主导地位，因此该区域用作n型半导体区域CDn。不限制用于引入氢(H)的工艺，但是如第一实施例所述，可以使用离子注入工艺或固相扩散工艺。
第二n-层(也称为载体行进层)NL2形成在共掺杂层CD之上。第二n-层NL2包括氮化物半导体层。阻挡层L形成在第二n-层NL2之上。阻挡层L包括氮化物半导体层。稍后描述的源电极SE形成在包括第二n-层NL2和阻挡层L的层压膜的两侧上。源电极SE电耦合至p型半导体区域CDp。
栅电极GE经由栅极绝缘膜GI形成在阻挡层L之上。两个源电极SE分别形成在栅电极GE的两侧上。即，源电极SE形成在p型半导体区域CDp之上，以接触包括第二n-层NL2和阻挡层L的层压膜的侧壁。漏电极DE形成在衬底S的后表面之上。
在图12所示的垂直MISFET中，当电位施加于栅电极GE时，电子经由共掺杂层CD中的n型半导体区域CDn从源电极SE流动至漏电极DE。
通过如此将氢(H)引入共掺杂层CD，可以在同一层中形成p型半导体区域CDp和n型半导体区域CDn。
[制造方法的描述]
随后，将参照图13至图16描述根据本实施例的半导体器件的制造方法，并且半导体器件的结构将变得更清楚。图13至图16是示出根据本实施例的半导体器件的制造步骤的截面图。
如图13所示，第一n-层NL1、共掺杂层CD、第二n-层NL2和阻挡层L顺次形成在衬底S之上。这些层包括氮化物半导体层。
包括含有n型杂质的GaN的半导体衬底(n+GaN衬底)被用作衬底S，并且例如，通过使用MOCVD工艺等，包含n型杂质的GaN层作为第一n-层NL1外延生长在衬底S之上。氮化镓层被沉积为具有近似3μm的厚度，同时例如掺杂有作为n型杂质的Si。沉积膜中Si的浓度例如被设置为近似1×1016(1E16)cm-3。此后形成的所有第一n-层NL1和氮化物半导体层(III-V族化合物半导体层)通常利用III族元素表面极性(即，在本实施例中，镓表面极性或铝表面极性)来生长。
随后，共掺杂层CD形成在第一n-层NL之上。首先形成氮化物半导体层，同时掺杂有p型杂质和n型杂质(在它们被引入时)。例如，通过使用MOCVD工艺来生长包含p型杂质(这里为Mg)和n型杂质(这里为Si)的GaN层。例如，在载气和源气体被引入装置的同时生长该层。作为载气，使用氢气、氮气或它们的混合气体。作为源气体，使用包含氮化物半导体层(这里为GaN层)的组成元素的气体或者包含p型杂质和n型杂质的组成元素的气体，这类似于第一实施例。
例如，GaN层(其中Mg的浓度(掺杂量)为1×1018cm-3且Si的浓度为1×1016cm-3)被生长为具有近似500nm的厚度。当然，可以根据应用任意地选择用于掺杂的杂质的类型和浓度以及氮化物半导体的材料和厚度。作为氮化物半导体的材料，使用除GaN之外的AlN或InN。还可以使用它们的混合晶体。对于用于掺杂的杂质，例如，除Si之外的S、Se等可用作n型杂质；并且例如，除Mg之外的Be、C等可用作p型杂质。其中，可优选使用Si和Mg。
这里，需要使激活p型杂质的浓度高于激活n型杂质的浓度(激活n型杂质的浓度<激活p型杂质的浓度)。优选地，考虑到它们的激活率，调整引入到共掺杂层CD中的p型杂质(这里为Mg)和n型杂质(这里为Si)中的每一个的量。
随后，例如，通过使用MOCVD工艺等，在共掺杂层CD之上外延生长包含n型杂质的GaN层作为第二n-层NL2。例如，氮化镓层被沉积具有近似50nm的厚度，同时掺杂有作为n型杂质的Si。沉积膜中Si的浓度例如设置为近似1×1016(1E16)cm-3。
随后，例如，通过使用MOCVD工艺等，在第二n-层NL2之上外延生长AlGaN层作为阻挡层L。例如，具有0.2的Al组成率的AlGaN层被沉积为具有近似20nm的厚度。
随后，执行用于激活共掺杂层CD中的p型杂质(这里为Mg)的热处理。例如，在800℃的氮气氛中执行热处理30分钟。从而，激活p型杂质(这里为Mg)。这里，容易地激活n型杂质(这里为Si)，并且已经激活而不需要经受热处理。
随后，包括含有高浓度氢的绝缘膜ILH和覆盖绝缘膜ILC的层压膜(未示出，参见图7)形成在将要形成n型半导体区域CDn的区域之上。层压膜可以类似于第一实施例形成。随后，通过执行热处理将氢(H)引入共掺杂层CD。通过引入氢(H)，激活的p型杂质(这里为MG)被灭活，从而允许该区域用作n型半导体区域CDn(图14)。可选地，如第一实施例所述，通过使用离子注入工艺，氢(H)可以引入到共掺杂层CD中。
随后，如图15所述，经由栅极绝缘膜GI，栅电极GE形成在n型半导体区域CDn上方的阻挡层L之上。例如，可以与第一实施例相同的方式，可以形成栅极绝缘膜GI和栅电极GE。随后，图案化第二n-层NL2和阻挡层L(图16)。
随后，两个源电极SE形成在栅电极GE的两侧上，并且进一步，漏电极DE形成在衬底S的后表面之上(参见图12)。这些电极可以通过形成导电膜并图案化它们来形成。可选地，可以在栅电极GE之上形成层间绝缘膜之后形成源电极SE。
通过上述步骤，可以形成根据本实施例的半导体器件。这里，上述步骤是一个示例，并且根据本实施例的半导体器件可以通过除上述步骤之外的步骤来制造。
此外，在本实施例中，通过如此将氢从包含高浓度氢的绝缘膜引入到共掺杂层CD(其是包含p型杂质和n型杂质的氮化物半导体层)的部分区域中，区域中的p型杂质可以被灭活。从而，灭活区域用作n型半导体区域CDn，同时未灭活区域保持作为p型半导体区域CDp。因此，可以在同一层中形成n型半导体区域CDn和p型半导体区域CDp。这些区域中的杂质通过外延生长以晶体布置在理想位置，并且不通过使用可能破坏晶体的工艺(诸如离子注入)来实施，因此可以实现良好的半导体特性。此外，如第一实施例所述，与通过使用离子注入工艺或再生长工艺在同一层中形成n型半导体区域CDn和p型半导体区域CDp的情况相比可以显示出各种优势。
此外，在根据本实施例的半导体器件中，可以利用第一n-层NL1和共掺杂层CD来实现较大的击穿电压。例如，通过具有3μm厚度的第一n-层NL1和具有500nm厚度的共掺杂层CD，可以将半导体器件的击穿电压固定为900V以上，假设GaN的理论击穿电压为3MV/cm。从而，可以减少源电极SE和栅电极GE之间的距离，从而使得减小了半导体元件的面积。
(第三实施例)
在本实施例中，将描述形成在同一层中的不同导电类型之间的结部分(pn结部分)被应用于功率MISFET中的超结结构部分。
[结构描述]
图17是示出根据本实施例的半导体器件的结构的截面图。根据本实施例的半导体器件(半导体元件)是采用超结结构的垂直功率MISFET。
在根据本实施例的半导体器件中，n-层NL形成在衬底S之上。n-层NL包括氮化物半导体层。
共掺杂层CD形成在n-层NL之上。共掺杂层CD包括氮化物半导体层，其具有分别相对于氮化物半导体显示出p型的杂质和显示出n型的杂质。共掺杂层CD例如是包含作为p型杂质的Mg和作为n型杂质的Si的GaN层。共掺杂层CD的厚度例如近似为5μm。
共掺杂层CD具有p型半导体区域CDp以及n型半导体区域CDn1和CDn2。具体地，共掺杂层CD具有位于栅电极GE下方的n型半导体区域CDn1以及位于n型半导体区域CDn1两侧的p型半导体区域CDp。共掺杂层CD还具有位于栅电极GE之间的n型半导体区域CDn2。将用作p型半导体区域的CDp以及将用作n型半导体区域的CDn1和CDn2由此形成在同一层中。将用作p型半导体区域的区域表示载体主要为空穴的区域，以及将用作n型半导体区域的区域表示载体主要为电子的区域。半导体区域的极性(p型或n型)例如可以通过SCM来确定，并且例如可以通过SMM确定载体的浓度(电子的浓度，空穴的浓度)。
这里，共掺杂层CD包含的作为p型杂质的Mg的量大于作为n型杂质的Si的量，这类似于第一实施例。换言之，共掺杂层CD中的p型杂质(这里为Mg)的浓度高于n型杂质(这里为Si)的浓度。因此，通过源于p型杂质(这里为Mg)的载体(空穴)来取消引入H之前源于共掺杂层CD中的n型杂质(这里为Si)的载体(电子)，从而使得共掺杂层CD用作p型半导体区域(CDp)。
这里，共掺杂层CD具有多个p型半导体区域(也称为p型列区域或p型柱)CDp以及多个n型半导体区域(也称为n型列区域或n型柱)CDn1。交替地布置p型半导体区域CDp和n型半导体区域CDn1。周期性地布置p型半导体区域CDp和n型半导体区域CDn的这种结构被称为超结结构(SJ组成部分)。通过这种结构，耗尽层横向地从p型半导体区域CDp和n型半导体区域CDn1之间的边界区域延伸，即从pn结开始纵向延伸，因此可以使击穿电压稳定。
功率MISFET具有经由栅极绝缘膜GI布置在n型半导体区域CDn1之上的栅电极GE。例如，氧化硅膜可用作栅极绝缘膜GI。如上所述，n型半导体区域CDn2形成在栅电极GE之间。
栅电极GE覆盖有层间绝缘膜IL。源电极SE形成在n型半导体区域CDn2之上，以及漏电极DE形成在衬底S的后表面之上。
此外，在本实施例中，通过将氢(H)引入到共掺杂层CD中，如此可以在同一层中形成p型半导体区域CDp以及n型半导体区域CDn1和CDn2。
[制造方法的描述]
随后，将参照图18至图23描述根据本实施例的半导体器件的制造方法，并且半导体器件的结构将变得清楚。图18至图23均是示出根据本实施例的半导体器件的制造步骤的截面图。
如图18所示，n-层NL和共掺杂层CD顺次形成在衬底S之上。这些层包括氮化物半导体层。
例如，包括含有n型杂质的GaN的半导体衬底(n+GaN衬底)被用作衬底，并且例如，通过使用MOCVD工艺等，在衬底S之上外延生长包含n型杂质的GaN层作为n-层NL。例如，沉积氮化镓层，同时掺杂有作为n型杂质的Si。此后形成的所有n-层NL和氮化物半导体层(III-V族化合物半导体层)通常利用III族元素表面极性(即，在本实施例中，镓表面极性或铝表面极性)来生长。
随后，共掺杂层CD形成在n-层NL之上。首先形成氮化物半导体层，同时掺杂有p型杂质和n型杂质(在它们被引入时)。例如，包含p型杂质(这里为Mg)和n型杂质(这里为Si)的GaN层例如通过使用MOCVD工艺来生长。例如，生长该层，同时载气和源气体被引入装置。作为源气体，使用包含氮化物半导体层(这里为GaN层)的组成元素的气体或者包含p型杂质和n型杂质的组成元素的气体，这类似于第一实施例。
例如，Mg的浓度(掺杂量)为1×1018cm-3且Si的浓度为1×1016cm-3的GaN层被生长为具有近似5μm的厚度。当然，可以根据应用任意地选择用于掺杂的杂质的类型和浓度以及氮化物半导体的材料和厚度。作为氮化物半导体的材料，使用除GaN之外的AlN或InN。还可以使用它们的混合晶体。对于用于掺杂的杂质，例如，除Si之外的S、Se等可用作n型杂质；并且例如，除Mg之外的Be、C等可用作p型杂质。其中，可优选使用Si和Mg。
这里，需要使激活p型杂质的浓度高于激活n型杂质的浓度(激活n型杂质的浓度<激活p型杂质的浓度)。优选地，考虑到它们的激活率，调整引入到共掺杂层CD中的p型杂质(这里为Mg)和n型杂质(这里为Si)中的每一个的量。
随后，执行用于激活共掺杂层CD中的p型杂质(这里为Mg)的热处理。例如，在800℃的氮气氛中执行热处理30分钟。从而，激活p型杂质(这里为Mg)。容易地激活n型杂质(这里为Si)，并且已经激活的不需要经受热处理。
随后，在将形成n型半导体区域CDn的区域之上形成包括含有高浓度氢的绝缘膜和覆盖绝缘膜的层压膜(未示出，参见图7)。层压膜可以类似于第一实施例来形成。随后，通过执行热处理将氢(H)引入到共掺杂层CD中。通过引入氢(H)，激活的p型杂质(这里为Mg)被灭活，从而使得该区域用作n型半导体区域CDn(图19)。可选地，如第一实施例所述，通过使用离子注入工艺，氢(H)可以被引入共掺杂层CD中。
当共掺杂层CD的厚度较大时，可以多次(例如，2次)执行引入氢(H)的步骤。如图20所示，例如，GaN层被生长为具有近似2.5μm的厚度，使得氢(H)从包含高浓度氢的绝缘膜(未示出)引入，并且进一步，GaN层(CD)被生长为具有近似2.5μm的厚度，使得氢(H)从包含高浓度氢的绝缘膜(未示出)引入(参见图19)。
随后，如图21所示，栅电极GE经由栅极绝缘膜GI形成在n型半导体区域CDn1之上。以与第一实施例相同的方式，例如可以形成栅极绝缘膜GI和栅电极GE。
随后，如图22所示，通过将栅电极GE用作掩模，在栅电极GE之间离子注入氢(H)。此后，由于热处理通过氢(H)合并灭活被激活的p型杂质(这里为Mg)，并且n型半导体区域CDn2形成在栅电极GE之间，并且在p型半导体区域CDp的上部分中。
随后，如图23所示，层间绝缘膜IL形成在栅电极GE之上，然后通过去除n型半导体区域CDn2之上的层间绝缘膜IL来形成开口。随后，导电膜沉积在包括开口内侧的层间绝缘膜IL之上，并且图案化导电膜，从而形成源电极SE。随后，漏电极DE形成在衬底S的后表面之上(参见图17)。
通过上述步骤，可以形成根据本实施例的半导体器件。上述步骤是一个示例，并且可以通过除上述步骤之外的步骤来制造根据本实施例的半导体器件。
此外，在本实施例中，通过如此将氢引入到共掺杂层CD(包含p型杂质和n型杂质的氮化物半导体层)的部分区域中，可以灭活该区域中的p型杂质。从而，灭活区域用作n型半导体区域CDn1和CDn2，并且未灭活区域保持作为p型半导体区域CDp，因此可以在同一层中形成n型半导体区域CDn1和CDn2以及p型半导体区域CDp。这些区域中的杂质通过外延生长以晶体布置在理想位置，并且不通过使用可能破坏晶体的工艺(诸如离子注入)来实施，因此可以实现良好的半导体特性。此外，如第一实施例所述，与通过使用离子注入工艺或再生长工艺形成在同一层中的n型半导体区域和p型半导体区域的情况相比可以显示出各种优势。
在上述步骤中，通过固相扩散工艺形成n型半导体区域CDn1，并且通过离子注入工艺形成n型半导体区域CDn2；然而，可以通过离子注入工艺来形成n型半导体区域CDn1，而通过固相扩散工艺形成n型半导体区域CDn2。可选地，可以通过固相扩散工艺或离子注入工艺来形成n型半导体区域CDn1和CDn2。
上文基于优选实施例具体描述了发明人做出的本发明；然而，不需要说，本发明不应限于优选实施例，并且在不背离本发明的精神的范围内可以对本发明进行各种修改。
例如，在上面的第一至第三实施例中，MISFET被主要描述为示例，但是存在在相同层中具有pn结部分的各种类型的半导体元件。这些pn结部分可应用于各种半导体器件(诸如功率电子器件)、高频放大器件、用于切换电源或反相器等的电路、功率模块和高频放大器。

Claims (20)

1.一种半导体器件，包括：
氮化物半导体层，形成在衬底之上并且具有n型半导体区域和p型半导体区域，
其中所述氮化物半导体层具有p型杂质和n型杂质，并且
其中在所述氮化物半导体层中，所述p型杂质的浓度大于所述n型杂质的浓度。
2.根据权利要求1所述的半导体器件，包括：
栅电极，经由栅极绝缘膜形成在所述氮化物半导体层之上。
3.根据权利要求2所述的半导体器件，
其中所述n型半导体区域包含氢，并且
其中所述n型半导体区域中氢的浓度高于所述p型半导体区域中氢的浓度。
4.根据权利要求2所述的半导体器件，
其中在所述氮化物半导体层中，所述p型杂质的浓度是所述n型杂质的浓度的两倍以上。
5.根据权利要求2所述的半导体器件，包括：
源电极和漏电极，在所述栅电极的两侧上形成在所述氮化物半导体层之上。
6.根据权利要求5所述的半导体器件，包括：
杂质层，位于所述氮化物半导体层与所述源电极之间以及所述氮化物半导体层与所述漏电极之间。
7.根据权利要求2所述的半导体器件，包括：
源电极，电耦合至所述n型半导体区域；以及
漏电极，形成在所述衬底的后表面之上。
8.根据权利要求1所述的半导体器件，
其中所述p型杂质是Mg且所述n型杂质是Si。
9.一种半导体器件，包括：
氮化物半导体层，形成在衬底之上并且具有交替布置有n型半导体区域和p型半导体区域的组成部分；以及
栅电极，经由栅极绝缘膜形成在所述氮化物半导体层之上，
其中所述氮化物半导体层具有p型杂质和n型杂质，并且
其中在所述氮化物半导体层中，所述p型杂质的浓度大于所述n型杂质的浓度。
10.根据权利要求9所述的半导体器件，
其中所述n型半导体区域包含氢，并且
其中所述n型半导体区域中氢的浓度大于所述p型半导体区域中氢的浓度。
11.根据权利要求9所述的半导体器件，
其中在所述氮化物半导体层中，所述p型杂质的浓度是所述n型杂质的浓度的两倍以上。
12.根据权利要求9所述的半导体器件，包括：
源电极，形成在所述氮化物半导体层之上；以及
漏电极，形成在所述衬底的后表面之上。
13.根据权利要求9所述的半导体器件，
其中所述p型杂质是Mg，并且所述n型杂质是Si。
14.一种半导体器件的制造方法，包括以下步骤：
(a)在衬底之上形成包含p型杂质和n型杂质的氮化物半导体层；以及
(b)将氢引入到所述氮化物半导体层的第一区域中，
其中通过步骤(b)允许将所述第一区域用作n型半导体区域。
15.根据权利要求14所述的半导体器件的制造方法，
其中所述步骤(b)是通过执行热处理使氢从形成在所述第一区域之上且包含氢的膜扩散到所述第一区域中的步骤。
16.根据权利要求14所述的半导体器件的制造方法，
其中所述步骤(b)包括以下步骤：
(b1)通过将在所述第一区域中具有开口的膜用作掩模来离子注入氢；以及
(b2)在所述步骤(b1)之后，执行热处理。
17.根据权利要求14所述的半导体器件的制造方法，
其中在所述氮化物半导体层中，所述p型杂质的浓度大于所述n型杂质的浓度。
18.根据权利要求14所述的半导体器件的制造方法，
其中在所述步骤(b)中，氢不被引入所述氮化物半导体层的第二区域中，并且所述第二区域是p型半导体区域。
19.根据权利要求14所述的半导体器件的制造方法，包括以下步骤：
(c)经由栅极绝缘膜将栅电极形成在所述氮化物半导体层之上。
20.根据权利要求14所述的半导体器件的制造方法，
其中所述p型杂质是Mg且所述n型杂质是Si。
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