CN106898654A - 一种薄膜晶体管及其制备方法、阵列基板、显示装置 - Google Patents
一种薄膜晶体管及其制备方法、阵列基板、显示装置 Download PDFInfo
- Publication number
- CN106898654A CN106898654A CN201710131906.0A CN201710131906A CN106898654A CN 106898654 A CN106898654 A CN 106898654A CN 201710131906 A CN201710131906 A CN 201710131906A CN 106898654 A CN106898654 A CN 106898654A
- Authority
- CN
- China
- Prior art keywords
- layer
- tft
- ohmic contact
- film transistor
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 70
- 238000002360 preparation method Methods 0.000 title claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 104
- 229910052751 metal Inorganic materials 0.000 claims abstract description 104
- 230000004888 barrier function Effects 0.000 claims abstract description 61
- 239000010408 film Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 9
- 239000013078 crystal Substances 0.000 claims description 7
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims 1
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 73
- 230000000694 effects Effects 0.000 abstract description 11
- 238000005530 etching Methods 0.000 description 14
- 238000000151 deposition Methods 0.000 description 11
- 239000011521 glass Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本申请公开了一种薄膜晶体管及其制备方法、阵列基板、显示装置,用以使得有源层不与薄膜晶体管中的源极金属层和漏极金属层直接接触,从而降低有源层与源极金属层和漏极金属层之间的欧姆接触电阻,从而提高垂直型非晶硅薄膜晶体管中有源层与源极金属层和漏极金属层之间的欧姆接触效果,进而可以提高薄膜晶体管的工作稳定性。本申请实施例提供的一种薄膜晶体管,该薄膜晶体管包括:源极金属层,位于所述源极金属层之上的第一欧姆接触层,位于所述第一欧姆接触层之上的第一绝缘层,位于所述第一绝缘层之上且与所述第一欧姆接触层接触的有源层,位于所述有源层之上的第二欧姆接触层;位于所述第二欧姆接触层之上的漏极金属层。
Description
技术领域
本申请涉及显示技术领域,尤其涉及一种薄膜晶体管及其制备方法、阵列基板、显示装置。
背景技术
目前高分辨率显示产品成为市场主流趋势,实现液晶显示面板的高分辨率显示,对其像素开口率的要求越来越高,因此缩小薄膜晶体管(Thin Film Transistor,TFT)的尺寸变得尤为关键。现有技术中,存在一种垂直型TFT结构,可以大大减小TFT的尺寸,如图1所示,该垂直型TFT结构包括:玻璃基板12、缓冲层16、像素层17、源极金属层1、第一绝缘层3、氧化物(IGZO)层18、漏极金属层6、第二绝缘层7以及栅极金属层8,其中氧化物(IGZO)18属于有源层。虽然图1所示的垂直型TFT结构可以大大减小TFT的尺寸,但是该垂直型TFT结构目前仅适用于氧化物TFT,而非晶硅型TFT中非晶硅作为有源层,由于有源层与源极金属层及漏极金属层直接接触,因此非晶硅型TFT的欧姆接触较差,导致非晶硅型TFT的稳定性较差。
发明内容
本申请实施例提供了一种薄膜晶体管、阵列基板、显示面板、显示装置及制备方法,用以使得有源层不与薄膜晶体管中的源极金属层和漏极金属层直接接触,从而降低有源层与源极金属层和漏极金属层之间的欧姆接触电阻,从而提高垂直型非晶硅薄膜晶体管中有源层与源极金属层和漏极金属层之间的欧姆接触效果,进而可以提高薄膜晶体管的工作稳定性。
本申请实施例提供的一种薄膜晶体管,该薄膜晶体管包括:源极金属层,位于所述源极金属层之上的第一欧姆接触层,位于所述第一欧姆接触层之上的第一绝缘层,位于所述第一绝缘层之上且与所述第一欧姆接触层接触的有源层,位于所述有源层之上的第二欧姆接触层;位于所述第二欧姆接触层之上的漏极金属层。
本申请实施例提供的薄膜晶体管,通过在所述第一欧姆接触层之上设置所述第一绝缘层,之后在所述第一绝缘层之上设置有源层,并且所述有源层与所述第一欧姆接触层接触,再在所述有源层之上设置第二欧姆接触层,所述有源层与所述第一欧姆接触层和所述第二欧姆接触层接触,即有源层分别通过第一欧姆接触层、第二欧姆接触层与薄膜晶体管中的源极金属层和漏极金属层接触,从而降低有源层与薄膜晶体管中的源极金属层和漏极金属层之间的欧姆接触电阻,提高有源层与所述源极金属层和所述漏极金属层之间的欧姆接触效果,进而可以提高薄膜晶体管的工作稳定性。
较佳地,所述有源层完全覆盖所述第一绝缘层。
本申请实施例提供的薄膜晶体管,由于有源层完全覆盖第一绝缘层,从而使得第二欧姆接触层与所述有源层完全接触,从而可以增加所述有源层与所述第二欧姆接触层之间的接触面积,进一步降低所述有源层与所述漏极金属层之间的欧姆接触电阻,从而可以提高有源层与接触效果,进而可以提薄膜晶体管的工作稳定性。
较佳地,所述有源层在所述第一绝缘层两侧分别与所述第一欧姆接触层接触。
较佳地,所述有源层包括非晶硅。
较佳地,所述第一欧姆接触层和所述第二欧姆接触层包括电子型掺杂非晶硅。
较佳地,所述薄膜晶体管还包括:
位于所述漏极金属层之上的第二绝缘层;
位于所述第二绝缘层之上的栅极金属层。
本申请实施例提供的一种阵列基板,包括本申请实施例提供的薄膜晶体管。
本申请实施例提供的一种显示面板,包括本申请实施例提供的阵列基板。
本申请实施例提供的一种显示装置,包括本申请实施例提供的显示面板。
本申请实施例提供的一种薄膜晶体管制备方法,该方法包括:
在源极金属层之上设置第一欧姆接触层;
在所述第一欧姆接触层之上设置第一绝缘层;
在所述第一绝缘层之上设置与所述第一欧姆接触层接触的有源层;
在所述有源层之上设置第二欧姆接触层。
附图说明
为了更清楚地说明本申请实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简要介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域的普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为现有技术的垂直型薄膜晶体管结构的示意图;
图2为本申请实施例提供的第一种薄膜晶体管的结构示意图;
图3为本申请实施例提供的第二种薄膜晶体管的结构示意图;
图4为本申请实施例提供的第三种薄膜晶体管的结构示意图;
图5为本申请实施例提供的一种薄膜晶体管制备方法的流程示意图;
图6为本申请实施例提供的制备如图4所示的薄膜晶体管的第一种方法的流程示意图;
图7为本申请实施例提供的制备如图4所示的薄膜晶体管的第二种方法的流程示意图;
图8为本申请实施例提供的制备如图4所示的薄膜晶体管的第三种方法的流程示意图;
图9为本申请实施例提供的制备如图4所示的薄膜晶体管的第四种方法的流程示意图。
具体实施方式
本申请实施例提供了一种薄膜晶体管、阵列基板、显示面板、显示装置及制备方法,用以使得有源层不与薄膜晶体管中的源极金属层和漏极金属层直接接触,从而降低有源层与源极金属层和漏极金属层之间的欧姆接触电阻,从而提高垂直型非晶硅薄膜晶体管中有源层与源极金属层和漏极金属层之间的欧姆接触效果,进而提高薄膜晶体管的工作稳定性。
本申请实施例提供的一种薄膜晶体管,如图2所示,该薄膜晶体管包括:源极金属层1、位于所述源极金属层1之上的第一欧姆接触层9,位于所述第一欧姆接触层9之上的第一绝缘层3,位于所述第一绝缘层3之上且与所述第一欧姆接触层9接触的有源层10,位于所述有源层10之上的第二欧姆接触层11,位于所述第二欧姆接触层11之上的漏极金属层6,位于所述漏极金属层6之上的第二绝缘层7,位于所述第二绝缘层7之上的栅极金属层8。
本申请实施例提供的薄膜晶体管,通过在所述第一欧姆接触层之上设置所述第一绝缘层,之后在所述第一绝缘层之上设置有源层,并且所述有源层与所述第一欧姆接触层接触,再在所述有源层之上设置第二欧姆接触层,所述有源层与所述第一欧姆接触层和所述第二欧姆接触层接触,即有源层分别通过第一欧姆接触层、第二欧姆接触层与薄膜晶体管中的源极金属层和漏极金属层接触,从而降低有源层与薄膜晶体管中的源极金属层和漏极金属层之间的欧姆接触电阻,提高有源层与所述源极金属层和所述漏极金属层之间的欧姆接触效果,进而可以提高垂直型非晶硅薄膜晶体管的工作稳定性。
较佳地,如图3所示,有源层10完全覆盖第一绝缘层3。
需要说明的是,有源层与欧姆接触层之间的接触面积大小影响有源层与源极金属层和漏极金属层之间的欧姆接触效果,从而影响整个TFT的工作稳定性,所述第一欧姆接触层和所述第二欧姆接触层之间的接触面积越大,所述有源层与所述源极金属层和所述漏极金属层之间的欧姆接触效果越好。
本申请实施例提供的如图3所示的薄膜晶体管,由于有源层完全覆盖第一绝缘层,从而使得第二欧姆接触层与所述有源层完全接触,如图3所示的区域13,增加有源层与第二欧姆接触层之间的接触面积,进一步提高有源层与漏极金属层6之间的欧姆接触效果,提高薄膜晶体管的工作稳定性。
较佳地,如图3所示,所述有源层10在所述第一绝缘层3两侧分别与所述第一欧姆接触层9接触。
需要说明的是,如图3所示的薄膜晶体管,可以根据实际情况控制有源层10与第一欧姆接触层9之间的接触面积,即区域14的面积,所述有源层10与所述第一欧姆接触层9之间的接触的面积越大,有源层10与源极金属层1之间的欧姆接触效果越好。
较佳地,所述有源层包括非晶硅(a-Si)。
较佳地,所述第一欧姆接触层和所述第二欧姆接触层包括电子型掺杂非晶硅(n+a-Si)。
以有源层全部为a-Si层5、第一欧姆接触层为第一n+a-Si层2以及第二欧姆接触层为第二n+a-Si层4的情况为例,本申请实施例提供的薄膜晶体管结构如图4所示,a-Si层5完全覆盖第一绝缘层3,a-Si层5在第一绝缘层3两侧与第一n+a-Si层2接触,第二n+a-Si层4与a-Si层5完全接触。
本申请实施例提供的一种阵列基板,包括本申请实施例提供的薄膜晶体管。
本申请实施例提供的一种显示面板,包括本申请实施例提供的阵列基板。
例如,本申请实施例提供的显示面板,可以是液晶显示面板或有机发光二极管(Organic Light-Emitting Diode,OLED)显示面板等。
本申请实施例提供的一种显示装置,包括本申请实施例提供的显示面板。
例如,本申请实施例中所述的显示装置,可以是手机、电视、电脑等装置。
与本申请实施例提供的薄膜晶体管相对应,本申请实施例还提供了一种薄膜晶体管制备方法,如图5所示,该方法包括:
S501、在源极金属层之上设置第一欧姆接触层;
S502、在所述第一欧姆接触层之上设置第一绝缘层;
S503、在所述第一绝缘层之上设置与所述第一欧姆接触层接触的有源层;
S504、在所述有源层之上设置第二欧姆接触层。
下面,以制备如图4所示的薄膜晶体管为例,对本申请实施例提供的薄膜晶体管制备方法进行说明:
较佳地,如图4所示的薄膜晶体管还包括玻璃基板(图4中未示出)。
方式一,如图6所示,制备如图4所示的薄膜晶体管具体包括如下步骤:
S601、在玻璃基板12上依次沉积源极金属层、n+a-Si层,曝光之后刻蚀n+a-Si层、源极金属层,形成第一n+a-Si层2、源极金属层1;
S602、在所述第一n+a-Si层2之上沉积绝缘层,曝光之后刻蚀形成第一绝缘层3;
S603、在所述第一绝缘层3之上沉积a-Si层,在a-Si层之上沉积第二层n+a-Si,曝光之后初步对第二层n+a-Si以及a-Si层进行刻蚀,形成第二n+a-Si层4以及a-Si层5;
S604、在所述第二n+a-Si层4之上沉积漏极金属层,曝光之后刻蚀漏极金属层形成漏极金属层,同时进一步刻蚀第二n+a-Si层4,使得第一n+a-Si层2与第二n+a-Si层4不接触,并且使得位于第一绝缘层3两侧的a-Si层露出,形成沟道15;
S605、在所述漏极金属层6之上设置第二绝缘层7,并在所述第二绝缘层7上刻蚀过孔(图中未示出);
S606、在第二绝缘层7之上沉积栅极金属层,曝光之后刻蚀形成栅极金属层8。
方式二,如图7所示,制备如图4所示的薄膜晶体管具体包括如下步骤:
S701、在玻璃基板12上依次沉积源极金属层、n+a-Si层,曝光之后刻蚀n+a-Si层以及金属层,形成第一n+a-Si层2、源极金属层1;
S702、在所述第一n+a-Si层2之上沉积绝缘层,曝光之后刻蚀形成第一绝缘层3;
S703、在所述第一绝缘层3之上沉积a-Si层,曝光之后刻蚀形成a-Si层5;
S704、在所述a-Si层5之上依次沉积n+a-Si层、漏极金属层,曝光之后刻蚀漏极金属层以及n+a-Si层,形成漏极金属层6、第二n+a-Si层4,使得第一n+a-Si层2与第二n+a-Si层4不接触,并使得位于第一绝缘层3两侧的a-Si层露出形成沟道15;
S705、在所述漏极金属层之上设置第二绝缘层7,并在第二绝缘层7上刻蚀过孔(图中未示出);
S706、在所述第二绝缘层之上沉积金属层,曝光之后刻蚀该金属层,形成栅极金属层。
方式三,如图8所示,制备如图4所示的薄膜晶体管具体包括如下步骤:
S801、在玻璃基板12上沉积源极金属层,曝光之后刻蚀形成源极金属层1;
S802、在所述源极金属层1之上依次沉积n+a-Si层、绝缘层,曝光之后刻蚀绝缘层、n+a-Si层,形成第一绝缘层3以及第一n+a-Si层2;
S803、在所述第一绝缘层3之上依次沉积a-Si层、n+a-Si层,曝光之后刻蚀a-Si层以及n+a-Si层,形成第二n+a-Si层4以及a-Si层5;
S804、在所述第二n+a-Si层4之上沉积漏极金属层,曝光之后刻蚀漏极金属层形成漏极金属层,同时进一步刻蚀第二n+a-Si层4,使得第一n+a-Si层2与第二n+a-Si层4不接触,并且使得位于第一绝缘层3两侧的a-Si层露出,形成沟道15;
S805、在所述漏极金属层层6之上设置第二绝缘层7,并在第二绝缘层7上刻蚀过孔(图中未示出);
S806、在第二绝缘层7之上沉积栅极金属层,曝光之后刻蚀形成栅极金属层8。
方式四,如图9所示,制备如图4所示的薄膜晶体管具体包括如下步骤:
S901、在玻璃基板12上沉积源极金属层,曝光之后刻蚀形成源极金属层1;
S902、在所述源极金属层1之上依次沉积n+a-Si层、绝缘层,曝光之后刻蚀绝缘层以及n+a-Si层,形成第一绝缘层3以及第一n+a-Si层2;
S903、在所述第一n+a-Si层2之上沉积a-Si层,曝光之后刻蚀形成a-Si层5;
S904、在所述a-Si层5之上依次沉积n+a-Si层、漏极金属层,曝光之后刻蚀漏极金属层、n+a-Si层,形成漏极金属层6、第二n+a-Si层5,使得第一n+a-Si层2与第二n+a-Si层4不接触,并使得位于第一绝缘层3两侧的a-Si层露出,形成沟道15;
S905、在所述漏极金属层6之上设置第二绝缘层7,并在第二绝缘层进行过孔刻蚀(图中未示出);
S906、在所述第二绝缘层7之上沉积栅极金属层,曝光之后刻蚀形成栅极金属层8。
需要说明的是,本申请实施例提供的上述制备薄膜晶体管的四种方式,只是在制备薄膜晶体管过程中的对薄膜晶体管每层的刻蚀的顺序不同,但均可以形成如图4所示的薄膜晶体管,上述制备薄膜晶体管的四种不同方式,对薄膜晶体管的性能并无影响,在制备薄膜晶体管时,可以根据实际需要选择合适的薄膜晶体管制备方式。
综上所述,本申请实施例提供的薄膜晶体管、阵列基板、显示面板、显示装置以及薄膜晶体管的制备方法,通过在所述第一欧姆接触层之上设置所述第一绝缘层,之后在所述第一绝缘层之上设置有源层,并且所述有源层与所述第一欧姆接触层接触,再在所述有源层之上设置第二欧姆接触层,所述有源层与所述第一欧姆接触层和所述第二欧姆接触层接触,即有源层分别通过第一欧姆接触层、第二欧姆接触层与薄膜晶体管中的源极金属层和漏极金属层接触,从而降低有源层与薄膜晶体管中的源极金属层和漏极金属层之间的欧姆接触电阻,提高有源层与所述源极金属层和所述漏极金属层之间的欧姆接触效果,进而可以提高垂直型非晶硅薄膜晶体管的工作稳定性。
显然,本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样,倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内,则本申请也意图包含这些改动和变型在内。
Claims (10)
1.一种薄膜晶体管,其特征在于,该薄膜晶体管包括:源极金属层,位于所述源极金属层之上的第一欧姆接触层,位于所述第一欧姆接触层之上的第一绝缘层,位于所述第一绝缘层之上且与所述第一欧姆接触层接触的有源层,位于所述有源层之上的第二欧姆接触层;位于所述第二欧姆接触层之上的漏极金属层。
2.根据权利要求1所述的薄膜晶体管,其特征在于,所述有源层完全覆盖所述第一绝缘层。
3.根据权利要求2所述的薄膜晶体管,其特征在于,所述有源层在所述第一绝缘层两侧分别与所述第一欧姆接触层接触。
4.根据权利要求1所述的薄膜晶体管,其特征在于,所述有源层包括非晶硅。
5.根据权利要求1所述的薄膜晶体管,其特征在于,所述第一欧姆接触层和所述第二欧姆接触层包括电子型掺杂非晶硅。
6.根据权利要求1所述的薄膜晶体管,其特征在于,所述薄膜晶体管还包括:
位于所述漏极金属层之上的第二绝缘层;
位于所述第二绝缘层之上的栅极金属层。
7.一种阵列基板,其特征在于,包括权利要求1~6任一权利要求所述的薄膜晶体管。
8.一种显示面板,其特征在于,包括权利要求7所述的阵列基板。
9.一种显示装置,其特征在于,包括权利要求8所述的显示面板。
10.一种薄膜晶体管制备方法,其特征在于,该方法包括:
在源极金属层之上设置第一欧姆接触层;
在所述第一欧姆接触层之上设置第一绝缘层;
在所述第一绝缘层之上设置与所述第一欧姆接触层接触的有源层;
在所述有源层之上设置第二欧姆接触层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710131906.0A CN106898654B (zh) | 2017-03-07 | 2017-03-07 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710131906.0A CN106898654B (zh) | 2017-03-07 | 2017-03-07 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106898654A true CN106898654A (zh) | 2017-06-27 |
CN106898654B CN106898654B (zh) | 2020-02-18 |
Family
ID=59185915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710131906.0A Active CN106898654B (zh) | 2017-03-07 | 2017-03-07 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN106898654B (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024060366A1 (zh) * | 2022-09-23 | 2024-03-28 | 武汉华星光电技术有限公司 | 显示面板 |
WO2024119795A1 (zh) * | 2022-12-08 | 2024-06-13 | 武汉华星光电技术有限公司 | 显示面板及显示装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5397721A (en) * | 1993-01-29 | 1995-03-14 | Goldstar Electron Co., Ltd. | Method for fabricating vertical thin film transistor |
CN104362180A (zh) * | 2014-10-15 | 2015-02-18 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制作方法、显示基板和显示装置 |
-
2017
- 2017-03-07 CN CN201710131906.0A patent/CN106898654B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5397721A (en) * | 1993-01-29 | 1995-03-14 | Goldstar Electron Co., Ltd. | Method for fabricating vertical thin film transistor |
CN104362180A (zh) * | 2014-10-15 | 2015-02-18 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制作方法、显示基板和显示装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024060366A1 (zh) * | 2022-09-23 | 2024-03-28 | 武汉华星光电技术有限公司 | 显示面板 |
WO2024119795A1 (zh) * | 2022-12-08 | 2024-06-13 | 武汉华星光电技术有限公司 | 显示面板及显示装置 |
Also Published As
Publication number | Publication date |
---|---|
CN106898654B (zh) | 2020-02-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP3799132A1 (en) | Thin-film transistor and manufacturing method therefor, array substrate, and display device | |
CN103489826B (zh) | 阵列基板、制备方法以及显示装置 | |
US20170069662A1 (en) | Motft with un-patterned etch-stop | |
WO2018099052A1 (zh) | 阵列基板的制备方法、阵列基板及显示装置 | |
KR102040011B1 (ko) | 디스플레이 장치의 정전기 방지 장치와 이의 제조 방법 | |
US10249652B2 (en) | Manufacturing method of flexible TFT substrate | |
US9613986B2 (en) | Array substrate and its manufacturing method, display device | |
TWI539554B (zh) | 陣列基板及其製造方法 | |
US20070007524A1 (en) | Thin film transistor plate and method of fabricating the same | |
US11164951B2 (en) | Thin film transistor and manufacturing method thereof and display device | |
WO2017173712A1 (zh) | 薄膜晶体管及其制作方法、阵列基板、显示装置 | |
WO2018040608A1 (zh) | 氧化物薄膜晶体管及其制备方法、阵列基板、显示装置 | |
US9059293B2 (en) | Array substrate and its manufacturing method | |
CN108417580B (zh) | 阵列基板及其制作方法和显示面板 | |
CN102842587B (zh) | 阵列基板及其制作方法、显示装置 | |
CN108598089A (zh) | Tft基板的制作方法及tft基板 | |
CN105097948A (zh) | 薄膜晶体管、阵列基板及其制作方法、显示面板和装置 | |
US10355138B2 (en) | LTPS TFT substrate and method for manufacturing the same | |
CN104952932A (zh) | 薄膜晶体管、阵列基板及其制作方法、显示装置 | |
CN104133313A (zh) | 阵列基板及其制备方法、液晶显示装置 | |
US10361261B2 (en) | Manufacturing method of TFT substrate, TFT substrate, and OLED display panel | |
US9508762B2 (en) | Array substrate, method of manufacturing array substrate and display device | |
CN106898654A (zh) | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 | |
CN105140291A (zh) | 薄膜晶体管及其制作方法、阵列基板以及显示装置 | |
EP3355346B1 (en) | Manufacturing method of array substrate, array substrate, and display device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |