CN106898647A - 用于半导体器件的自对齐纳米结构 - Google Patents

用于半导体器件的自对齐纳米结构 Download PDF

Info

Publication number
CN106898647A
CN106898647A CN201611018460.2A CN201611018460A CN106898647A CN 106898647 A CN106898647 A CN 106898647A CN 201611018460 A CN201611018460 A CN 201611018460A CN 106898647 A CN106898647 A CN 106898647A
Authority
CN
China
Prior art keywords
iii
layer
semiconductor structures
top surface
nanometer semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201611018460.2A
Other languages
English (en)
Inventor
B·T·陈
C·梅克林
陶铮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of CN106898647A publication Critical patent/CN106898647A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种用于形成半导体器件的方法，该方法包括以下步骤：a)提供半导体表面(6’)，b)在所述表面(6’)上生长III‑V半导体纳米结构的第一部分(8)，c)用第一材料的层(9)覆盖所述第一部分(8)，d)去除所述第一材料的层(9)的顶部部分，从而将III‑V半导体纳米结构的第一部分(8)的顶表面暴露，e)在所述第一部分(8)上外延生长III‑V半导体纳米结构的第二部分(8’)，f)用第二材料的层(9’)覆盖所述第二部分(8’)，所述第二材料与所述第一材料不同，并且g)去除所述第二材料的层(9’)的顶部部分，从而将所述第二部分(8’)的顶表面暴露。本发明还涉及得到的器件。

Description

用于半导体器件的自对齐纳米结构
技术领域
本发明涉及垂直纳米结构半导体器件的领域。更具体地，涉及基于一个或多个垂直纳米线通道的场效应晶体管(FET)以及制备和实施所述器件的方法。
背景技术
在CMOS缩放中，确定了小于7nm的一代CMOS，即亚N7，标准平面/FinFET结构需要切换到垂直型的集成从而继续缩放。此外，需要改善静电控制。目前的一种研究方案是开发一种基于全环栅(GAA)垂直纳米线的结构。
出于此目的，垂直半导体纳米线的下部和上部通常被电介质围绕，而垂直半导体纳米线的中间部分被由金属栅极电极构成的栅极围绕，所述金属栅极电极通过栅极电介质与纳米线分离。所述垂直半导体纳米线的中间部分会作为FET中的通道起作用。围绕所述纳米线形成该层层叠体(电介质－栅极－电介质)是特别有挑战的。
为此，可以采用两种类型的方法。
第一个方法通常被称为“通道最后(channel last)”法，其由以下步骤组成：首先形成所述层层叠体，其中牺牲层替代了所述金属层，随后形成通过所述层叠体的垂直孔，随后用要形成纳米线的半导体材料填充所述孔，最后通过由金属层构成的栅极替代所述牺牲层并且电介质层将所述金属层与所述纳米线分离。使用牺牲层的方法称为“替代金属栅极”(RMG)法并可被用于“通道最后”和“通道优先”法(参见下文)。“通道最后”法具有一些缺点。其中一个是纳米线在与垂直孔壁接触的情况下生长。这些壁由两种不同材料形成，它们很难被完美地制成规则的，并且形成它们的材料通常与纳米线的材料存在晶格错配。因此，生长的纳米线通常布满了缺陷。
第二种方法通常称为“通道优先”法，其由以下步骤组成：首先形成垂直半导体纳米线，随后逐层沉积层叠体。第二层可以是第一种方法中的牺牲层或者可直接是在金属层之后的介电内衬。
“通道优先”法面临其自身的一系列挑战。已经很难以可控的方式获得第一介电层。申请人尝试了以下减弱了成功的方法(未公开的结果)：其包括在所述纳米线顶部上形成硬掩模帽，随后将所述纳米线嵌入在厚的介电层中，随后平面化所述介电层，最后蚀刻所述介电层直到只有所需的纳米线的底部部分被覆盖。所述蚀刻步骤可通过湿蚀刻法或干蚀刻法进行。
对于Si纳米线和氮化硅第一介电层，已经尝试了在上升的温度下的基于H3PO4的湿蚀刻，因为其选择性地蚀刻氮化硅。不过，得到的氮化硅第一层具有不规则的顶表面，如在图20的聚焦离子束图像中所示。
对于硅纳米线和氮化硅第一介电层，已经尝试了基于等离子体的干蚀刻，但其很慢，很难完成足以避免纳米线消耗的选择性，且其也导致不规则的顶表面，如图21的聚焦离子束图像中所示。
除了形成底部介电层的问题之外，制造第二层(牺牲层或金属层)是更难以控制的。首先，其必需在已有的第一介电层的规则表面上形成。其次，在形成所示第二层的过程中，形成嵌入了纳米线的厚的牺牲层或金属层，随后平面化并蚀刻该层。所述蚀刻步骤面临与蚀刻第一层时相似的问题。具体地，蚀刻加工后的第二层(例如金属)的表面是粗糙的。同样，所述蚀刻并不趋向于均匀并且趋向于破坏栅极连接。此外，所述第二层的厚度很难控制从而导致几乎不受控制的栅极长度。无须再言，对于层叠体的第三层的获得，这些问题会重复出现。
除了上文提到的缺点之外，“通道优先”法还有不能沿所述纳米线的高度形成明确区域的问题。具体地，可能需要对纳米线的底部和顶部部分(其被层叠体的第一层和第三层围绕)进行掺杂，而纳米线的中间部分(其被层叠体的第二层围绕)保持未掺杂。很难获得这样连续的掺杂和未掺杂区域，尤其是具有急剧的转变。最后但并非最不重要的，为了对栅极长度有尽可能好的控制，希望第二层(即栅极电极或将要成为栅极电极)围绕纳米线所有未掺杂区域，且仅围绕纳米线的未掺杂区域，从而在纳米线的未掺杂通道区域的高度和垂直位置与牺牲栅极层或金属栅极层的厚度和垂直位置之间具有尽可能好的一致性。这将允许具有非常明确的栅极长度。
发明内容
本发明的一个目的是提供良好的半导体器件以及获得所述器件的方法。
本发明的实施方式的优点在于可获得良好的垂直场效应晶体管。
本发明的实施方式的优点在于可获得包含少缺陷的纳米结构(例如纳米线)作为通道的半导体器件。由于所述纳米结构生长时与模板壁不接触或有限接触，得到的纳米结构是少缺陷的。最优选地，在一些实施方式中，所述纳米结构的一个或多个部分在模板的孔中生长，所述模板壁最多为10nm高。
本发明的实施方式的优点在于所述晶体管通道中的静电控制良好，从而得到低的漏电流密度。所述良好的控制至少部分是由于所述纳米结构中栅极电极的高度和位置与通道的高度和位置之间的良好对齐。其也至少部分是由于金属栅极层的均匀厚度。
本发明的实施方式的优点在于其可减少晶片上晶体管所需的区域(由于垂直构造)，从而改善电子元件的密度。
本发明的实施方式的优点在于可获得含有由明确长度的至少两部分和优选至少三部分构成的纳米结构的半导体器件。本发明的实施方式的另一优点在于所述半导体器件还可包括一些与纳米结构部分的数量相对应的层，其中各层紧密匹配纳米结构的一部分的高度和垂直位置。通常，各对应的围绕层的顶表面和底表面与各部分的顶表面和底表面相比在垂直位置上得到的差值最多为2nm，优选最多为1nm，通常小于1nm，或甚至小于0.5nm。当所述半导体器件是垂直场效应晶体管时，其允许非常明确的栅极长度。
本发明的实施方式的优点在于所述半导体器件的各层可在其整个表面上具有均匀的厚度。例如，对于每层，可能不存在在所述层的两点测得的两个厚度差超过1nm或甚至超过0.5nm。
本发明的实施方式的优点在于它们能进行RMG处理。
本发明的实施方式的另一优点在于，它们对纳米结构的明确部分能使用不同的掺杂剂浓度和/或不同材料。
本发明的实施方式的另一优点在于不需要光刻步骤或只需要很少光刻步骤，和/或不产生重叠问题或仅产生很少的重叠问题。
本发明的实施方式的另一优点在于其允许形成多栅极通道。
在第一方面，本发明涉及形成半导体器件的方法，该方法包括以下步骤：
a)提供半导体表面(6’)，
b)在所述半导体表面(6’)上并垂直于其上外延生长III-V半导体纳米结构的第一部分(8)，所述第一部分(8)具有顶表面，
c)用第一材料的层(9)覆盖所述III-V半导体纳米结构的第一部分(8)，
d)去除第一材料的所述层(9)的顶部部分，从而使得所述层的顶表面与III-V半导体纳米结构的第一部分(8)的顶表面共平面，从而将III-V半导体纳米结构的第一部分(8)的顶表面暴露，
e)在III-V半导体纳米结构的第一部分(8)上外延生长III-V半导体纳米结构的第二部分(8’)，所述第二部分(8’)具有顶表面，
f)用第二材料的层(9’)覆盖III-V半导体纳米结构的所述第二部分(8’)，所述第二材料与所述第一材料不同，并且
g)去除第二材料的所述层(9’)的顶部部分，从而使得所述层的顶表面与III-V半导体纳米结构的第二部分(8’)的顶表面共平面，从而将III-V半导体纳米结构的第二部分(8’)的顶表面暴露。
在第二方面，本发明涉及可通过根据所述第一方面的任意实施方式的方法得到的半导体器件。具体地，其涉及一种半导体器件，其包含：
a)半导体表面(6’)，
b)垂直邻接于半导体表面(6’)的III-V半导体纳米结构的第一部分(8)，所述第一部分(8)具有一个顶表面和至少一个侧表面，
c)覆盖所述至少一个侧表面的第一材料的层(9)，所述层具有与III-V半导体纳米结构的第一部分(8)的顶表面共平面的顶表面，
d)垂直邻接于所述第一部分(8)的III-V半导体纳米结构的第二部分(8’)，所述第二部分(8’)具有一个顶表面和至少一个侧表面，所述第二部分(8’)由与所述III-V半导体纳米结构的第一部分(8)不同的材料制备和/或按照与III-V半导体纳米结构的第一部分(8)不同的方式掺杂，以及
e)与所述第一材料不同的第二材料的层(9’)，其覆盖了所述第二部分(8’)的至少一个侧表面，其具有与III-V半导体纳米结构的第二部分(8’)的顶表面共平面的顶表面。
上述目的是通过本发明所述的一种方法和装置实现的。
本发明特定和优选的方面在所附独立和从属权利要求中阐述。可以将从属权利要求中的特征与独立权利要求中的特征以及其它从属权利要求中的特征进行适当组合，而并不仅限于权利要求书中明确所述的情况。
本发明的这些和其它方面将参考下文所述的实施方式披露并阐明。
如本文所用，除非另外说明，术语“纳米结构”是指至少一个尺寸(宽度、长度或高度)测得的量最多为100nm的结构。在本发明的上下文中，所述纳米结构通常是纳米片或纳米线。
如本文所用，除非另外说明，术语“纳米线”涉及具有杆状形状(最长的尺寸至少两倍于最短的尺寸)的纳米结构。通常，纳米线可以具有大致均匀的水平截面。其水平截面可与其宽一样长。例如其可以是圆形或方形。优选其是圆形。例如，至少一种纳米线可具有宽度(和长度)为1-50nm，优选为1-10nm，高度为80-300nm，优选为130-250nm，更优选为160-220nm。
如本文所用，除非另外说明，术语“纳米片”涉及具有片状形状(最长的尺寸至少两倍于最短的尺寸)的纳米结构。通常，纳米片可以具有大致均匀的水平截面。其水平截面比其宽度长。例如其可以至少两倍于其宽或至少十倍于其宽。优选其是长方形。例如，至少一种纳米线可具有宽度为1-50nm，优选为1-10nm，长度至少两倍于其宽度，高度为80-300nm，优选为130-250nm，更优选为160-220nm。
如本文所用，除非另外说明，当术语“III-V”表征材料时，其是指由至少一种第III族(IUPAC中13族)元素和至少一种第V族(IUPAC中15族)元素构成的化合物制备的材料。这包括二元化合物，但也包括更高级化合物例如三元化合物。例子包括但不限于GaAs、InxGa1-xAs、InAs、GaSb、InxGa1-xSb和InSb，其中0<x<1。优选二元化合物，因为它们的化学计量更易于控制。
如本文所用，除非另外说明，当术语“第IV族”表征材料时，是指由至少一种第IV族(IUPAC中14族)元素制备的材料。第IV族材料的例子有Si、Ge和SixGe1-x，其中0<x<1。
如本文中所用，除非另外说明，术语“掺杂”是指半导体材料中的杂质属性和浓度能改变其电学性质。被以不同的方式掺杂的两种半导体材料会因此称为两种半导体材料，每种被不同的掺杂剂和/或不同掺杂浓度掺杂。
如本文中所用，除非另外说明，掺杂的半导体材料是指掺杂剂含量高于1e19at/cm3的半导体材料。
如本文中所用，除非另外说明，未掺杂的(或非掺杂的或固有)半导体材料是指掺杂剂含量低于1e17at/cm3的半导体材料。
附图说明
图1-8是按顺序表示加工步骤的示意图，其用于形成适用于本发明的实施方式的基材。
图9-17是按顺序表示加工步骤的示意图，其用于形成本发明的实施方式中的半导体器件。
图18是在本发明的实施方式中导致图11的步骤之后进行的可选加工步骤的最终结果的示意图。
图19是在本发明的实施方式中导致图14的步骤之后进行的可选加工步骤的最终结果的示意图。
图20是聚焦离子束图像，其说明了在比较实验中，在Si纳米线上沉积氮化硅第一介电层，随后在升高的温度下尝试湿蚀刻的最终结果。
图21是聚焦离子束图像，其说明了在比较实验中，在Si纳米线上沉积氮化硅第一介电层，随后尝试基于等离子体的干蚀刻的最终结果。
图22是说明本发明的第一方面的实施方式的流程图。
附图仅是说明性的且是非限制性的。在附图中，一些元素的尺寸可能被夸大且未按比例尺绘画以用于说明目的。权利要求书中的任何引用符号不应理解为限制本发明的范围。在不同的图中，相同的附图标记表示相同或类似的元件。
示例性实施方式的详细描述
将就具体实施方式并参照某些附图对本发明进行描述，但本发明并不受此限制，仅由权利要求书限定。描述的附图仅是说明性的且是非限制性的。在附图中，一些元素的尺寸可能被夸大且未按比例尺绘画以用于说明目的。所述尺寸和相对尺寸不与本发明实践的实际减小相对应。
此外，在说明书和权利要求书中的术语第一、第二等用来区别类似的元件，而不一定是用来描述时间、空间、等级顺序或任何其它方式的顺序。应理解，在合适的情况下，如此使用的术语可互换使用，本发明所述的实施方式能够按照本文所述或说明的顺序以外的其它顺序进行操作。
此外，在说明书和权利要求书中，术语顶、之下等用于描述目的，而不一定用于描述相对位置。应理解，在合适的情况下，如此使用的术语可互换使用，本发明所述的实施方式能够按照本文所述或说明的取向以外的其它取向进行操作。
应注意，权利要求中使用的术语“包含”不应解释为被限制为其后列出的部分，其不排除其它元件或步骤。因此，其应被理解为指出所述特征、集成、步骤或组分的存在，但这并不排除一种或多种其它特征、集成、步骤或组分或其组合的存在或添加。因此，表述"包括部件A和B的器件"不应被限制为所述器件仅由部件A和B构成。其表示对于本发明，所述器件的相关部件仅为A和B。
说明书中提及的“一个实施方式”或“一种实施方式”表示连同实施方式描述的具体特征、结构或特性包括在本发明的至少一个实施方式中。因此，在说明书中各处出现的短语“在一个实施方式中”或“在一种实施方式中”不一定但可能全部都指代同一个实施方式。此外，具体特征、结构或特性可以任何合适方式组合，基于本公开内容、一个或多个实施方式，这对于本领域技术人员而言是公开的。
类似地，应理解，在本发明的示例性实施方式的描述中，本发明的不同特征有时组合成一个单一实施方式、特征或其描述，这是为了简化公开内容并帮助理解本发明的一个或多个不同方面。然而，本公开内容中的方法不应被理解为反映一项发明，请求保护的本发明需要比各权利要求中明确引用的具有更多的特征。并且，如同所附权利要求所反映的那样，发明方面包括的特征可能会少于前述公开的一个单一实施方式的全部特征。因此，具体说明之后的权利要求将被明确地纳入该具体说明，各权利要求本身基于本发明独立的实施方式。
此外，当本文所述的一些实施方式包括一些但不包括其它实施方式中所包括的其它特征时，不同实施方式的特征的组合应意在包括在本发明范围内，并且形成不同的实施方式，这应被本领域技术人员所理解。例如，在之后的权利要求中，所请求保护的任何实施方式可以任何组合形式使用。
本文的描述中阐述了众多的具体细节。然而应理解，本发明的实施方式可不具有这些具体细节。在其它情况中，为了不混淆对该说明书的理解，没有详细描述众所周知的方法、步骤和技术。
在第一方面，本发明涉及一种形成半导体器件的方法。其一个实施方式在图8-17中描述。总结了几个实施方式的流程图在图22中描述。在该流程图中，用虚线或点线表示任选的步骤。点线所示的步骤通常在相同的实施方式中发生。虚线所示的步骤通常在相同的实施方式中发生。
现在参见图8。
图8示意性地显示了根据本发明的实施方式提供半导体表面(6’)的最终结果。半导体表面(6’)优选由单晶半导体材料制成。在一些实施方式中，基材(10)可属于半导体基材(6)。例如，其可属于整体单晶第IV族半导体基材(6)或第III/V族二元化合物半导体基材(6)。
在一些实施方式中，所述表面(6’)可具有密勒指数(1,1,1)。使用这样的基材表面的优点在于其允许在其上生长具有共享相同密勒指数(1,1,1)的底部表面的纳米线，从而允许在所述第一表面(6’)上垂直生长至少一种纳米线。
在一些实施方式中，基材(6)可以是(1,1,1)取向的整体单晶第IV族半导体基材(6)或(1,1,1)B取向的第III/V族二元化合物半导体基材(6)或甚至可以是(1,1,1)B取向的第III/V族三元或四元化合物半导体(6)。
在一些实施方式中，整体(1,1,1)取向的单晶第IV族半导体基材可以是整体(1,1,1)取向的硅或整体(1,1,1)取向的锗基材。
在优选的实施方式中，所述整体(1,1,1)B取向的单晶第III/V族化合物半导体基材可以是(1,1,1)B取向的二元第III/V族半导体材料，例如砷化镓(GaAs)、磷化铟(InP)、砷化铟(InAs)、磷化镓(GaP)、锑化镓(GaSb)或锑化铟(InSb)。
优选具有(1,1,1)取向的第IV族半导体材料或(1,1,1)B取向的第III/V族化合物半导体材料，这是因为它们促进垂直纳米结构(例如垂直纳米线或垂直纳米片)的生长。生长垂直纳米结构是有优势的，这是因为其在半导体工业中允许进一步的特征尺寸的缩放并且增加了器件密度。
从图8中可见，用任选的模板层(5,7)覆盖的半导体基材(6)包含暴露了半导体表面(6’)的通孔(11)，所述通孔(11)具有与在步骤b中生长的纳米结构的水平截面对应的水平截面。所述任选的模板层(5,7)可以是单层或多层。在图8所示的实施方式中，其是双层(5,7)。各种材料可用于形成所述模板层。优选地，所述模板层由介电材料制备。在一些实施方式中，所述介电材料可以是氧化物或氮化物。
在一些实施方式中，所述氧化物可以是氧化硅。在一些实施方式中，所述氧化硅可以是高密度等离子体氧化物(HDP)、等离子体增强的化学气相沉积氧化物。为了提高所述氧化硅的质量，可因此进行热退火处理，使所述氧化硅致密化。所述热处理工艺可例如在750℃下使用H2O持续30分钟，随后在1050℃下暴露于N2气氛中持续30分钟来进行。当使用HDP氧化物时，所述热退火可能被废弃。
在一些实施方式中，所述氮化物可以是氮化硅。可通过进行等离子体增强的化学气相沉积(PE-CVD)工艺或低压化学气相沉积(LP-CVD)工艺来沉积所述氮化硅。
在一些实施方式中，所述氮化硅可以是Si3N4。
在一些实施方式中，所述氧化硅可以是SiO2。
例如，在图8的双层中，两层都可由SiO2制备。
任选的模板层(5,7)的存在是有优势的，这是因为其有助于控制纳米结构生长的横向延伸。
在一些实施方式中，所述通孔(的水平截面)可与其宽度一样长。例如其可以是圆形或正方形。优选其是圆形。所述通孔(的水平截面)也可以是椭圆形。例如，所述通孔可以是沟槽。这允许生长垂直纳米片或鳍结构。优选地，所述通孔与其宽度一样长。这样的优势在于其允许生长垂直纳米线。第一方面的方法特别适用于控制基于垂直纳米线的场效应晶体管的栅极长度。
在一些实施方式中，所述通孔(11)的深度d可最大为10nm。在优选的实施方式中，所述深度d可为5-10nm。
深度d最大为10nm或者优选地为5-10nm是有优势的，这是由于深度d大于10nm可能导致在通孔(11)中生长的纳米结构中高密度的缺陷形成。所述缺陷可包括失配或穿透位错，其可源自垂直半导体纳米结构和通孔(11)的侧壁之间的晶格错配。由于杂质(例如掺杂元素)的存在，所述缺陷也可包括点缺陷，例如填隙、空隙或反位点。在深度大于10nm的通孔中垂直纳米结构的生长过程中的高密度缺陷形成增加了在所述垂直纳米结构的通道区域中存在缺陷的风险。当使用这样的垂直纳米结构制备垂直场效应晶体管时，这可能导致器件性能相关的问题。
现在，我们给出如何能形成图8的半导体基材的非限制性实施例。其在图1-8中显示。
图1显示了包括以下步骤的处理的最终结果：
‐提供半导体表面(6’)，
‐用二氧化硅层(5)(例如厚度为3nm)覆盖所述半导体表面(6’)，
‐用无定形硅层(4)(例如厚度为40nm)覆盖所述二氧化硅层(5)，
‐用无定形碳层(3)(例如厚度为70nm的高级图案化膜(APF))覆盖所述无定形硅层(4)，
‐用抗反射涂层(2)(例如厚度为20nm的SiOC膜)覆盖所述无定形碳层(3)，以及
‐在所述抗反射涂层(2)上提供图案化的光刻胶(1)。
图2显示了将光刻胶(1)的图案转移到抗反射膜(2)和无定形碳膜(3)上的步骤的最终结果。
图3显示了从所述图案化的无定形碳膜(3)上去除抗反射膜(2)的步骤的最终结果。
图4显示了将图案化的无定形碳膜(3)的图案转移到无定形硅(4)的步骤的最终结果。
图5显示了用SiO2层(7)覆盖无定形硅图案(4)的步骤的最终结果。
图6显示了通过化学机械平面化去除SiO2层(7)的顶部部分的步骤的最终结果。
图7显示了将SiO2层(7)暴露于湿蚀刻中直到两层二氧化硅层的组合(5,7)达到想要的厚度的步骤的最终结果。
图8显示了去除无定形硅图案(4)，从而提供孔，随后蚀刻所述孔的底部直到得到所述半导体表面(6’)的步骤的最终结果。从而得到通孔(11)。
现在我们回到本发明第一方面的主步骤。提供半导体表面(6’)后，进行步骤b，其中III-V半导体纳米结构的第一部分(8)在所述半导体表面(6’)上外延生长。III-V半导体纳米结构的所述第一部分垂直于所述表面(6’)生长。III-V半导体纳米结构的第一部分(8)具有顶表面和至少一个侧表面。
图9示意性地显示了步骤b的最终结构。在该图中，可以看到III-V半导体纳米结构的第一部分(8)垂直邻接在半导体表面(6’)之上。
在一些实施方式中，III-V半导体纳米结构的第一部分(8)可被掺杂，从而是导电性的。这样的优势在于其允许所述第一部分作为场效应晶体管中的源极或漏极。
在一些实施方式中，III-V半导体纳米结构的第一部分(8)的高度可为30-200nm，优选为40-100nm，更优选为60-80nm。这些尺寸对应于当前技术节点中研究的基于垂直纳米线的FET的源极区域或漏极区域的尺寸。当然，本发明也将适用于未来的技术节点，因此更小的尺寸也与本发明兼容。
现在参见图10，其显示了步骤c的最终结果，其中III-V半导体纳米结构的第一部分(8)被第一材料的层(9)覆盖。在一些实施方式中，所述第一材料可以是介电材料。介电材料的使用是有优势的，例如当所述半导体器件是场效应晶体管时和当所述纳米结构的第一部分注定被用作晶体管的源极或漏极时。在该情况中，通过用介电材料围绕所述源极或漏极的侧壁将所述源极或漏极与其周围隔离是有利的。如果第二材料是牺牲材料，第一材料优选以下述的方式选择，其可相对于第一材料以及相对于III-V半导体纳米结构的第一部分被选择性地蚀刻。其优势在于，其允许第二材料被栅极(栅极电介质和栅极电极)替代而不影响第一材料。例如，如果第二材料是氧化硅，那么第一材料可以是氮化硅(Si3N4)。事实上，氧化硅可相对于氮化硅以及相对于第III/V族材料被选择性地湿蚀刻。另一种选项是使用氧化硅作为第一材料并使用无定形硅作为第二材料。事实上，无定形硅可相对于氧化硅以及相对于第III/V族材料被选择性地湿蚀刻。
在一些实施方式中，所述氧化硅可以是高密度等离子体氧化物(HDP)或等离子体增强的化学气相沉积氧化物。为了提高所述氧化硅的质量，可因此进行热退火处理，使得所述氧化硅致密化。所述热处理工艺可例如在750℃下使用H2O持续30分钟，随后在1050℃下暴露于N2气氛中持续30分钟来进行。当使用HDP氧化物时，所述热退火可能被废除。
在一些实施方式中，所述氮化硅可通过进行等离子体增强的化学气相沉积(PE-CVD)工艺或低压化学气相沉积(LP-CVD)工艺来沉积。
在一些实施方式中，无定形硅可通过本领域技术人员已知的任何工艺沉积，例如化学气相沉积(CVD)或溅射。
现参照图11，其显示了在第一方面的一个实施方式中的步骤d的最终结果。在该图中，去除了第一材料的所述层(9)的顶部部分，从而使得所述层的顶表面与III-V半导体纳米结构的第一部分(8)的顶表面共平面，从而将III-V半导体纳米结构的第一部分(8)的顶表面暴露。该步骤是非常有利的，这是由于其能使第一材料的层(9)达到的高度精确地对应于III-V半导体纳米结构的第一部分(8)达到的高度。这意味着，当III-V半导体纳米结构的第二部分(8’)要生长时，其侧壁完全不会被第一材料的层(9)包埋。这又允许在步骤g结束时，第二材料的层(9’)的高度和垂直定位精确地对应于第二部分(8’)的高度和垂直定位。当所述半导体器件是垂直场效应晶体管时，其允许对栅极长度和通道与栅极长度之间的精确对应进行前所未有的控制。在一些实施方式中，去除第一材料的层的顶部部分的步骤d可通过化学机械平面化进行。
现在将讨论本发明的具体实施方式。偶尔会发生步骤d损坏III-V半导体纳米结构的第一部分(8)的顶表面。在该情况中，进行步骤d’可能是有利的，其在步骤d之后且在步骤e之前，所述步骤d’去除III-V半导体纳米结构的第一部分(8)的厚度t1的顶部部分。即使当第一部分(8)的顶表面没有被损坏，进行步骤d’也是有利的，因为该步骤使得III-V半导体纳米结构的第一部分(8)的顶表面现在位于比第一材料的层(9)的顶表面低的高度。虽然这会在步骤e之后更正，但两个顶表面之间的水平差异使得第一材料的层(9)变成用于III-V半导体纳米结构的第二部分(8’)的后续生长的模板。
在图18中，对于一个实施方式描述了该步骤的最终结果。
在一些实施方式中，所述厚度t1可为1-10nm，优选为2-5nm。这通常足以去除损坏并且其具有理想地控制纳米结构生长的横向延伸的额外益处。厚度t1为1-10nm是有利的，这是由于厚度t1大于10nm会导致在由步骤d’产生的空腔中生长的垂直第III/V族半导体纳米结构的高密度的缺陷形成。2-5nm范围的益处在于一方面其足够大以作为非常有效的模板，但其大小不足以在第一材料的层(9)的顶表面引入不规则结构。
在一些实施方式中，去除III-V半导体纳米结构的第一部分(8)的厚度t1的顶部部分可包括将III-V半导体纳米结构的第一部分(8)的顶表面暴露于湿蚀刻溶液。这样做的便利方式是选择能相对于第一材料的层(9)选择性蚀刻III-V半导体纳米结构的第一部分(8)的湿蚀刻溶液。
在一些实施方式中，当已进行了步骤d’时，步骤e’在步骤d’之后且在步骤f之前进行，所述步骤e’去除第一材料的层(9)的厚度t1的顶部部分。例如，步骤e’可在步骤e和步骤f之间进行(该步骤的最终结果可类似于步骤e的最终结果，由图12表示)或在步骤d’和步骤e之间进行(该步骤的最终结果可类似于步骤d的最终结果，由图11表示)。如果步骤e’在步骤e和步骤f之间进行，这允许步骤e在由第一材料的层和由III-V半导体纳米结构的凹陷的第一部分形成的模板中发生。虽然优选使用该模板，但是所述模板不是必需的。
我们现在回到工艺的主要流程。
现参照图12，其显示了在第一方面的一个实施方式中的步骤e的最终结果。在该图中，在III-V半导体纳米结构的第一部分(8)上外延生长III-V半导体纳米结构的第二部分(8’)，所述第二部分(8’)具有顶表面。所述第二部分可由与III-V半导体纳米结构的第一部分(8)不同的材料制备和/或可按照与III-V半导体纳米结构的第一部分(8)不同的方式掺杂。其通常垂直于第一部分(8)的顶表面和第一材料的层(9)的顶表面生长。在一些实施方式中，III-V半导体纳米结构的第二部分(8’)的高度可为20-100nm，优选为30-70nm，更优选为40-60nm。
在一些实施方式中，III-V半导体纳米结构的第二部分(8’)优选是未掺杂的。当III-V半导体器件是垂直场效应晶体管时以及当所述第二部分(8’)将对应于所述晶体管的通道时，这样是有利的。
现参照图13，其显示了在第一方面的一个实施方式中的步骤f的最终结果。在该图中，用第二材料的层(9’)覆盖III-V半导体纳米结构的所述第二部分(8’)，所述第二材料与所述第一材料不同。
在一些实施方式中，第二材料可以是牺牲材料，其可相对于第一材料和III-V半导体纳米结构的第一部分(以及第三材料，如果存在)被选择性地去除。当存在的目标材料易于污染III-V半导体纳米结构的第三部分时，使用牺牲材料而不是直接使用要在最终器件中用作第二材料的目标材料是有利的。特别是当目标材料是导电材料，例如金属时的情况。在一些实施方式中，所述牺牲材料可以是二氧化硅。当第一材料的层(9)是氮化硅时这是特别有益的，相对于氮化硅和III-V材料的二氧化硅的蚀刻有选择性地湿蚀刻化学品对于本领域技术人员来说是熟知。在其它实施方式中，所述牺牲材料可以是无定形硅(a-Si)。当第一材料的层(9)是二氧化硅时这是特别有益的，因为相对于二氧化硅和III-V材料的无定形硅(a-Si)的蚀刻有选择性地湿蚀刻化学品对于本领域技术人员来说是熟知的。
在其它实施方式中，所述第二材料可直接是导电材料。如果第二材料是导电材料，所述方法通常还包括步骤e”，其在步骤e(和e’，如果存在)之后且在步骤f之前，步骤e”是用介电膜(没有在图中显示)覆盖III-V半导体纳米结构的第二部分(8’)。所述介电膜优选保形沉积在III-V半导体纳米结构的第二部分(8’)上并且通常也沉积在第一材料的层(9)的顶表面上。所述保形沉积可例如通过原子层沉积(ALD)进行。使用导电材料作为第二材料的目的通常是使该第二材料在场效应晶体管中作为栅极电极。在该情况中，所述介电膜用作栅极电介质的作用。步骤e”之后且在步骤f之前，可进行另一步骤e”’，其用功函配向膜(work function alignment film)覆盖所述介电膜。所述导电材料优选为金属。优选地，其是W。所述介电膜优选是高-k介电膜(例如Al、Zr、Hf、Gd或La的氧化物)，最优选是氧化铪。当W被用于栅极电极时，所述功函配向膜可例如为TiN或TiW。当所述半导体器件是垂直场效应晶体管时，栅极电极在III-V半导体纳米结构的第二部分(8’)的侧壁周围形成是有利的。在该情况中，导电材料会实现栅极电极的作用，或者牺牲材料会在另一步骤中被导电材料替代，从而形成栅极电极。
第二材料的层的厚度与晶体管的栅极的长度对应。
现参照图14，其显示了在第一方面的一个实施方式中的步骤g的最终结果。在该图中，可去除第二材料的所述层(9’)的顶部部分，由此使得所述层的顶表面与III-V半导体纳米结构的第二部分(8’)的顶表面共平面，从而将III-V半导体纳米结构的第二部分(8’)的顶表面暴露。
该步骤是非常有利的，这是由于其能使第二材料的层(9’)达到的高度精确对应于III-V半导体纳米结构的第二部分(8’)达到的高度。这意味着，如果III-V半导体纳米结构的第三部分(8”)要生长，其侧壁完全不会被第二材料的层(9’)包埋。因此，第二材料的层(9’)的高度和垂直定位精确对应于第二部分(8’)的高度和垂直定位。当所述半导体器件是垂直场效应晶体管时，其允许对栅极长度和通道与栅极长度之间的精确对应进行前所未有的控制。在一些实施方式中，去除第一材料的层的顶部部分的步骤g可通过化学机械平面化进行。
现在将讨论本发明的具体实施方式。偶尔会发生步骤g损坏III-V半导体纳米结构的第二部分(8’)的顶表面。在该情况中，进行步骤g’是有益的，步骤g’在步骤g之后且在步骤h之前，所述步骤g’去除III-V半导体纳米结构的第二部分(8’)的厚度t2的顶部部分。即使当第二部分(8’)的顶表面没有被损坏，在一些实施方式中进行步骤g’也是有利的，因为该步骤使得III-V半导体纳米结构的第二部分(8’)的顶表面现在位于比第二材料的层(9’)的顶表面低的高度。虽然这会在之后的步骤中更正，但两个顶表面之间的水平差异可用于由第二材料的层(9)制成用于III-V半导体纳米结构的第三部分(8”)的后续生长的模板。
在图19中，对于一个实施方式描述了该步骤g’的最终结果。
在一些实施方式中，厚度t2可为1-10nm，优选为2-5nm，更优选为2-3nm。
这通常足以去除损坏并且其具有理想地控制III-V半导体纳米结构的第三部分(8”)的生长的横向延伸的额外益处。厚度t2为1-10nm是有利的，这是由于厚度t2大于10nm会导致在由步骤g’产生的空腔中生长的垂直第III/V族半导体纳米结构的高密度的缺陷形成。2-5nm范围的益处在于一方面其足够大以作为非常有效的模板，但其大小不足以在第二材料的层(9’)的顶表面引入不规则结构。
在一些实施方式中，去除III-V半导体纳米结构的第二部分(8’)的厚度t2的顶部部分可包括将III-V半导体纳米结构的第二部分(8’)的顶表面暴露于湿蚀刻溶液。这样做的便利方式是选择能相对于第二材料的层(9’)选择性蚀刻III-V半导体纳米结构的第二部分(8)的湿蚀刻溶液。
在一些实施方式中，当已进行了步骤g’时，可在步骤g’之后且在步骤i之前(例如在步骤g’和步骤h之间，或在步骤h和步骤i之间)进行步骤h’，其去除第二材料的层(9’)的厚度t2的顶部部分。如果步骤h’在步骤g’和步骤h之间进行，其最终结果会类似于步骤g的最终结果，由图14表示。如果步骤h’在步骤h和步骤i之间进行，其最终结果会类似于步骤h的最终结果，由图15表示。
虽然当仅形成III-V半导体纳米结构的两部分(8,8’)以及不同材料的两层(9,9’)时所述方法的第一方面的大多数优势已经阐述，但本发明通常会用于形成具有至少第三部分(8”)和第三层(9”)的半导体器件。
现参照图15，其显示了在第一方面的一个实施方式中的步骤h的最终结果。在该图中，在III-V半导体纳米结构的第二部分(8’)上外延生长III-V半导体纳米结构的第三部分(8”)，所述第三部分(8”)具有顶表面。
在一些实施方式中，III-V半导体纳米结构的第三部分(8”)可以是掺杂的。当半导体器件是垂直场效应晶体管时这是非常有用的，这是因为在该情况中所述第三部分可用作漏极或源极。
在一些实施方式中，III-V半导体纳米结构的第三部分(8”)可由与III-V半导体纳米结构的第一部分(8)相同的材料制备。在一些实施方式中，III-V半导体纳米结构的第三部分(8”)的高度可为30-200nm，优选为40-100nm，更优选为60-80nm。
现参照图16，其显示了在第一方面的一个实施方式中的步骤i的最终结果。在该图中，用第三材料的层(9”)覆盖III-V半导体纳米结构的所述第二部分(8”)，所述第三材料与所述第二材料不同。在一些实施方式中，所述第三材料可以是介电材料。介电材料的使用是有优势的，例如当所述半导体器件是场效应晶体管时和当所述纳米结构的第三部分注定被用作晶体管的源极或漏极时。在该情况中，通过用介电材料覆盖所述源极或漏极的侧壁将所述源极或漏极与其周围隔离是有利的。当第二材料是牺牲材料时，第三材料优选以这样的方式选择：可用与使得可以相对于第一材料选择性蚀刻第二材料的蚀刻化学品相同的蚀刻化学品相对于第三材料选择性地蚀刻第二材料。例如，如果第二材料是氧化硅，那么第三材料可以是氮化硅，或者如果第二材料是无定形硅a-Si，那么第三材料可以是氧化硅。
在一些实施方式中，所述第三材料可以是氮化硅。在一些实施方式中，可通过进行等离子体增强的化学气相沉积(PE-CVD)工艺或低压化学气相沉积(LP-CVD)工艺来沉积所述氮化硅。
在一些实施方式中，第一材料和第三材料可以是相同的。
现参照图17，其显示了在第一方面的一个实施方式中的步骤j的最终结果。在该图中，已去除第三材料的所述层(9”)的顶部部分，由此使得所述层的顶表面与III-V半导体纳米结构的第三部分(8”)的顶表面共平面，从而将III-V半导体纳米结构的第三部分(8”)的顶表面暴露。
在一些实施方式中，步骤e至j可重复一次或多次，而对于每次重复，各个顺序编号的III-V半导体纳米结构的部分(8,8’,8”)和所述材料的层(9,9’,9”)增加两个单元。这样的益处在于，其允许形成多栅极器件，例如多栅极垂直场效应晶体管。
在第一方面的任意实施方式中，所述半导体器件可以是制备垂直场效应晶体管的中间产品，其中III-V半导体纳米结构的第一部分(8)包括源极或漏极区域，其中III-V半导体纳米结构的第二部分(8’)是通道区域，并且第二材料的层(9’)是牺牲层。
在第一方面的任意实施方式中，所述半导体器件可以是垂直场效应晶体管，其中III-V半导体纳米结构的第一部分(8)包括源极或漏极区域，其中III-V半导体纳米结构的第二部分(8’)是通道区域，并且第二材料的层(9’)是栅极电极。
在第一方面的实施方式中，所述半导体器件是垂直场效应晶体管或其制备过程中的中间产品，并且进行步骤h至步骤j，第一部分(8)和第三部分(8”)可以是源极和漏极或者是漏极和源极。
在第一方面的实施方式中，步骤e至j重复一次或多次，并且所述半导体器件是垂直场效应晶体管，所述半导体器件可以是多栅极垂直场效应晶体管，其包括与重复次数对应的一定数量的其它通道和其它栅极电极。
在第一方面的实施方式中，步骤e至j重复一次或多次，并且所述半导体器件是构建垂直场效应晶体管过程的中间产品，所述半导体器件可以是构建多栅极垂直场效应晶体管过程的中间产品，其包括与重复次数对应的一定数量的其它通道和其它牺牲层。
在第一方面的任意实施方式中，所述纳米结构可以是纳米线。
在一些实施方式中，当第二材料是能相对于第一材料被选择性去除的牺牲材料时，并且当步骤j已进行时，用栅极层叠体(导电材料、任选的功函配向膜和将所述纳米结构与所述导电材料分离的介电膜)替换所述牺牲材料可包括以下步骤：去除所述牺牲层，用介电膜覆盖III-V半导体纳米结构的第二部分的侧壁，任选地用功函配向膜覆盖所述介电膜，以及用导电材料(例如金属)填充第一材料和第二材料之间的剩余空间。
在一些实施方式中，当第二材料是能相对于第一材料被选择性去除的牺牲材料时，并且当步骤j已进行时，用栅极层叠体(导电材料、任选的功函配向膜和将所述纳米结构与所述导电材料分离的介电膜)替换所述牺牲材料可包括以下步骤：用另一介电材料(例如氮化硅)覆盖第三材料的顶表面和III-V半导体纳米结构的第三部分(8”)的顶表面从而保护第三部分(8”)的顶表面；干蚀刻部分的所述另一介电材料和第三材料(通常也是电介质，例如氮化硅)从而暴露部分的牺牲层(例如由二氧化硅制备)；通过能相对于第一材料、第三材料和III-V半导体纳米结构材料选择性去除牺牲层的湿蚀刻处理去除所述牺牲层(如果所述牺牲层是二氧化硅，第一和第三材料是氮化硅，可使用HF溶液)；用介电膜保形涂覆现已暴露的半导体纳米结构的第二部分(8’)(该步骤通常还包括通过用ALD沉积例如氧化铪在第一材料的层(9)的顶表面上和第三材料的层(9”)的底表面上沉积电介质)；任选地用功函配向膜覆盖所述介电膜；用导电材料层覆盖所述介电膜或功函配向膜(如果存在的话)(所述导电材料层填充了由牺牲层的去除所留下的但尚未被所述介电膜和任选的功函配向膜填充的空隙)；去除导电材料的层的顶部部分(例如通过CMP)从而暴露所述保护纳米结构的另一介电层的顶表面；将导电材料的层蚀刻回到位于低于所述另一介电层的顶表面的水平；用电介质覆盖已暴露的导电层；在纳米结构的顶部形成漏极(或源极)，其与纳米结构的顶部部分(例如第三部分或第(3+n)部分)接触并与纳米结构的顶部部分(例如第三部分或第(3+n)部分)形成电接触，形成栅极，其与导电材料的顶部接触并与导电材料的层形成电接触；形成源极(或漏极)，其与纳米结构的第一部分物理接触和电接触。在一些实施方式中，可以隔绝源极和栅极之间的接触以及漏极和栅极之间的接触。
在第二方面，本发明涉及通过本发明的第一方面的任意实施方式可得到的半导体器件。
所述半导体器件可例如包括：
a)半导体表面(6’)，
b)垂直邻接于半导体表面(6’)的III-V半导体纳米结构的第一部分(8)，所述第一部分(8)具有一个顶表面和至少一个侧表面，
c)覆盖所述至少一个侧表面的第一材料的一层(9)，所述层具有与III-V半导体纳米结构的第一部分(8)的顶表面共平面的顶表面，
d)垂直邻接于所述第一部分(8)的III-V半导体纳米结构的第二部分(8’)，所述第二部分(8’)具有一个顶表面和至少一个侧表面，所述第二部分(8’)由与所述III-V半导体纳米结构的第一部分(8)不同的材料制备和/或按照不同于III-V半导体纳米结构的第一部分(8)的方式掺杂，以及
e)与所述第一材料不同的第二材料的层(9’)，其覆盖了所述第二部分(8’)的至少一个侧表面，其具有与III-V半导体纳米结构的第二部分(8’)的顶表面共平面的顶表面。
在此第二方面中，所述半导体器件、半导体表面(6’)、纳米结构、其第一和第二部分(8,8’)和层(9和9’)可如第一方面的任意实施方式所述。在此第二方面中，如第一方面的任意实施方式所述，所述半导体器件也可包括III-V半导体纳米结构的第三部分(8”)和第三材料的层(9”)。
例如，所述半导体器件可以是制备垂直场效应晶体管的中间产品，其中所述III-V半导体纳米结构的第一部分(8)被掺杂，从而形成源极区或漏极区，其中所述III-V半导体纳米结构的第二部分(8’)未被掺杂，从而形成通道区，其中所述III-V半导体纳米结构的第三部分(8”)被掺杂，从而形成漏极区或源极区，其中所述第一和第三材料是介电材料并且所述第二材料是可相对于所述第一材料和所述纳米结构被选择性蚀刻的牺牲材料。
再例如，所述半导体器件可以是制备多栅极垂直场效应晶体管的中间产品，其包括对应于重复次数的一定数量的其它通道和其它牺牲层。
在一些实施方式中，所述半导体器件也可涉及垂直场效应晶体管(例如单栅极或多栅极)自身，其中所述牺牲材料已被栅极替代。
在第三方面，本发明涉及一种器件，其包括根据第二方面所述的场效应晶体管。在一些实施方式中，所述器件可包括多个如第二方面所述的场效应晶体管。这样的电子器件的例子是生物传感器、化学传感器、易失性存储器、非易失性存储器、CMOS反相器、多路复用器和逻辑电路。
应理解，虽然针对本发明的装置已讨论了优选的实施方式、具体的构造和配置以及材料，但可以各种形式和细节做出各种改变或改进而不偏离本发明的范围。例如，上文给出的任何公式仅代表可使用的过程。可从框图中添加或删除功能并且操作可在功能块之间互换。可在本发明的范围内所述的方法中添加或删除步骤。

Claims (15)

1.一种用于形成半导体器件的方法，该方法包括以下步骤：
a)提供半导体表面(6’)，
b)在所述半导体表面(6’)上并垂直地在其上外延生长III-V半导体纳米结构的第一部分(8)，所述第一部分(8)具有顶表面，
c)用第一材料的层(9)覆盖所述III-V半导体纳米结构的第一部分(8)，
d)去除第一材料的所述层(9)的顶部部分，从而使得所述层(9)的顶表面与III-V半导体纳米结构的第一部分(8)的顶表面共平面，从而将III-V半导体纳米结构的第一部分(8)的顶表面暴露，
e)在III-V半导体纳米结构的第一部分(8)上外延生长III-V半导体纳米结构的第二部分(8’)，所述第二部分(8’)具有顶表面，
f)用第二材料的层(9’)覆盖III-V半导体纳米结构的所述第二部分(8’)，所述第二材料与所述第一材料不同，并且
g)去除第二材料的所述层(9’)的顶部部分，从而使得所述层(9’)的顶表面与III-V半导体纳米结构的第二部分(8’)的顶表面共平面，从而将III-V半导体纳米结构的第二部分(8’)的顶表面暴露。
2.如权利要求1所述的方法，其中在步骤a)中的提供半导体表面(6’)包括提供包含被模板层(5,7)覆盖的半导体基材(6)的半导体表面(6’)，所述模板层(5,7)包含暴露所述表面(6’)的通孔(11)，所述通孔(11)具有与在步骤b)中生长的纳米结构的水平截面对应的水平截面。
3.如权利要求1或2所述的方法，所述方法还包括：
步骤d’)，其在步骤d)之后且在步骤e)之前，所述步骤d’)去除III-V半导体纳米结构的第一部分(8)的厚度t1的顶部部分，以及
步骤e’)，其在步骤d’)之后且在步骤f)之前，所述步骤e’)去除第一材料的所述层(9)的厚度t1的顶部部分。
4.如权利要求3所述的方法，其中所述厚度t1为1-10nm，优选为2-5nm。
5.如前述任一项权利要求所述的方法，其中所述第一材料是介电材料。
6.如前述任一项权利要求所述的方法，其中所述第二材料是牺牲材料，其可选择性地相对于第一材料被去除以及相对于III-V半导体纳米结构的第二部分(8’)被去除。
7.如前述任一项权利要求所述的方法，其中所述III-V半导体纳米结构的第二部分(8’)由与III-V半导体纳米结构的第一部分(8)不同的材料制备和/或按照不同于III-V半导体纳米结构的第一部分(8)的方式掺杂。
8.如前述权利要求中任一项所述的方法，所述方法还包括以下步骤：
h)在III-V半导体纳米结构的第二部分(8’)上外延生长III-V半导体纳米结构的第三部分(8”)，所述第三部分(8”)具有顶表面，
i)用第三材料的层(9”)覆盖III-V半导体纳米结构的所述第二部分(8”)，所述第三材料与所述第二材料不同，并且
j)去除第三材料的所述层(9”)的顶部部分，从而使得所述层(9”)的顶表面与III-V半导体纳米结构的第三部分(8”)的顶表面共平面，从而将III-V半导体纳米结构的第三部分(8”)的顶表面暴露。
9.如权利要求8所述的方法，其中所述III-V半导体纳米结构的第三部分(8”)由与III-V半导体纳米结构的第二部分(8’)不同的材料制备和/或按照不同于III-V半导体纳米结构的第二部分(8’)的方式掺杂。
10.如前述权利要求中任一项所述的方法，所述方法还包括：
步骤g’)，其在步骤g)之后且在步骤h)之前，所述步骤g’)去除III-V半导体纳米结构的第二部分(8’)的厚度t2的顶部部分，以及
步骤h’)，其在步骤g’)之后且在步骤i)之前，所述步骤h’)去除第二材料的所述层(9’)的厚度t2的顶部部分。
11.如权利要求10所述的方法，其中所述厚度t2为1-10nm，优选为2-5nm，更优选为2-3nm。
12.如权利要求9或其任一项从属权利要求所述的方法，其中步骤e)至j)重复一次或多次，而对于每次重复，各个顺序编号的III-V半导体纳米结构的部分(8,8’,8”)和所述材料的层(9,9’,9”)增加两个单元。
13.如权利要求9或其任一项从属权利要求所述的方法，其中所述半导体器件是制备垂直场效应晶体管的中间产品，其中所述III-V半导体纳米结构的第一部分(8)被掺杂，从而形成源极区或漏极区，其中所述III-V半导体纳米结构的第二部分(8’)未被掺杂，从而形成通道区，其中所述III-V半导体纳米结构的第三部分(8”)被掺杂，从而形成漏极区或源极区，其中所述第一和第三材料是介电材料并且所述第二材料是可相对于所述第一材料、所述第三材料和所述III-V半导体纳米结构的第二部分(8’)被选择性蚀刻的牺牲材料。
14.如前述任一项权利要求所述的方法，其中所述纳米结构是纳米线。
15.一种半导体器件，其包含：
a)半导体表面(6’)，
b)垂直邻接于半导体表面(6’)的III-V半导体纳米结构的第一部分(8)，所述第一部分(8)具有一个顶表面和至少一个侧表面，
c)覆盖所述至少一个侧表面的第一材料的层(9)，所述层具有与III-V半导体纳米结构的第一部分(8)的顶表面共平面的顶表面，
d)垂直邻接于所述第一部分(8)的III-V半导体纳米结构的第二部分(8’)，所述第二部分(8’)具有一个顶表面和至少一个侧表面，所述第二部分(8’)由与所述III-V半导体纳米结构的第一部分(8)不同的材料制备和/或按照不同于III-V半导体纳米结构的第一部分(8)的方式掺杂，以及
e)与所述第一材料不同的第二材料的层(9’)，其覆盖了所述第二部分(8)的至少一个侧表面，其具有与III-V半导体纳米结构的第二部分(8’)的顶表面共平面的顶表面。
CN201611018460.2A 2015-12-21 2016-11-18 用于半导体器件的自对齐纳米结构 Pending CN106898647A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP15201489.0A EP3185299B1 (en) 2015-12-21 2015-12-21 Self-alligned nanostructures for semi-conductor device
EP15201489.0 2015-12-21

Publications (1)

Publication Number Publication Date
CN106898647A true CN106898647A (zh) 2017-06-27

Family

ID=55023958

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611018460.2A Pending CN106898647A (zh) 2015-12-21 2016-11-18 用于半导体器件的自对齐纳米结构

Country Status (3)

Country Link
US (1) US10128371B2 (zh)
EP (1) EP3185299B1 (zh)
CN (1) CN106898647A (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3053525B1 (fr) * 2016-06-29 2018-11-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede d'homogeneisation de la hauteur d'une pluralite de fils et procede de fabrication de dispositif utilisant de tels fils
JP7033498B2 (ja) * 2018-05-18 2022-03-10 株式会社東芝 半導体素子及びその製造方法
DE102020114813A1 (de) 2019-10-31 2021-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Struktur und bildungsverfahren für halbleitervorrichtung mit isolierungsstruktur
US11424242B2 (en) * 2019-10-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with isolation structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103262243A (zh) * 2010-12-22 2013-08-21 国际商业机器公司 具有多个栅极的纳米线场效应器件
US20150333122A1 (en) * 2014-05-19 2015-11-19 Imec Vzw Vertical Nanowire Semiconductor Structures
CN105097820A (zh) * 2014-05-16 2015-11-25 台湾积体电路制造股份有限公司 存储器件及其制造方法
US20150349059A1 (en) * 2014-05-29 2015-12-03 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5308782A (en) * 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
US6197641B1 (en) 1998-08-28 2001-03-06 Lucent Technologies Inc. Process for fabricating vertical transistors
US6706603B2 (en) * 2001-02-23 2004-03-16 Agere Systems Inc. Method of forming a semiconductor device
US6831017B1 (en) * 2002-04-05 2004-12-14 Integrated Nanosystems, Inc. Catalyst patterning for nanowire devices
US7372091B2 (en) 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US7892956B2 (en) 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
US9368619B2 (en) 2013-02-08 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for inducing strain in vertical semiconductor columns
CN110323268B (zh) 2013-06-28 2023-01-03 英特尔公司 基于选择性外延生长的iii-v族材料的器件
US9431517B2 (en) * 2014-11-26 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
TWI662625B (zh) * 2015-01-19 2019-06-11 聯華電子股份有限公司 半導體元件及其製作方法
US9472551B2 (en) * 2015-02-13 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical CMOS structure and method
US9349860B1 (en) * 2015-03-31 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Field effect transistors and methods of forming same
US10121858B2 (en) * 2015-10-30 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Elongated semiconductor structure planarization

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103262243A (zh) * 2010-12-22 2013-08-21 国际商业机器公司 具有多个栅极的纳米线场效应器件
CN105097820A (zh) * 2014-05-16 2015-11-25 台湾积体电路制造股份有限公司 存储器件及其制造方法
US20150333122A1 (en) * 2014-05-19 2015-11-19 Imec Vzw Vertical Nanowire Semiconductor Structures
US20150349059A1 (en) * 2014-05-29 2015-12-03 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof

Also Published As

Publication number Publication date
EP3185299B1 (en) 2023-05-24
US10128371B2 (en) 2018-11-13
EP3185299A1 (en) 2017-06-28
US20170179281A1 (en) 2017-06-22

Similar Documents

Publication Publication Date Title
US9741626B1 (en) Vertical transistor with uniform bottom spacer formed by selective oxidation
CN104246994B (zh) 具有鳍结构的半导体器件和形成具有鳍结构的半导体器件的方法
US9006087B2 (en) Diode structure and method for wire-last nanomesh technologies
US10236214B2 (en) Vertical transistor with variable gate length
CN105793968B (zh) 包括源极/漏极和栅极通道的半导体器件
CN104299893B (zh) 通过执行替代生长制程形成finfet半导体装置的替代鳍片的方法
US9583626B2 (en) Silicon germanium alloy fins with reduced defects
CN109427774A (zh) 半导体元件
US9859421B1 (en) Vertical field effect transistor with subway etch replacement metal gate
CN109585548A (zh) 半导体结构
CN106898647A (zh) 用于半导体器件的自对齐纳米结构
CN107068756A (zh) 通过栅极自对准结改进结分布的替代体finfet
US20160172380A1 (en) Modified fin cut after epitaxial growth
US20230369326A1 (en) Integration of silicon channel nanostructures and silicon-germanium channel nanostructures
DE102018113168B4 (de) Halbleitervorrichtung mit einer nicht konformen oxidauskleidung und herstellungsverfahren dafür
CN109994541A (zh) 半导体器件中的不对称的源极和漏极结构
KR101690858B1 (ko) 반도체 디바이스 및 방법
CN109841570A (zh) 半导体装置、制造半导体装置的方法及用于执行半导体装置的方法
CN110098122A (zh) 半导体装置的形成方法
Cerofolini et al. Terascale integration via a redesign of the crossbar based on a vertical arrangement of poly-Si nanowires
CN104103506B (zh) 半导体器件制造方法
CN107180821A (zh) 半导体元件
DE102020120899A1 (de) Abscheidungsprozess zum bilden von halbleitervorrichtungen und system
CN106558612B (zh) 一种p型鳍式场效应晶体管及制造方法
US11557519B2 (en) Optimum high density 3D device layout and method of fabrication

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20170627