CN106849953B - 基于有源电阻-电容积分器的连续型3阶sigma-delta调制器电路 - Google Patents

基于有源电阻-电容积分器的连续型3阶sigma-delta调制器电路 Download PDF

Info

Publication number
CN106849953B
CN106849953B CN201710064774.4A CN201710064774A CN106849953B CN 106849953 B CN106849953 B CN 106849953B CN 201710064774 A CN201710064774 A CN 201710064774A CN 106849953 B CN106849953 B CN 106849953B
Authority
CN
China
Prior art keywords
oxide
metal
semiconductor
electrically connected
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710064774.4A
Other languages
English (en)
Other versions
CN106849953A (zh
Inventor
白文彬
苏伟鑫
王亦菲
朱樟明
李亚妮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Original Assignee
Xidian University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University filed Critical Xidian University
Priority to CN201710064774.4A priority Critical patent/CN106849953B/zh
Publication of CN106849953A publication Critical patent/CN106849953A/zh
Application granted granted Critical
Publication of CN106849953B publication Critical patent/CN106849953B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/32—Delta-sigma modulation with special provisions or arrangements for power saving, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains, by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明涉及一种基于有源电阻‑电容积分器的连续型3阶sigma‑delta调制器电路(11)，该电路包括：第一积分器(111)、第二积分器(112)、比较器(113)、第一触发器(114)、第二触发器(115)、第一数模转换器(116)、第二数模转换器(117)、第三数模转换器(118)、第四数模转换器(119)、逻辑或电路(120)、第一反相器(121)及第二反相器(122)。该电路可以显著地降低电路功耗。

Description

基于有源电阻-电容积分器的连续型3阶sigma-delta调制器 电路
技术领域
本发明涉及电子元器件领域，尤其涉及一种基于有源电阻-电容积分器的连续型3阶sigma-delta调制器电路。
背景技术
近些年来，针对生物医疗的可穿戴式医疗电子设备以及针对物联网的传感器接口电路得到越来越广泛的研究与应用，由于sigma-delta结构的模数转换器所具有的高精度、大动态范围等优良特性，使其在生物医疗电子领域等领域到了广泛关注。
其中，sigma-delta调制器是sigma-delta模数转换器的核心电路模块，较大程度地影响了sigma-delta结构的模数转换器的整体性能表现。当前，sigma-delta结构的模数转换器的功耗依然比较高，因此，限制了其在超低功耗可穿戴式设备的大规模应用。因此，如何设计一种低功耗的sigma-delta调制器是一件迫切并且很有意义的事情。
发明内容
因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种基于有源电阻-电容积分器的连续型3阶sigma-delta调制器电路(11)，其特征在于，包括：
第一积分器(111)、第二积分器(112)、比较器(113)、第一触发器(114)、第二触发器(115)、第一数模转换器(116)、第二数模转换器(117)、第三数模转换器(118)、第四数模转换器(119)、逻辑或电路(120)、第一反相器(121)及第二反相器(122)；
其中，第一积分器(111)的正负输入端分别电连接第一差分输入端(Vin+)及第二差分输入端(Vin-)；第二积分器(112)的正负输入端分别电连接第一积分器(111)的负输出端(Vo1-)及正输出端(Vo1+)；比较器(113)的正负输入端分别电连接第二积分器(112)的负输出端(Vo2-)及正输出端(Vo2+)，且比较器(113)的负输出端(Vcomp-)分别电连接逻辑或电路(120)的第一输入端及第一触发器(114)的D端；比较器(113)的正输出端(Vcomp+)分别电连接逻辑或电路(120)的第二输入端及第二触发器(115)的D端；逻辑或电路(120)的输出端分别电连接第一触发器(114)及第二触发器(115)的时钟控制端；
第一触发器(114)的Q端分别电连接第三数模转换器(118)的输入端及第一反相器(121)的输入端，第三数模转换器(118)的输出端(Vfb2+)电连接第二积分器(112)的正输入端，第一反相器(121)的输出端电连接第一数模转换器(116)的输入端，第一数模转换器(116)的输出端(Vfb1-)电连接第一积分器(111)的正输入端；
第二触发器(115)的Q端分别电连接第四数模转换器(119)的输入端及第二反相器(122)的输入端，第四数模转换器(119)的输出端(Vfb2-)电连接第二积分器(112)的负输入端，第二反相器(122)的输出端电连接第二数模转换器(117)的输入端，第二数模转换器(117)的输出端(Vfb1+)电连接第一积分器(111)的负输入端；
调制器电路(11)的输出端D_out电连接第二触发器(115)的Q端。
在本发明的一个实施例中，第一积分器(111)包括第一电阻(R21)、第二电阻(R22)、第三电阻(R23)、第四电阻(R24)、第一电容(C21)、第二电容(C22)及第一运放器(211)；其中，
第一电阻(R21)串接于第一差分输入端(Vin+)与第一运放器(211)的正输入端之间；第二电阻(R22)串接于第二差分输入端(Vin-)与第一运放器(211)的负输入端之间；
第一电容(C21)并接于第一运放器(211)的正输入端和负输出端之间；第二电容(C22)并接于第一运放器(211)的负输入端和正输出端之间；
第三电阻(R23)串接于第一数模转换器(116)的输出端(Vfb1-)与第一运放器(211)的正输入端之间；第四电阻(R24)串接于第二数模转换器(117)的输出端(Vfb1+)与第一运放器(211)的负输入端之间。
在本发明的一个实施例中，第二积分器(112)包括第五电阻(R31)、第六电阻(R32)、第七电阻(R33)、第八电阻(R34)、第九电阻(R35)、第十电阻(R36)、第十一电阻(R37)、第十二电阻(R38)、第三电容(C31)、第四电容(C32)、第五电容(C33)、第六电容(C34)、第七电容(C35)、第八电容(C36)及第二运放器(311)；其中，
第三电容(C31)和第五电容(C33)串接于第二运放器(311)的正输入端与负输出端之间；第五电阻(R31)串接于第一积分器(111)的负输出端(Vo1-)与第三电容(C31)和第五电容(C33)串接形成的节点处之间；第七电阻(R33)串接于第三数模转换器(118)的输出端(Vfb2+)与第三电容(C31)和第五电容(C33)串接形成的节点处之间；第九电阻(R35)串接于第一积分器(111)的负输出端(Vo1-)与第二运放器(311)的正输入端之间；第十一电阻(R37)串接于第三数模转换器(118)的输出端(Vfb2+)与第二运放器(311)的正输入端之间；第七电容(C35)串接于第二运放器(311)的负输出端与接地端(GND)之间；
第四电容(C32)和第六电容(C34)串接于第二运放器(311)的负输入端与正输出端之间；第六电阻(R32)串接于第一积分器(111)的正输出端(Vo1+)与第四电容(C32)和第六电容(C34)串接形成的节点处之间；第八电阻(R34)串接于第四数模转换器(119)的输出端(Vfb2-)与第四电容(C32)和第六电容(C34)串接形成的节点处之间；第十电阻(R36)串接于第一积分器(111)的正输出端(Vo1+)与第二运放器(311)的负输入端之间；第十二电阻(R38)串接于第四数模转换器(119)的输出端(Vfb2-)与第二运放器(311)的负输入端之间；第八电容(C36)串接于第二运放器(311)的正输出端与接地端(GND)之间。
在本发明的一个实施例中，比较器(113)包括：第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)、第五MOS管(M5)、第六MOS管(M6)、第七MOS管(M7)、第八MOS管(M8)、第九MOS管(M9)、第三反相器(INV1)及第四反相器(INV2)；其中，
第七MOS管(M7)与第五MOS管(M5)并接后与第三MOS管(M3)、第一MOS管(M1)及第九MOS管(M9)依次串接于电源端(VDD)与接地端(GND)之间；
第八MOS管(M8)与第六MOS管(M6)并接后与第四MOS管(M4)及第二MOS管(M2)依次串接于电源端(VDD)与第一MOS管(M1)与第九MOS管(M9)串接形成的节点之间；
第一MOS管(M1)的控制端电连接至第二积分器(112)的负输出端(Vo2-)；第二MOS管(M2)的控制端电连接至第二积分器(112)的正输出端(Vo2+)；第三MOS管(M3)的控制端与第五MOS管(M5)的控制端均电连接至第六MOS管(M6)与第四MOS管(M4)串接形成的节点处；第四MOS管(M4)的控制端与第六MOS管(M6)的控制端均电连接至第五MOS管(M5)与第三MOS管(M3)串接形成的节点处；第七MOS管(M7)的控制端、第八MOS管(M8)的控制端及第九MOS管(M9)的控制端均电连接至时钟控制端(CLK)；
第三反相器(INV1)的输入端电连接至第三MOS管(M3)与第五MOS管(M5)串接形成的节点处且其输出端电连接至比较器(113)的正输出端(Vcomp+)；第四反相器(INV2)的输入端电连接至第四MOS管(M4)与第六MOS管(M6)串接形成的节点处且其输出端电连接至比较器(113)的负输出端(Vcomp-)。
在本发明的一个实施例中，第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)及第九MOS管(M9)为NMOS管；第五MOS管(M5)、第六MOS管(M6)、第七MOS管(M7)及第八MOS管(M8)为PMOS管。
在本发明的一个实施例中，逻辑或电路(120)包括：第十MOS管(M10)、第十一MOS管(M11)、第十二MOS管(M12)、第十三MOS管(M13)、第十四MOS管(M14)及第十五MOS管(M15)，其中，
第十MOS管(M10)、第十一MOS管(M11)及第十二MOS管(M12)依次串接于电源端(VDD)与接地端(GND)之间，第十三MOS管(M13)并接于第十二MOS管(M12)的两端，第十四MOS管(M14)及第十五MOS管(M15)依次串接于电源端(VDD)与接地端(GND)之间；
第十MOS管(M10)的控制端及第十二MOS管(M12)的控制端相连形成的节点电连接至比较器(113)的正输出端(Vcomp+)，第十一MOS管(M11)的控制端及第十三MOS管(M13)的控制端相连形成的节点电连接至比较器(113)的负输出端(Vcomp-)，第十四MOS管(M14)的控制端及第十五MOS管(M15)的控制端相连形成的节点电连接至第十一MOS管(M11)与第十二MOS管(M132)串接形成的节点处；
第十四MOS管(M14)及第十五MOS管(M15)的串接形成的节点电连接至逻辑或电路(120)的输出端。
在本发明的一个实施例中，第十MOS管(M10)、第十一MOS管(M11)及第十四MOS管(M14)为PMOS管，第十二MOS管(M12)、第十三MOS管(M13)及第十五MOS管(M15)为NMOS管。
在本发明的一个实施例中，第一触发器(114)包括：第十六MOS管(M16)、第十七MOS管(M17)、第十八MOS管(M18)、第十九MOS管(M19)、第二十MOS管(M20)、第二十一MOS管(M21)、第二十二MOS管(M22)、第二十三MOS管(M23)、第二十四MOS管(M24)、第二十五MOS管(M25)、第二十六MOS管(M26)；其中，
第十六MOS管(M16)、第十七MOS管(M17)及第十八MOS管(M18)依次串接于电源端(VDD)与接地端(GND)之间；第十九MOS管(M19)、第二十MOS管(M20)及第二十一MOS管(M21)依次串接于电源端(VDD)与接地端(GND)之间；第二十二MOS管(M22)、第二十三MOS管(M23)及第二十四MOS管(M24)依次串接于电源端(VDD)与接地端(GND)之间；第二十五MOS管(M25)及第二十六MOS管(M26)依次串接于电源端(VDD)与接地端(GND)之间；
第十六MOS管(M16)的控制端及第十八MOS管(M18)的控制端均电连接至第一触发器(114)的D端；第十七MOS管(M17)的控制端、第十九MOS管(M19)的控制端、第二十一MOS管(M21)的控制端及第二十三MOS管(M23)的控制端均电连接至第一触发器(114)的时钟控制端；第二十MOS管(M20)的控制端电连接至第十七MOS管(M17)及第十八MOS管(M18)串接形成的节点处；第二十二MOS管(M22)的控制端及第二十四MOS管(M24)的控制端均电连接至第十九MOS管(M19)及第二十MOS管(M20)相连形成的节点处；第二十五MOS管(M25)的控制端及第二十六MOS管(M26)的控制端均电连接至第二十二MOS管(M22)及第二十三MOS管(M23)串接形成的节点处；
第二十五MOS管(M25)及第二十六MOS管(M26)的相连形成的节点电连接至第一触发器(114)的Q端。
在本发明的一个实施例中，第十六MOS管(M16)、第十七MOS管(M17)、第十九MOS管(M19)、第二十二MOS管(M22)及第二十五MOS管(M25)为PMOS管，第十八MOS管(M18)、第二十MOS管(M20)、第二十一MOS管(M21)、第二十三MOS管(M23)、第二十四MOS管(M24)及第二十六MOS管(M26)为NMOS管。
在本发明的一个实施例中，第一数模转换器(116)包括第二十七MOS管(M27)及第二十八MOS管(M28)，其中，
第二十七MOS管(M27)及第二十八MOS管(M28)依次串接于参考电压(Vref)与接地端(GND)之间；
第二十七MOS管(M27)的控制端及第二十八MOS管(M28)的控制端均电连接至第一数模转换器(116)的输入端；
第二十七MOS管(M27)及第二十八MOS管(M28)相连形成的节点电连接至第一数模转换器(116)的输出端。
在本发明的一个实施例中，第二十七MOS管(M27)为PMOS管，第二十八MOS管(M28)为NMOS管。
本发明实施例提供的调制器电路采用2个具有运放功能的积分器实现了3阶积分功能，相比于传统结构节省了一个运放，大大降低了整体功耗。比较器电路采用全动态结构，完全消除了比较器的静态功耗，另外采用比较器实现1位量化功能，简化了量化器设计降低了量化器的功耗，并提高了电路的线性度。此外，本发明的调制器电路采用连续时间结构，降低了系统对运放的增益、带宽要求，降低了每一个运放的功耗，并且此结构积分器的每一级输出摆幅小，进一步降低了功耗。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅试图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例提供的一种基于有源电阻-电容积分器的连续型3阶sigma-delta调制器电路11的结构示意图；
图2为本发明实施例提供的调制器电路11中的第一积分器111的结构示意图；
图3为本发明实施例提供的调制器电路11中的第二积分器112的结构示意图；
图4为本发明实施例提供的调制器电路11中的比较器113的结构示意图；
图5为本发明实施例提供的调制器电路11中的逻辑或电路120的结构示意图；
图6为本发明实施例提供的调制器电路11中的第一触发器114的结构示意图；
图7为本发明实施例提供的调制器电路11中的第一数模转换器116的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
请参见图1，图1为本发明实施例提供的一种基于有源电阻-电容积分器的连续型3阶sigma-delta调制器电路11的结构示意图，如图1，该电路包括：
第一积分器(111)、第二积分器(112)、比较器(113)、第一触发器(114)、第二触发器(115)、第一数模转换器(116)、第二数模转换器(117)、第三数模转换器(118)、第四数模转换器(119)、逻辑或电路(120)、第一反相器(121)及第二反相器(122)；
其中，第一积分器(111)的正负输入端分别电连接第一差分输入端(Vin+)及第二差分输入端(Vin-)；第二积分器(112)的正负输入端分别电连接第一积分器(111)的负输出端(Vo1-)及正输出端(Vo1+)；比较器(113)的正负输入端分别电连接第二积分器(112)的负输出端(Vo2-)及正输出端(Vo2+)，且比较器(113)的负输出端(Vcomp-)分别电连接逻辑或电路(120)的第一输入端及第一触发器(114)的D端；比较器(113)的正输出端(Vcomp+)分别电连接逻辑或电路(120)的第二输入端及第二触发器(115)的D端；逻辑或电路(120)的输出端分别电连接第一触发器(114)及第二触发器(115)的时钟控制端；
第一触发器(114)的Q端分别电连接第三数模转换器(118)的输入端及第一反相器(121)的输入端，第三数模转换器(118)的输出端(Vfb2+)电连接第二积分器(112)的正输入端，第一反相器(121)的输出端电连接第一数模转换器(116)的输入端，第一数模转换器(116)的输出端(Vfb1-)电连接第一积分器(111)的正输入端；
第二触发器(115)的Q端分别电连接第四数模转换器(119)的输入端及第二反相器(122)的输入端，第四数模转换器(119)的输出端(Vfb2-)电连接第二积分器(112)的负输入端，第二反相器(122)的输出端电连接第二数模转换器(117)的输入端，第二数模转换器(117)的输出端(Vfb1+)电连接第一积分器(111)的负输入端；
调制器电路(11)的输出端D_out电连接第二触发器(115)的Q端。
本发明实施例提到的调制器电路包括2个有源积分器(第一积分器(111)和第二积分器(112))、1个具有动态比较功能的比较器(比较器(113))、2个触发器(第一触发器(114)和第二触发器(115)、)、4个反馈数模转化器(第一数模转换器(116)、第二数模转换器(117)、第三数模转换器(118)和第四数模转换器(119))以及1个逻辑或电路(逻辑或电路(120))。具体地，有源积分器实现对信号的积分功能；比较器(113)用于实现对第二积分器(112)输出信号的1位量化；本实施例中的触发器是一个真单相钟控正沿触发寄存器，用来实现反馈的脉冲波形；反馈数模转换器用于将量化器输出反馈到积分器的输入端；逻辑或电路用于产生触发器所需的时钟上升沿信号。
在本实施例中，采用2个有源积分器实现了3阶的调制性能，其中，第一积分器(111)实现了一阶积分功能，第二积分器(112)实现了两阶积分功能。
进一步地，在上述实施例的基础上，请参考图2，第一积分器(111)包括第一电阻(R21)、第二电阻(R22)、第三电阻(R23)、第四电阻(R24)、第一电容(C21)、第二电容(C22)及第一运放器(211)；其中，
第一电阻(R21)串接于第一差分输入端(Vin+)与第一运放器(211)的正输入端之间；第二电阻(R22)串接于第二差分输入端(Vin-)与第一运放器(211)的负输入端之间；
第一电容(C21)并接于第一运放器(211)的正输入端和负输出端之间；第二电容(C22)并接于第一运放器(211)的负输入端和正输出端之间；
第三电阻(R23)串接于第一数模转换器(116)的输出端(Vfb1-)与第一运放器(211)的正输入端之间；第四电阻(R24)串接于第二数模转换器(117)的输出端(Vfb1+)与第一运放器(211)的负输入端之间。
第一积分器(111)的输入为输入信号Signal_Vin(包括Signal_Vin+及Signal_Vin-)和反馈电压信号Signal_Vfb1(包括Signal_Vfb1+及Signal_Vfb1-)，输入信号Signal_Vin和反馈电压信号Signal_Vfb1分别经过电阻R(21)、R(22)以及R(23)、R(24)转换为电流信号，具体地，所转换的电流信号在第一积分器111的输入端相减然后再经过第一电容(C21)、第二电容(C22)的积分作用得到第一积分器(111)的输出波形Signal_Vo1(包括Signal_Vo1+及Signal_Vo1-)。其中，Signal_Vfb1信号为第一数模转换器116及第二数模转换器117的输出信号，其值为‘1’或‘0’，其中‘1’代表输出高电平，‘0’代表输出低电平。
进一步地，在上述实施例的基础上，请参考图3，第二积分器(112)包括第五电阻(R31)、第六电阻(R32)、第七电阻(R33)、第八电阻(R34)、第九电阻(R35)、第十电阻(R36)、第十一电阻(R37)、第十二电阻(R38)、第三电容(C31)、第四电容(C32)、第五电容(C33)、第六电容(C34)、第七电容(C35)、第八电容(C36)及第二运放器(311)；其中，
第三电容(C31)和第五电容(C33)串接于第二运放器(311)的正输入端与负输出端之间；第五电阻(R31)串接于第一积分器(111)的负输出端(Vo1-)与第三电容(C31)和第五电容(C33)串接形成的节点处之间；第七电阻(R33)串接于第三数模转换器(118)的输出端(Vfb2+)与第三电容(C31)和第五电容(C33)串接形成的节点处之间；第九电阻(R35)串接于第一积分器(111)的负输出端(Vo1-)与第二运放器(311)的正输入端之间；第十一电阻(R37)串接于第三数模转换器(118)的输出端(Vfb2+)与第二运放器(311)的正输入端之间；第七电容(C35)串接于第二运放器(311)的负输出端与接地端(GND)之间；
第四电容(C32)和第六电容(C34)串接于第二运放器(311)的负输入端与正输出端之间；第六电阻(R32)串接于第一积分器(111)的正输出端(Vo1+)与第四电容(C32)和第六电容(C34)串接形成的节点处之间；第八电阻(R34)串接于第四数模转换器(119)的输出端(Vfb2-)与第四电容(C32)和第六电容(C34)串接形成的节点处之间；第十电阻(R36)串接于第一积分器(111)的正输出端(Vo1+)与第二运放器(311)的负输入端之间；第十二电阻(R38)串接于第四数模转换器(119)的输出端(Vfb2-)与第二运放器(311)的负输入端之间；第八电容(C36)串接于第二运放器(311)的正输出端与接地端(GND)之间。
第二积分器(112)的输入分别为第一积分器(111)的输出信号Signal_Vo1和第三数模转换器(118)、第四数模转换器(119)的反馈信号Signal_Vfb2(包括Signal_Vfb2+及Signal_Vfb2-)，Signal_Vo1及Signal_Vfb2通过对应的电阻后均转换为电流信号，经过转换之后的电流信号在第二个运放输入端相减后经过积分作用得到第二积分器(112)的输出信号Signal_Vo2(包括Signal_Vo2+及Signal_Vo2-)。
进一步地，在上述实施例的基础上，请参考图4，比较器(113)包括：第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)、第五MOS管(M5)、第六MOS管(M6)、第七MOS管(M7)、第八MOS管(M8)、第九MOS管(M9)、第三反相器(INV1)及第四反相器(INV2)；其中，
第七MOS管(M7)与第五MOS管(M5)并接后与第三MOS管(M3)、第一MOS管(M1)及第九MOS管(M9)依次串接于电源端(VDD)与接地端(GND)之间；
第八MOS管(M8)与第六MOS管(M6)并接后与第四MOS管(M4)及第二MOS管(M2)依次串接于电源端(VDD)与第一MOS管(M1)与第九MOS管(M9)串接形成的节点之间；
第一MOS管(M1)的控制端电连接至第二积分器(112)的负输出端(Vo2-)；第二MOS管(M2)的控制端电连接至第二积分器(112)的正输出端(Vo2+)；第三MOS管(M3)的控制端与第五MOS管(M5)的控制端均电连接至第六MOS管(M6)与第四MOS管(M4)串接形成的节点处；第四MOS管(M4)的控制端与第六MOS管(M6)的控制端均电连接至第五MOS管(M5)与第三MOS管(M3)串接形成的节点处；第七MOS管(M7)的控制端、第八MOS管(M8)的控制端及第九MOS管(M9)的控制端均电连接至时钟控制端(CLK)；
第三反相器(INV1)的输入端电连接至第三MOS管(M3)与第五MOS管(M5)串接形成的节点处且其输出端电连接至比较器(113)的正输出端(Vcomp+)；第四反相器(INV2)的输入端电连接至第四MOS管(M4)与第六MOS管(M6)串接形成的节点处且其输出端电连接至比较器(113)的负输出端(Vcomp-)。
进一步地，在上述实施例的基础上，第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)及第九MOS管(M9)为NMOS管；第五MOS管(M5)、第六MOS管(M6)、第七MOS管(M7)及第八MOS管(M8)为PMOS管。
比较器(113)对第二积分器(112)的输出信号Signal_Vo2(包括Signal_Vo2+及Signal_Vo2-)进行量化，并输出Signal_Vcomp(包括Signal_Vcomp+及Signal_Vcomp-信号)，具体的，输出‘1’和‘0’信号，其中，其中‘1’代表输出高电平，‘0’代表输出低电平。当比较器(113)的时钟信号Signal_CLK为低电平时，比较器两个输出端均复位为‘0’，当比较器(113)的时钟信号Signal_CLK为高时，比较器(113)输出比较结果。
进一步地，在上述实施例的基础上，请参考图5，逻辑或电路(120)包括：第十MOS管(M10)、第十一MOS管(M11)、第十二MOS管(M12)、第十三MOS管(M13)、第十四MOS管(M14)及第十五MOS管(M15)，其中，
第十MOS管(M10)、第十一MOS管(M11)及第十二MOS管(M12)依次串接于电源端(VDD)与接地端(GND)之间，第十三MOS管(M13)并接于第十二MOS管(M12)的两端，第十四MOS管(M14)及第十五MOS管(M15)依次串接于电源端(VDD)与接地端(GND)之间；
第十MOS管(M10)的控制端及第十二MOS管(M12)的控制端相连形成的节点电连接至比较器(113)的正输出端(Vcomp+)，第十一MOS管(M11)的控制端及第十三MOS管(M13)的控制端相连形成的节点电连接至比较器(113)的负输出端(Vcomp-)，第十四MOS管(M14)的控制端及第十五MOS管(M15)的控制端相连形成的节点电连接至第十一MOS管(M11)与第十二MOS管(M132)串接形成的节点处；
第十四MOS管(M14)及第十五MOS管(M15)的串接形成的节点电连接至逻辑或电路(120)的输出端。
进一步地，在上述实施例的基础上，第十MOS管(M10)、第十一MOS管(M11)及第十四MOS管(M14)为PMOS管，第十二MOS管(M12)、第十三MOS管(M13)及第十五MOS管(M15)为NMOS管。
逻辑或电路(120)用来识别比较器是否完成一次比较过程，逻辑或电路(120)的两个输入端分别电连接比较器(113)的两个输出端。逻辑或电路(120)的输出端产生第一触发器(114)和第二触发器(115)所需的时钟信号CLK_D。
进一步地，在上述实施例的基础上，第一触发器(114)与第二触发器(115)具有相同的电路结构，具体地，以第一触发器(114)为例：
请参考图6，第一触发器(114)包括：第十六MOS管(M16)、第十七MOS管(M17)、第十八MOS管(M18)、第十九MOS管(M19)、第二十MOS管(M20)、第二十一MOS管(M21)、第二十二MOS管(M22)、第二十三MOS管(M23)、第二十四MOS管(M24)、第二十五MOS管(M25)、第二十六MOS管(M26)；其中，
第十六MOS管(M16)、第十七MOS管(M17)及第十八MOS管(M18)依次串接于电源端(VDD)与接地端(GND)之间；第十九MOS管(M19)、第二十MOS管(M20)及第二十一MOS管(M21)依次串接于电源端(VDD)与接地端(GND)之间；第二十二MOS管(M22)、第二十三MOS管(M23)及第二十四MOS管(M24)依次串接于电源端(VDD)与接地端(GND)之间；第二十五MOS管(M25)及第二十六MOS管(M26)依次串接于电源端(VDD)与接地端(GND)之间；
第十六MOS管(M16)的控制端及第十八MOS管(M18)的控制端均电连接至第一触发器(114)的D端；第十七MOS管(M17)的控制端、第十九MOS管(M19)的控制端、第二十一MOS管(M21)的控制端及第二十三MOS管(M23)的控制端均电连接至第一触发器(114)的时钟控制端；第二十MOS管(M20)的控制端电连接至第十七MOS管(M17)及第十八MOS管(M18)串接形成的节点处；第二十二MOS管(M22)的控制端及第二十四MOS管(M24)的控制端均电连接至第十九MOS管(M19)及第二十MOS管(M20)相连形成的节点处；第二十五MOS管(M25)的控制端及第二十六MOS管(M26)的控制端均电连接至第二十二MOS管(M22)及第二十三MOS管(M23)串接形成的节点处；
第二十五MOS管(M25)及第二十六MOS管(M26)的相连形成的节点电连接至第一触发器(114)的Q端。
进一步地，在上述实施例的基础上，第十六MOS管(M16)、第十七MOS管(M17)、第十九MOS管(M19)、第二十二MOS管(M22)及第二十五MOS管(M25)为PMOS管，第十八MOS管(M18)、第二十MOS管(M20)、第二十一MOS管(M21)、第二十三MOS管(M23)、第二十四MOS管(M24)及第二十六MOS管(M26)为NMOS管。
在时钟信号Signal_CLK_D上升沿时，第一触发器(114)及第二触发器(115)将比较器(113)输出的‘1’或‘0’信号采样，其中，其中‘1’代表输出高电平，‘0’代表输出低电平，并保持直到下一个时钟信号Signal_CLK_D上升沿来临之前。第一触发器(114)及第二触发器(115)用于实现有限脉冲响应的NRZ波形。
进一步地，在上述实施例的基础上，第一数模转换器(116)、第二数模转换器(117)、第三数模转换器(118)及第四数模转换器(119)具有相同的电路结构，具体地，以第一数模转换器(116)为例：
请参考图7，第一数模转换器(116)包括第二十七MOS管(M27)及第二十八MOS管(M28)，其中，所述第二十七MOS管(M27)及所述第二十八MOS管(M28)依次串接于参考电压(Vref)与接地端(GND)之间；
第二十七MOS管(M27)的控制端及第二十八MOS管(M28)的控制端均电连接至第一数模转换器(116)的输入端；
第二十七MOS管(M27)及第二十八MOS管(M28)相连形成的节点电连接至第一数模转换器(116)的输出端。
进一步地，在上述实施例的基础上，第二十七MOS管(M27)为PMOS管，第二十八MOS管(M28)为NMOS管。
本发明实施例提供的调制器电路采用2个具有运放功能的积分器实现了3阶积分功能，相比于传统结构节省了一个运放，大大降低了整体功耗。比较器电路采用全动态结构，完全消除了比较器的静态功耗，另外采用比较器实现1位量化功能，简化了量化器设计降低了量化器的功耗，并提高了电路的线性度。此外，本发明的调制器电路采用连续时间结构，降低了系统对运放的增益、带宽要求，降低了每一个运放的功耗，并且此结构积分器的每一级输出摆幅小，进一步降低了功耗。
综上，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (10)

1.一种基于有源电阻-电容积分器的连续型3阶sigma-delta调制器电路(11)，其特征在于，包括：
第一积分器(111)、第二积分器(112)、比较器(113)、第一触发器(114)、第二触发器(115)、第一数模转换器(116)、第二数模转换器(117)、第三数模转换器(118)、第四数模转换器(119)、逻辑或电路(120)、第一反相器(121)及第二反相器(122)；
其中，所述第一积分器(111)的正负输入端分别电连接第一差分输入端(Vin+)及第二差分输入端(Vin-)；所述第二积分器(112)的正负输入端分别电连接所述第一积分器(111)的负输出端(Vo1-)及正输出端(Vo1+)；所述比较器(113)的正负输入端分别电连接所述第二积分器(112)的负输出端(Vo2-)及正输出端(Vo2+)，且所述比较器(113)的负输出端(Vcomp-)分别电连接所述逻辑或电路(120)的第一输入端及所述第一触发器(114)的D端；所述比较器(113)的正输出端(Vcomp+)分别电连接所述逻辑或电路(120)的第二输入端及所述第二触发器(115)的D端；所述逻辑或电路(120)的输出端分别电连接所述第一触发器(114)及所述第二触发器(115)的时钟控制端；
所述第一触发器(114)的Q端分别电连接所述第三数模转换器(118)的输入端及所述第一反相器(121)的输入端，所述第三数模转换器(118)的输出端(Vfb2+)电连接所述第二积分器(112)的正输入端，所述第一反相器(121)的输出端电连接所述第一数模转换器(116)的输入端，所述第一数模转换器(116)的输出端(Vfb1-)电连接所述第一积分器(111)的正输入端；
所述第二触发器(115)的Q端分别电连接所述第四数模转换器(119)的输入端及所述第二反相器(122)的输入端，所述第四数模转换器(119)的输出端(Vfb2-)电连接所述第二积分器(112)的负输入端，所述第二反相器(122)的输出端电连接所述第二数模转换器(117)的输入端，所述第二数模转换器(117)的输出端(Vfb1+)电连接所述第一积分器(111)的负输入端；
所述调制器电路(11)的输出端D_out电连接所述第二触发器(115)的Q端。
2.如权利要求1所述的调制器电路(11)，其特征在于，所述第一积分器(111)包括第一电阻(R21)、第二电阻(R22)、第三电阻(R23)、第四电阻(R24)、第一电容(C21)、第二电容(C22)及第一运放器(211)；其中，
所述第一电阻(R21)串接于所述第一差分输入端(Vin+)与所述第一运放器(211)的正输入端之间；所述第二电阻(R22)串接于所述第二差分输入端(Vin-)与所述第一运放器(211)的负输入端之间；
所述第一电容(C21)并接于所述第一运放器(211)的正输入端和负输出端之间；所述第二电容(C22)并接于所述第一运放器(211)的负输入端和正输出端之间；
所述第三电阻(R23)串接于所述第一数模转换器(116)的输出端(Vfb1-)与所述第一运放器(211)的正输入端之间；所述第四电阻(R24)串接于所述第二数模转换器(117)的输出端(Vfb1+)与所述第一运放器(211)的负输入端之间。
3.如权利要求1所述的调制器电路(11)，其特征在于，所述第二积分器(112)包括第五电阻(R31)、第六电阻(R32)、第七电阻(R33)、第八电阻(R34)、第九电阻(R35)、第十电阻(R36)、第十一电阻(R37)、第十二电阻(R38)、第三电容(C31)、第四电容(C32)、第五电容(C33)、第六电容(C34)、第七电容(C35)、第八电容(C36)及第二运放器(311)；其中，
所述第三电容(C31)和所述第五电容(C33)串接于所述第二运放器(311)的正输入端与负输出端之间；所述第五电阻(R31)串接于所述第一积分器(111)的负输出端(Vo1-)与所述第三电容(C31)和所述第五电容(C33)串接形成的节点处之间；所述第七电阻(R33)串接于所述第三数模转换器(118)的输出端(Vfb2+)与所述第三电容(C31)和所述第五电容(C33)串接形成的节点处之间；所述第九电阻(R35)串接于所述第一积分器(111)的负输出端(Vo1-)与所述第二运放器(311)的正输入端之间；所述第十一电阻(R37)串接于所述第三数模转换器(118)的输出端(Vfb2+)与所述第二运放器(311)的正输入端之间；所述第七电容(C35)串接于所述第二运放器(311)的负输出端与接地端(GND)之间；
所述第四电容(C32)和所述第六电容(C34)串接于所述第二运放器(311)的负输入端与正输出端之间；所述第六电阻(R32)串接于所述第一积分器(111)的正输出端(Vo1+)与所述第四电容(C32)和所述第六电容(C34)串接形成的节点处之间；所述第八电阻(R34)串接于所述第四数模转换器(119)的输出端(Vfb2-)与所述第四电容(C32)和所述第六电容(C34)串接形成的节点处之间；所述第十电阻(R36)串接于所述第一积分器(111)的正输出端(Vo1+)与所述第二运放器(311)的负输入端之间；所述第十二电阻(R38)串接于所述第四数模转换器(119)的输出端(Vfb2-)与所述第二运放器(311)的负输入端之间；所述第八电容(C36)串接于所述第二运放器(311)的正输出端与接地端(GND)之间。
4.如权利要求1所述的调制器电路(11)，其特征在于，所述比较器(113)包括：第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)、第五MOS管(M5)、第六MOS管(M6)、第七MOS管(M7)、第八MOS管(M8)、第九MOS管(M9)、第三反相器(INV1)及第四反相器(INV2)；其中，
所述第七MOS管(M7)与所述第五MOS管(M5)并接后与所述第三MOS管(M3)、所述第一MOS管(M1)及所述第九MOS管(M9)依次串接于电源端(VDD)与接地端(GND)之间；
所述第八MOS管(M8)与所述第六MOS管(M6)并接后与所述第四MOS管(M4)及所述第二MOS管(M2)依次串接于电源端(VDD)与所述第一MOS管(M1)的源极与所述第九MOS管(M9)的漏极串接形成的节点之间；
所述第一MOS管(M1)的控制端电连接至所述第二积分器(112)的负输出端(Vo2-)；所述第二MOS管(M2)的控制端电连接至所述第二积分器(112)的正输出端(Vo2+)；所述第三MOS管(M3)的控制端与所述第五MOS管(M5)的控制端均电连接至所述第六MOS管(M6)的漏极与第四MOS管(M4)的漏极串接形成的节点处；所述第四MOS管(M4)的控制端与所述第六MOS管(M6)的控制端均电连接至所述第五MOS管(M5)的漏极与第三MOS管(M3)的漏极串接形成的节点处；所述第七MOS管(M7)的控制端、所述第八MOS管(M8)的控制端及所述第九MOS管(M9)的控制端均电连接至时钟控制端(CLK)；
所述第三反相器(INV1)的输入端电连接至所述第三MOS管(M3)的漏极与所述第五MOS管(M5)的漏极串接形成的节点处且其输出端电连接至所述比较器(113)的正输出端(Vcomp+)；所述第四反相器(INV2)的输入端电连接至所述第四MOS管(M4)的漏极与所述第六MOS管(M6)的漏极串接形成的节点处且其输出端电连接至所述比较器(113)的负输出端(Vcomp-)。
5.如权利要求4所述的调制器电路(11)，其特征在于，所述第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)及第九MOS管(M9)为NMOS管；所述第五MOS管(M5)、第六MOS管(M6)、第七MOS管(M7)及第八MOS管(M8)为PMOS管。
6.如权利要求1所述的调制器电路(11)，其特征在于，所述逻辑或电路(120)包括：第十MOS管(M10)、第十一MOS管(M11)、第十二MOS管(M12)、第十三MOS管(M13)、第十四MOS管(M14)及第十五MOS管(M15)，其中，
所述第十MOS管(M10)、所述第十一MOS管(M11)及所述第十二MOS管(M12)依次串接于电源端(VDD)与接地端(GND)之间，所述第十三MOS管(M13)并接于所述第十二MOS管(M12)的两端，所述第十四MOS管(M14)及所述第十五MOS管(M15)依次串接于电源端(VDD)与接地端(GND)之间；
所述第十MOS管(M10)的控制端及所述第十二MOS管(M12)的控制端相连形成的节点电连接至所述比较器(113)的正输出端(Vcomp+)，所述第十一MOS管(M11)的控制端及所述第十三MOS管(M13)的控制端相连形成的节点电连接至所述比较器(113)的负输出端(Vcomp-)，所述第十四MOS管(M14)的控制端及所述第十五MOS管(M15)的控制端相连形成的节点电连接至所述第十一MOS管(M11)的漏极与所述第十二MOS管(M12)的漏极串接形成的节点处；
所述第十四MOS管(M14)的漏极及所述第十五MOS管(M15)的漏极串接形成的节点电连接至所述逻辑或电路(120)的输出端。
7.如权利要求6所述的调制器电路(11)，其特征在于，所述第十MOS管(M10)、第十一MOS管(M11)及第十四MOS管(M14)为PMOS管，所述第十二MOS管(M12)、第十三MOS管(M13)及第十五MOS管(M15)为NMOS管。
8.如权利要求1所述的调制器电路(11)，其特征在于，所述第一触发器(114)包括：第十六MOS管(M16)、第十七MOS管(M17)、第十八MOS管(M18)、第十九MOS管(M19)、第二十MOS管(M20)、第二十一MOS管(M21)、第二十二MOS管(M22)、第二十三MOS管(M23)、第二十四MOS管(M24)、第二十五MOS管(M25)、第二十六MOS管(M26)；其中，
所述第十六MOS管(M16)、所述第十七MOS管(M17)及第十八MOS管(M18)依次串接于电源端(VDD)与接地端(GND)之间；所述第十九MOS管(M19)、所述第二十MOS管(M20)及第二十一MOS管(M21)依次串接于电源端(VDD)与接地端(GND)之间；所述第二十二MOS管(M22)、所述第二十三MOS管(M23)及所述第二十四MOS管(M24)依次串接于电源端(VDD)与接地端(GND)之间；所述第二十五MOS管(M25)及第二十六MOS管(M26)依次串接于电源端(VDD)与接地端(GND)之间；
所述第十六MOS管(M16)的控制端及所述第十八MOS管(M18)的控制端均电连接至所述第一触发器(114)的D端；所述第十七MOS管(M17)的控制端、所述第十九MOS管(M19)的控制端、所述第二十一MOS管(M21)的控制端及所述第二十三MOS管(M23)的控制端均电连接至所述第一触发器(114)的时钟控制端；所述第二十MOS管(M20)的控制端电连接至所述第十七MOS管(M17)的漏极及所述第十八MOS管(M18)的漏极串接形成的节点处；所述第二十二MOS管(M22)的控制端及所述第二十四MOS管(M24)的控制端均电连接至所述第十九MOS管(M19)的漏极及所述第二十MOS管(M20)的漏极相连形成的节点处；所述第二十五MOS管(M25)的控制端及所述第二十六MOS管(M26)的控制端均电连接至所述第二十二MOS管(M22)的漏极及所述第二十三MOS管(M23)的漏极串接形成的节点处；
所述第二十五MOS管(M25)的漏极及第二十六MOS管(M26)的漏极相连形成的节点电连接至所述第一触发器(114)的Q端。
9.如权利要求8所述的调制器电路(11)，其特征在于，所述第十六MOS管(M16)、第十七MOS管(M17)、第十九MOS管(M19)、第二十二MOS管(M22)及第二十五MOS管(M25)为PMOS管，所述第十八MOS管(M18)、第二十MOS管(M20)、第二十一MOS管(M21)、第二十三MOS管(M23)、第二十四MOS管(M24)及第二十六MOS管(M26)为NMOS管。
10.如权利要求1所述的调制器电路(11)，其特征在于，所述第一数模转换器(116)包括第二十七MOS管(M27)及第二十八MOS管(M28)，其中，
所述第二十七MOS管(M27)及所述第二十八MOS管(M28)依次串接于参考电压(Vref)与接地端(GND)之间；
所述第二十七MOS管(M27)的控制端及所述第二十八MOS管(M28)的控制端均电连接至所述第一数模转换器(116)的输入端；
所述第二十七MOS管(M27)的漏极及所述第二十八MOS管(M28)的漏极相连形成的节点电连接至所述第一数模转换器(116)的输出端。
CN201710064774.4A 2017-02-05 2017-02-05 基于有源电阻-电容积分器的连续型3阶sigma-delta调制器电路 Active CN106849953B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710064774.4A CN106849953B (zh) 2017-02-05 2017-02-05 基于有源电阻-电容积分器的连续型3阶sigma-delta调制器电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710064774.4A CN106849953B (zh) 2017-02-05 2017-02-05 基于有源电阻-电容积分器的连续型3阶sigma-delta调制器电路

Publications (2)

Publication Number Publication Date
CN106849953A CN106849953A (zh) 2017-06-13
CN106849953B true CN106849953B (zh) 2019-07-30

Family

ID=59121304

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710064774.4A Active CN106849953B (zh) 2017-02-05 2017-02-05 基于有源电阻-电容积分器的连续型3阶sigma-delta调制器电路

Country Status (1)

Country Link
CN (1) CN106849953B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111224669B (zh) * 2020-03-10 2021-12-17 西安电子科技大学 一种实现宽输入的σ-δ调制器的设计方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202856717U (zh) * 2012-06-22 2013-04-03 江南大学 一种可变类型的Sigma-Delta调制器
CN104467860A (zh) * 2014-11-09 2015-03-25 上海工程技术大学 一种级联过采样模数调制器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202856717U (zh) * 2012-06-22 2013-04-03 江南大学 一种可变类型的Sigma-Delta调制器
CN104467860A (zh) * 2014-11-09 2015-03-25 上海工程技术大学 一种级联过采样模数调制器

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
An energy-efficient and highly linear switching capacitor procedure for SAR ADCs;马睿等;《Journal of Semiconductors》;20150531;第36卷(第5期);第179-184页
Sigma—Delta调制器的研究和设计;曾博;《中国优秀硕士论文全文数据库》;20110331;I135-283页
双采样技术在三阶sigma-delta 调制器中的应用双采样技术在三阶sigma-delta调制器中的应用;毕卓等;《电路与系统学报》;20001231;第5卷(第4期);第17-20页

Also Published As

Publication number Publication date
CN106849953A (zh) 2017-06-13

Similar Documents

Publication Publication Date Title
CN103516364B (zh) 用于开关电容电路的系统和方法
US20050219097A1 (en) Optimized reference voltage generation using switched capacitor scaling for data converters
CN107070455A (zh) 混合逐次逼近型寄存器模数转换器及执行模数转换的方法
CN102415109B (zh) 用于助听器的输入转换器和信号转换方法
TWI642279B (zh) 類比至數位轉換器
CN107425852B (zh) 基于二进制权重电荷再分配的逐次逼近型模数转换器
CN104184478B (zh) 互补共源共栅反相器及增量Sigma‑Delta模数转换电路
CN103138761A (zh) 模数转换电路及电池电压检测电路
CN104467841B (zh) A/d转换系统
EP1652305A2 (en) Space efficient low power cyclic a/d converter
CN106100293B (zh) 应用于压电整流器的电流检测电路及压电整流器
Bashir et al. Analog-to-digital converters: A comparative study and performance analysis
US20150084797A1 (en) Low power excess loop delay compensation technique for delta-sigma modulators
CN103312333A (zh) 适用于Sigma-Delta ADC电路的零点优化积分器电路
TW201517523A (zh) 類比數位轉換器
CN106849953B (zh) 基于有源电阻-电容积分器的连续型3阶sigma-delta调制器电路
CN103312334B (zh) 适用于Sigma-Delta ADC电路的积分器电路
CN104348489B (zh) 前馈式三角积分调制器
CN106788439B (zh) 积分型模数转换器转移特性的调节系统及方法
CN216981896U (zh) 模数转换器、集成电路以及电子设备
CN203278797U (zh) 零点优化积分器电路
CN103607204A (zh) 一种高精度数字化的时域比较器
CN203747798U (zh) 采样开关电路
CN207910761U (zh) 一种应用于高速模数转换器的高速参考缓冲电路
CN103762985B (zh) 采样保持电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant