CN106713785A - 数字视频切换方法及装置 - Google Patents

Abstract

本发明提供了一种数字视频切换方法及装置，所述方法包含：根据外部输入的时钟信号的采集输入数据，将所述输入数据输入至预定级缓存中存储；通过预置频率的锁相环时钟于所述预定级缓存中读取存储的输入数据，并根据指令对所述输入数据进行同步的数据切换，获得输出数据；通过预置频率的锁相环时钟将所述输出数据输入至预定级缓存中存储；根据指令对所述时钟信号进行切换，获得切换后的输入时钟；通过切换过的输入时钟将预定级缓存中存储的所述输出数据提取后输出。

Description

数字视频切换方法及装置

技术领域

本发明涉及数字视频领域，尤指一种数字视频切换方法及装置。

背景技术

随着多媒体技术的发展，人们对能通过显示屏看到的画面内容有了越来越多的需求。显然通过某一个视频信号源来显示人们的所需求的内容有很大的局限性，这就催生了视频矩阵的的产生与发展。一般情况下，都是通过将不同类型输入视频信号转换成HDMI、VGA或LVDS信号，然后再通过相应的矩阵芯片进行切换，最后再将信号转换成想要的格式。

在视频输入接口将不同类型的信号转换成HDMI、VGA或LVDS信号时，一般都会先通过特定的芯片将视频输入转换成并行的RGB、YPbPr或者BT1120信号，再通过HDMI编码芯片、DAC等芯片将信号转换成统一的HDMI、VGA或LVDS信号。输出时将对应信号转换成RGB、YPbPr或者BT1120信号，再将信号转换成所需要的信号格式。这样一次信号传输一般都会进行4次格式转换。不光硬件成本偏高，而且在这些转换中或多或少都会对视频质量产生不可逆的影响，一般转换级数越多图像受影响就越大。虽然HDMI信号和LVDS信号抗干扰性好，但目前可供选择的HDMI信号和LVDS信号矩阵芯片价格都比较高昂。VGA信号虽然大多可以通过廉价的模拟矩阵切换，但是VGA信号本身抗干扰能力就很差。

发明内容

本发明目的在于解决在数字视频矩阵切换系统中，对用户通过对FPGA发送串行协议实时的进行视频输出的画面进行灵活的控制与切换，以便能根据用实际使用场景，输出用户想要的视频输入画面。

为达上述目的，本发明具体提供一种数字视频切换方法，所述方法包含：根据外部输入的时钟信号的采集输入数据，将所述输入数据输入至预定级缓存中存储；通过预置频率的锁相环时钟于所述预定级缓存中读取存储的输入数据，并根据指令对所述输入数据进行同步的数据切换，获得输出数据；通过预置频率的锁相环时钟将所述输出数据输入至预定级缓存中存储；根据指令对所述时钟信号进行切换，获得切换后的输入时钟；通过切换过的输入时钟将预定级缓存中存储的所述输出数据提取后输出。

在上述数字视频切换方法中，优选的，所述预定级缓存包含三到十级缓存。

在上述数字视频切换方法中，优选的，所述预置频率的取值范围为148.5MHZ到250MHZ。

在上述数字视频切换方法中，优选的，所述预置频率为200MHZ。

在上述数字视频切换方法中，优选的，所述根据指令对所述时钟信号进行切换，获得切换后的输入时钟包含：根据指令将所述输入信号中的时钟信号通过FPGA的四选一IP核进行时钟信号切换，获得切换过的输入时钟。

本发明还提供一种数字视频切换装置，所述装置包含输入缓存模块、输出缓存模块、时钟切换模块、数据切换模块和命令接收模块；所述输入缓存模块用于根据外部输入时钟信号的采集输入数据，将所述输入数据输入至预定级缓存中存储；所述命令接收模块用于接收用户发出的指令；所述数据切换模块用于通过预置频率的锁相环时钟于所述预定级缓存中读取存储的输入数据，并根据所述命令接收模块接收到的指令对所述输入数据进行同步的数据切换，获得输出数据；以及，通过预置频率的锁相环时钟将所述输出数据输入至预定级缓存中存储；所述时钟切换模块用于根据指令对所述时钟信号进行切换，获得切换后的输入时钟；所述输出缓存模块用于通过切换过的输入时钟将预定级缓存中存储的所述输出数据提取后输出。

在上述数字视频切换装置中，优选的，所述输入缓存模块和所述输出缓存模块分别包含复数个寄存器，所述寄存器用于缓存所述输入数据或所述输出数据。

在上述数字视频切换装置中，优选的，所述寄存器数量为三个到十个。

在上述数字视频切换装置中，优选的，所述时钟切换模块包含输入时钟端口、输出时钟端口和切换组模块；所述切换组模块包含十四个矩阵切换列表寄存器和十四个四选一IP核单元，所述矩阵切换列表寄存器与所述四选一IP核单元一对一设置；所述输入时钟端口包含十六路数据接口，所述十六路数据接口包含十四路输入时钟接口和两路零数据接口；所述四选一IP核单元包含五个4:1MUX内核，所述五个4:1MUX内核中，一个4:1MUX内核作为输出内核与所述输出时钟端口相连，余下四个4:1MUX内核中每一个4:1MUX内核与所述十六路数据接口中四路数据接口相连；所述矩阵切换列表寄存器分别与所述四选一IP核单元中五个4:1MUX内核相连。

在上述数字视频切换装置中，优选的，所述数据切换模块包含切换单元、锁相环时钟单元和至少两个双口RAM存储单元；所述锁相环时钟单元用于提供预定频率的时钟信号，并通过所述时钟信号于所述预定级缓存中采集所述输入数据至一个双口RAM存储单元存储；以及通过所述时钟信号将存储至另一个双口RAM存储单元的输出数据输入至预定级缓存中存储；所述切换单元用于根据所述命令接收模块接收到的指令对双口RAM存储单元存储的所述输入数据进行同步的数据切换，获得输出数据后存储至另一个双口RAM存储单元。

通过本发明所提供的数字视频切换方法及装置，能够通过最多2次视频转换和更低的成本实现了对视频源进行灵活的控制与切换。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1为本发明所提供的数字视频切换方法的流程示意图；

图2为本发明所提供的数字视频切换装置的结构示意图；

图3为本发明所提供的数字视频切换装置中输入缓存模块的结构示意图；

图4为本发明所提供的数字视频切换装置中输出缓存模块的结构示意图；

图5为本发明所提供的数字视频切换装置中时钟切换模块的结构示意图；

图6为本发明所提供的数字视频切换装置中数据切换模块的连接示意图；

图7为本发明所提供的数字视频切换装置中数据切换模块的流程示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。

请参考图1所示，本发明具体提供一种数字视频切换方法，所述方法包含：S101根据外部输入的时钟信号的采集输入数据，将所述输入数据输入至预定级缓存中存储；S102通过预置频率的锁相环时钟于所述预定级缓存中读取存储的输入数据，并根据指令对所述输入数据进行同步的数据切换，获得输出数据；通过预置频率的锁相环时钟将所述输出数据输入至预定级缓存中存储；S103根据指令对所述时钟信号进行切换，获得切换后的输入时钟；S104通过切换过的输入时钟将预定级缓存中存储的所述输出数据提取后输出。

在上述实施例中，所述预定级缓存包含三到十级缓存；所述预置频率的取值范围为148.5MHZ到250MHZ，优选的所述预置频率可采用200MHZ；实际工作中具体采用几级缓存可根据实际情况设置，本发明在此并不做限制；在实际采用上述方法对视频信号进行灵活切换的过程中，具体可通过FPGA来实现的，通过串行输入指令进行不同视频需求的切换方法；简单来说通过利用FPGA的双向RAM功能进行BT1120视频数据缓存和提供统一时钟进行视频的传输后，再通过双向RAM进行提取与输出；该过程中，矩阵切换的FPGA可分软、硬件两部分，其中软件部分主要由一个顶层模块matrix以及PLL，FIFO_DC，命令接收，复位等模块组成；顶层模块的主要功能为：描述输入输出接口，调用IP核，根据命令对数据进行缓存与交换；硬件部分主要由1片Lattice公司ECP2系列LFE2-50E-7F672C FPGA主芯片，电源芯片，以及若干配置芯片等器件组成。实际使用时，首先由顶层模块matrix输入BT1120信号，经过几级缓存进入输入FIFO；使用一个锁相环200MHZ的时钟由FIFO读出数据，然后根据命令进行同步的数据切换；使用同一个200MHZ的时钟把切换过的数据送入输出FIFO；最后使用切换过的输入时钟由输出FIFO把数据输出FPGA。

为提高时钟信号切换过程中的传输带宽，在本发明一优选的实施例中，所述根据指令对所述时钟信号进行切换，获得切换后的输入时钟包含：根据指令将所述输入信号中的时钟信号通过FPGA的四选一IP核进行时钟信号切换，获得切换过的输入时钟；在该实施例中，避免了常规技术中直接用assign语句配合case语句切换时钟信号的方式，避免降低时钟信号的传输带宽，导致后续输出缓存模块对数据的传输，进而导致图像无法正常显示的问题。

请参考图2所示，本发明还提供一种数字视频切换装置，所述装置包含输入缓存模块、输出缓存模块、时钟切换模块、数据切换模块和命令接收模块；所述输入缓存模块用于根据外部输入时钟信号的采集输入数据，将所述输入数据输入至预定级缓存中存储；所述命令接收模块用于接收用户发出的指令；所述数据切换模块用于通过预置频率的锁相环时钟于所述预定级缓存中读取存储的输入数据，并根据所述命令接收模块接收到的指令对所述输入数据进行同步的数据切换，获得输出数据；以及，通过预置频率的锁相环时钟将所述输出数据输入至预定级缓存中存储；所述时钟切换模块用于根据指令对所述时钟信号进行切换，获得切换后的输入时钟；所述输出缓存模块用于通过切换过的输入时钟将预定级缓存中存储的所述输出数据提取后输出。

请参考图3和图4所示，在上述实施例中，所述输入缓存模块和所述输出缓存模块分别包含复数个寄存器，所述寄存器用于缓存所述输入数据或所述输出数据；所述寄存器数量为三个到十个；在请参考图3所示，在实际工作中，其中输入缓存模块主要是通过外部输入的14路时钟信号将外部输入的14路BT1120数据采集接收进入FPGA；如果将数据直接接入数据切换模块的话，由于在FPGA项目综合布局布线过程中每一路数据的第一根信号线经过的内部电路的长短不一，以致于会导致数据传输时间长短不一致产生不在同一个时钟域存取数据的问题，进而导致后续模块的数据采集错位；针对该现象，本发明通过将每一路输入的数据由寄存器缓存予以克服，另外，每路缓存的缓存级数的取值范围一般在3-10级。请参考图4所示，输出缓存模块的功能是通过时钟切换模块的输出时钟将数据切换模块切换后的数据通过寄存器缓存，最后通过FPGA的输出管脚输出到后续的芯片上去；其作用与前述输入缓存模块的寄存器缓存一致；同样，缓存的取级数也应该控制在3-10级。

时钟切换模块的功能就是将输入的14路的时钟按照用户的要求任意切换到对应的输出时钟端口上去，如果直接用assign语句配合case语句实现的话会降低时钟信号的传输带宽，导致后续输出缓存模块对数据的传输，进而导致图像无法正常显示；为此，在本发明一优选的实施例中所述时钟切换模块还包含输入时钟端口、输出时钟端口和切换组模块；请参考图5所示，所述切换组模块包含十四个矩阵切换列表寄存器和十四个四选一IP核单元，所述四选一IP核单元包含至少五个四选一IP核，以下以4:1MUX内核指代所述四选一IP核；所述矩阵切换列表寄存器与所述四选一IP核单元一对一设置；所述输入时钟端口包含十六路数据接口，所述十六路数据接口包含十四路输入时钟接口和两路零数据接口；所述五个4:1MUX内核中，一个4:1MUX内核作为输出内核与所述输出时钟端口相连，余下四个4:1MUX内核中每一个4:1MUX内核与所述十六路数据接口中四路数据接口相连；所述矩阵切换列表寄存器分别与所述四选一IP核单元中五个4:1MUX内核相连。在上述实施例中，因为单个4:1MUX无法满足14X14的矩阵规模，为此本发明的单个输出采用2级4:1MUX来实现，具体如图所示，具体实施中，先将每4路输入时钟信号通过一个4:1MUX输出一个信号，再将该信号输入余下的一个4:1MUX中，以此则有4X4总共16个输入端，多余的2输入端则用数据0来实现，然后再将4个4:1MUX的输出再通过一个4:1MUX输出；于是，要实现14X14的矩阵总共需要(4+1)X14＝70个4:1MUX；最后根据串行命令接收与执行部分的矩阵输出列表配置每个4:1MUX以实现时钟切换。

在本发明一优选的实施例中，所述数据切换模块包含切换单元、锁相环时钟单元和至少两个双口RAM存储单元；所述锁相环时钟单元用于提供预定频率的时钟信号，并通过所述时钟信号于所述预定级缓存中采集所述输入数据至一个双口RAM存储单元存储；以及通过所述时钟信号将存储至另一个双口RAM存储单元的输出数据输入至预定级缓存中存储；所述切换单元用于根据所述命令接收模块接收到的指令对双口RAM存储单元存储的所述输入数据进行同步的数据切换，获得输出数据后存储至另一个双口RAM存储单元。实际工作中，该数据切换模块将输入缓存模块输出的数据用根据输入的时钟用双口RAM存储，用频率为200M的时钟取数据，然后在数据切换模块的后半部分用频率为200M的时钟写入另一个双口RAM；最后再用时钟切换模块的输出时钟取出后一个双口RAM的数据；为避免输入数据量与200M频率不匹配的问题，本发明通过有双口RAM数据时来取数据的方法，其中FPGA内部的双口RAM有个标志位EMPTY标识的是双口RAM是否为空，如果该标志被置1说明此双口RAM数据为空，反之则有数据；本发明利用了双口RAM的这个特点，通过这个对此标志位取反来控制200M时钟取数据的使能的；在后一个双口RAM写入的时候，为避免一直以200M时钟写入数据造成最后输出的时候取数据取不过来，数据拥塞的问题，本发明通过前述的前一个双口RAM的空标志，用类似于时钟切换模块的方法切换给后一个双口RAM的使能来解决此问题；最后再根据命令接收与执行部分矩阵输出列表通过assign语句配合case实现数据的切换；这样数据的切换全是基于同一个200M的时钟的，也就不会有时钟域的问题存在了。

在上述实施例中，根据命令接收与执行部分矩阵输出列表通过assign语句配合case实现数据的切换具体请参考图6和图7所示，前面的时钟切换模块和数据切换模块都提到了串行命令接收与执行部分，该部分目的在于提供移位寄存器来实现数据命令的接收功能，当CMD_CLK上每出现一个上升沿时，移位寄存器对CMD_DATA进行一次采样，并将数据进行一次从低位到高位的移位。每当CMD_LATCH线路上出现一次上升沿时，对移位寄存器的最新10位数据进行锁存；然再由解析部分进行解析；当命令正确时便执行相应的功能，同时为了保证命令数据的准确与安全，命令中需要增加校验项，例如采用的是XOR检验方式；具体命令定义实例如下表1所示。

表1

本发明所提供的数字视频切换方法及装置基于FPGA平台，利用其双口RAM和PLL提供时钟进行配合实现BT1120视频数据切换的方法。该方法即能可靠地减少因视频转换次数过多而产生的不可逆的干扰，又能很大程度地降低目前市场上视频矩阵的生产成本。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种数字视频切换方法，其特征在于，所述方法包含：

根据外部输入的时钟信号的采集输入数据，将所述输入数据输入至预定级缓存中存储；

通过预置频率的锁相环时钟于所述预定级缓存中读取存储的输入数据，并根据指令对所述输入数据进行同步的数据切换，获得输出数据；通过预置频率的锁相环时钟将所述输出数据输入至预定级缓存中存储；

根据指令对所述时钟信号进行切换，获得切换后的输入时钟；

通过切换过的输入时钟将预定级缓存中存储的所述输出数据提取后输出。

2.根据权利要求1所述的数字视频切换方法，其特征在于，所述预定级缓存包含三到十级缓存。

3.根据权利要求1所述的数字视频切换方法，其特征在于，所述预置频率的取值范围为148.5MHZ到250MHZ。

4.根据权利要求1所述的数字视频切换方法，其特征在于，所述预置频率为200MHZ。

5.根据权利要求1所述的数字视频切换方法，其特征在于，所述根据指令对所述时钟信号进行切换，获得切换后的输入时钟包含：根据指令将所述输入信号中的时钟信号通过FPGA的四选一IP核进行时钟信号切换，获得切换过的输入时钟。

6.一种数字视频切换装置，其特征在于，所述装置包含输入缓存模块、输出缓存模块、时钟切换模块、数据切换模块和命令接收模块；

所述输入缓存模块用于根据外部输入时钟信号的采集输入数据，将所述输入数据输入至预定级缓存中存储；

所述命令接收模块用于接收用户发出的指令；

所述数据切换模块用于通过预置频率的锁相环时钟于所述预定级缓存中读取存储的输入数据，并根据所述命令接收模块接收到的指令对所述输入数据进行同步的数据切换，获得输出数据；以及，通过预置频率的锁相环时钟将所述输出数据输入至预定级缓存中存储；

所述时钟切换模块用于根据指令对所述时钟信号进行切换，获得切换后的输入时钟；

所述输出缓存模块用于通过切换过的输入时钟将预定级缓存中存储的所述输出数据提取后输出。

7.根据权利要求6所述的数字视频切换装置，其特征在于，所述输入缓存模块和所述输出缓存模块分别包含复数个寄存器，所述寄存器用于缓存所述输入数据或所述输出数据。

8.根据权利要求7所述的数字视频切换装置，其特征在于，所述寄存器数量为三个到十个。

9.根据权利要求6所述的数字视频切换装置，其特征在于，所述时钟切换模块包含输入时钟端口、输出时钟端口和切换组模块；

所述切换组模块包含十四个矩阵切换列表寄存器和十四个四选一IP核单元，所述矩阵切换列表寄存器与所述四选一IP核单元一对一设置；

所述输入时钟端口包含十六路数据接口，所述十六路数据接口包含十四路输入时钟接口和两路零数据接口；

所述四选一IP核单元包含五个4:1MUX内核，所述五个4:1MUX内核中，一个4:1MUX内核作为输出内核与所述输出时钟端口相连，余下四个4:1MUX内核中每一个4:1MUX内核与所述十六路数据接口中四路数据接口相连；

所述矩阵切换列表寄存器分别与所述四选一IP核单元中五个4:1MUX内核相连。

10.根据权利要求6所述的数字视频切换装置，其特征在于，所述数据切换模块包含切换单元、锁相环时钟单元和至少两个双口RAM存储单元；

所述锁相环时钟单元用于提供预定频率的时钟信号，并通过所述时钟信号于所述预定级缓存中采集所述输入数据至一个双口RAM存储单元存储；以及通过所述时钟信号将存储至另一个双口RAM存储单元的输出数据输入至预定级缓存中存储；

所述切换单元用于根据所述命令接收模块接收到的指令对双口RAM存储单元存储的所述输入数据进行同步的数据切换，获得输出数据后存储至另一个双口RAM存储单元。