CN106649950A - 一种由器件版图生成剖面图的方法 - Google Patents
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Abstract
本发明公开了一种由器件版图生成剖面图的方法,包括以下步骤:1)设计器件版图:设计或者调用器件的版图;2)设计生成剖面图脚本文件:编写生成剖面图程序脚本文件;3)配置生成剖面图的选项:在生成剖面图的相关选项里面进行选择,添加工艺参数;4)器件版图生成剖面图:由器件版图转换生成对应的器件的剖面图,剖面图与版图视图层次一一对应,并按设定的比例显示,同时能显示相关工艺参数。本发明通过由器件版图生成剖面图,省去了手工绘制器件剖面图,能方便查看器件的结构和相关工艺参数,及时判断选择的器件在结构、工艺参数、连接关系正确性,很清晰地显示了版图与电路、工艺的一致性,提高设计效率和正确性。
Description
技术领域
本发明涉及集成电路版图设计领域,尤其涉及一种由器件版图生成剖面图的方法。
背景技术
在集成电路版图设计中,由若干种不同颜色的图形代表不同的工艺层组合叠加形成器件,器件的版图图形是平面图形,不是立体图形,给没有半导体器件技术背景的设计师在判断器件的结构方面存在困扰,一般设计师依据检查文件对版图设计进行DRC、LVS检查,保证设计规则和电路的正确性。一旦有一些复杂的器件图形,而又由于检查文件的原因而未检查出来,很容易造成设计错误,导致流片的失败。中国专利CN103578930A“多重图形化的掩膜层的形成方法、半导体结构”,涉及光刻掩膜中减小侧墙两侧侧壁形貌,与本发明中版图器件的剖面图的形成是不同的;中国专利CN103279986A“三维水平地质剖面图制作方法及其用途”,涉及水平地质剖面图技术,与本发明中EDA设计领域的版图设计的器件结构是不同的。通常,器件的剖面图能直观的反映器件的结构,保证设计的器件结构正确,但需要精通器件结构的设计师手工绘制,也不能显示版图中任意器件的剖面图,给设计带来不便。因此,在EDA设计领域的器件的版图视图中,快速的得到器件的剖面结构图,这些方法并没有产生更好的作用。
发明内容
针对上述问题,本发明提出了一种由器件版图生成剖面图的方法,根据相关工艺的器件版图结构,设置所用的层次和工艺参数,形成按一定比例的剖面图,与器件的版图视图层次一一对应,当在版图设计时如调用该器件的版图,通过设置可查看该器件的剖面图,并能显示相关工艺参数,鼠标点到就会显示该器件的剖面图,方便判断器件的结构、工艺参数、连接关系是否正确,便于分析判断,提高设计效率和正确性。
为解决上述技术问题,本发明提供一种由器件版图生成剖面图的方法,其特征是,包括以下步骤:
1)设计器件版图:设计或者调用器件的版图;
2)设计生成剖面图脚本文件:编写生成剖面图程序脚本section.il文件,包含识别器件常用图层、常用图层按比例的缩放显示和器件的工艺参数选项,加入到.cdsinit文件中,并配置到Virtuoso软件环境中;
3)配置生成剖面图的选项:在生成剖面图的相关选项里面进行选择,添加工艺参数;
4)器件版图生成剖面图:由器件版图转换生成对应的器件的剖面图,剖面图与版图视图层次一一对应,并按设定的比例显示,同时显示相关工艺参数。
所述器件为pmos管、nmos管、电阻或电容多种类型器件。
本发明所达到的有益效果:
本发明基于Skill语言的程序,通过由器件版图生成剖面图,省去了手工绘制器件剖面图,能方便查看器件的结构和相关工艺参数,及时判断选择的器件在结构、工艺参数、连接关系正确性,很清晰地显示了版图与电路、工艺的一致性,提高设计效率和正确性。
附图说明
图1 为pmos器件的版图平面图形示意图。
图2 为pmos器件的版图剖面图的示意图。
具体实施方式
以下结合附图对本发明进行详细说明。
本实施例中,以某N阱0.18μm工艺的pmos器件为例进行说明。
本发明是在Virtuoso软件的基础上进行的扩展功能开发。通过该软件的Skill程序接口,可以实现软件基本功能之外的一些扩展功能,类似以该软件为平台的第三方应用开发。该Skill程序的实施需要修改软件的部分配置文件,以达到必须的运行环境。
1.设计器件版图:
设计或者调用一个pmos器件的版图,见图1中,一般形成一个pmos器件,需要N阱层1、N+注入层2、P+注入层3、多晶硅层4等层次,分别对应pmos器件的衬底B、源漏S/D和栅G,一般源漏左右对称,对一些特殊的高压器件,采用源漏非对称结构;
2. 设计生成剖面图脚本文件:
编写生成剖面图程序脚本section.il文件,包含识别半导体器件常用图层、常用图层按比例的缩放显示和器件的工艺参数等选项,加入到.cdsinit中,并配置到Virtuoso软件环境中;
如在.cdsinit中加入下列程序:
load “section.il” ;加载生成剖面图程序;
3.配置生成剖面图的选项:
在生成剖面图的相关选项里面有半导体器件常用图层选项,如有N阱层1、N+注入层2、P+注入层3、多晶硅层4等层次,器件版图与剖面图常用图层按比例的缩放显示选项,如N阱层1、多晶硅层4等按一定比例缩小,便于形成剖面图结构,有器件的工艺参数相关选项,如器件的种类:多种类型的pmos(1.8V、3.3V、LDPMOS等),器件的长度L值即栅长,阈值电压VTP,栅氧化层的厚度TOXP等;
4.器件版图生成剖面图:选项配置好之后,进行器件剖面图的转换,生成pmos器件的剖面图,见图2,与器件的版图视图层次一一对应,并按设定的比例显示,同时能显示相关工艺参数,如显示pmos=1.8V等值。
其它器件如nmos、电阻、电容等也按此方法进行转换,并相应的显示其特征的工艺参数。
在版图设计时调用该器件的版图,可查看该器件的剖面图,同时会显示该器件的相关工艺参数,尤其对一些结构复杂的器件,能在设计过程中及时判断选择的器件在结构、工艺参数、连接关系的正确性方面提供帮助。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明技术原理的前提下,还可以做出若干改进和变形,这些改进和变形也应视为本发明的保护范围。
Claims (2)
1.一种由器件版图生成剖面图的方法,其特征是,包括以下步骤:
1)设计器件版图:设计或者调用器件的版图;
2)设计生成剖面图脚本文件:编写生成剖面图程序脚本section.il文件,包含识别器件常用图层、常用图层按比例的缩放显示和器件的工艺参数选项,加入到.cdsinit文件中,并配置到Virtuoso软件环境中;
3)配置生成剖面图的选项:在生成剖面图的相关选项里面进行选择,添加工艺参数;
4)器件版图生成剖面图:由器件版图转换生成对应的器件的剖面图,剖面图与版图视图层次一一对应,并按设定的比例显示,同时显示相关工艺参数。
2.根据权利要求1所述的一种由器件版图生成剖面图的方法,其特征是,所述器件为pmos管、nmos管、电阻或电容多种类型器件。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107861785A (zh) * | 2017-10-30 | 2018-03-30 | 北方电子研究院安徽有限公司 | 一种可交互在线快速进行冗余金属填充的方法 |
CN108170953A (zh) * | 2017-12-27 | 2018-06-15 | 中国科学院微电子研究所 | 一种电路图迁移方法和装置 |
CN111090969A (zh) * | 2019-12-19 | 2020-05-01 | 北京华大九天软件有限公司 | 一种基于eda工具的平板显示器版图生成方法 |
CN112928160A (zh) * | 2021-01-22 | 2021-06-08 | 上海华虹宏力半导体制造有限公司 | 晶体管器件版图的形成方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103578930A (zh) * | 2012-07-20 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 多重图形化的掩膜层的形成方法、半导体结构 |
CN104503880A (zh) * | 2014-12-16 | 2015-04-08 | 新余兴邦信息产业有限公司 | 一种MySQL数据库监控选项脚本的实现方法及装置 |
CN104765893A (zh) * | 2014-01-06 | 2015-07-08 | 北京华大九天软件有限公司 | 一种生成截面图的方法 |
-
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103578930A (zh) * | 2012-07-20 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 多重图形化的掩膜层的形成方法、半导体结构 |
CN104765893A (zh) * | 2014-01-06 | 2015-07-08 | 北京华大九天软件有限公司 | 一种生成截面图的方法 |
CN104503880A (zh) * | 2014-12-16 | 2015-04-08 | 新余兴邦信息产业有限公司 | 一种MySQL数据库监控选项脚本的实现方法及装置 |
Non-Patent Citations (1)
Title |
---|
MIKKO PÄNKÄÄLÄ等: "Cadence Circuit Design Tools", 《TURKU CENTRE FOR COMPUTER SCIENCE》 * |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107861785A (zh) * | 2017-10-30 | 2018-03-30 | 北方电子研究院安徽有限公司 | 一种可交互在线快速进行冗余金属填充的方法 |
CN108170953A (zh) * | 2017-12-27 | 2018-06-15 | 中国科学院微电子研究所 | 一种电路图迁移方法和装置 |
CN108170953B (zh) * | 2017-12-27 | 2021-07-13 | 中国科学院微电子研究所 | 一种电路图迁移方法和装置 |
CN111090969A (zh) * | 2019-12-19 | 2020-05-01 | 北京华大九天软件有限公司 | 一种基于eda工具的平板显示器版图生成方法 |
CN112928160A (zh) * | 2021-01-22 | 2021-06-08 | 上海华虹宏力半导体制造有限公司 | 晶体管器件版图的形成方法 |
CN112928160B (zh) * | 2021-01-22 | 2024-02-02 | 上海华虹宏力半导体制造有限公司 | 晶体管器件版图的形成方法 |
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