CN106627663A - 一种基于二乘二取二架构的移频电码化信号驱动系统 - Google Patents

Abstract

本发明涉及一种基于二乘二取二架构的移频电码化信号驱动系统，包括联锁下位机IPS、联锁维护台SDM、移频电码化驱动模块CDDM、发码器和全电子通信模块EIOCOM2，所述的发码器、移频电码化驱动模块CDDM、全电子通信模块EIOCOM2、联锁下位机IPS依次连接，所述的全电子通信模块EIOCOM2与联锁维护台SDM连接；所述的移频电码化驱动模块CDDM通过联锁下位机IPS获取编码和发码命令，并向发码器发送编码信号，驱动发码器产生相应的移频信号，同时根据发码命令选择发送移频信号的轨道区段。与现有技术相比，本发明具有大大提高系统可靠性和可维护性等优点。

Description

一种基于二乘二取二架构的移频电码化信号驱动系统

技术领域

本发明涉及一种铁路信号设备系统，尤其是涉及一种基于二乘二取二架构的移频电码化信号驱动系统。

背景技术

随着我国铁路事业的发展，对站内轨道电路的要求也越来越高了，安全设备容不得半点闪失，而轨道电路分路不良却时时威胁着行车安全。为实现对移频电码化信号的正确驱动并将移频电码化信号正确发送到轨道区段上，需要搭建较为复杂的继电电路和监测电路来实现，这使得实际设计和施工中需要较多继电器及监测电路。这些继电器和监测电路成本较高，且会在机房占用较大空间。另外，某个继电器发生故障时，无法及时报警，不方便现场维护。

发明内容

本发明的目的就是为了克服上述现有技术存在的缺陷而提供一种基于二乘二取二架构的移频电码化信号驱动系统，根据IPS发送的编码和发码命令，输出编码信号，驱动发码器生成相应的移频电码化信号，同时根据发码命令，将移频电码化信号发送到对应的轨道区段上。此外，CDDM将报警信息发送给SDM，实现板卡运行的监测。该系统利用高性能电路板取代以往继电电路，降低施工和维护成本。

本发明的目的可以通过以下技术方案来实现：

一种基于二乘二取二架构的移频电码化信号驱动系统，包括联锁下位机IPS、联锁维护台SDM、移频电码化驱动模块CDDM、发码器和全电子通信模块EIOCOM2，所述的发码器、移频电码化驱动模块CDDM、全电子通信模块EIOCOM2、联锁下位机IPS依次连接，所述的全电子通信模块EIOCOM2与联锁维护台SDM连接；

所述的移频电码化驱动模块CDDM通过联锁下位机IPS获取编码和发码命令，并向发码器发送编码信号，驱动发码器产生相应的移频信号，同时根据发码命令选择发送移频信号的轨道区段。

所述的联锁下位机IPS、全电子通信模块EIOCOM2和移频电码化驱动模块CDDM均为二乘二取二的安全冗余系统。

所述的移频电码化驱动模块CDDM设有10路编码信号和6路发码信号的输出接口，并带有对自身模块上的安全器件进行周期性检测模块。

所述的移频电码化驱动模块CDDM包括处理器、编码继电器、发码继电器和继电器驱动电源，所述的处理器包括FPGA和CPU，所述的FPGA分别与CPU、编码继电器、发码继电器、继电器驱动电源连接；

所述的FPGA周期性地对编码继电器、发码继电器、继电器驱动电源状态进行采样，并分别发给CPU，CPU通过继电器驱动电源状态和编码发码继电器状态来判断板卡状态，然后进行二乘二取二比较得到最终的板卡状态，并通过全电子通信模块EIOCOM2将板卡状态发送给联锁维护台SDM。

所述的FPGA和CPU均采用双机热备冗余。

所述的移频电码化驱动模块CDDM还包括与FPGA连接的FBJ采集模块，该FBJ采集模块周期性地采集FBJ状态并发送给FPGA，该FPGA发送给CPU，该CPU通过全电子通信模块EIOCOM2将FBJ状态发送给联锁下位机IPS以及联锁维护台SDM。

所述的移频电码化驱动模块CDDM还包括分别与处理器、编码继电器、发码继电器和继电器驱动电源连接的隔离模块，当编码继电器、发码继电器或继电器驱动电源发生异常的时候，隔离模块打开隔离继电器，断开继电器供电以及编码发码信号和输出端口的连接。

所述的移频电码化驱动模块CDDM还包括分别与处理器和隔离模块连接的熔丝模块；当隔离模块故障或板卡出现影响安全性的异常情况时，熔丝模块会将烧断板卡熔丝，将板卡导向安全态。

所述的联锁维护台SDM具有将收到监测信息保存以及故障报警功能。

当从所述的联锁下位机IPS中收到驱动一路以上的编码命令时，所述的移频电码化驱动模块CDDM将不输出任何编码信号。

与现有技术相比，本发明具有以下优点：

1)该系统基于二取二架构和BIT技术，保证了安全性；利用高性能CPU和FPGA及小型继电器，取代以往继电电路方式，降低了施工难度和项目成本；而二乘二的冗余设计并支持热插拔，可以大大提高系统可靠性和可维护性。

2)系统能够以更低成本，更简单的施工，以及更方便的维护，来取代以往的继电电路和监测电路；CDDM能够根据IPS发送的命令，驱动编码信号和发码信号。另外CDDM通过SDM进行故障报警及监测信息保存。

附图说明

图1为本发明移频电码化信号驱动系统结构示意图；

图2为本发明移频电码化驱动模块CDDM内部原理图。

具体实施方式

下面结合附图和具体实施例对本发明进行详细说明。本实施例以本发明技术方案为前提进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

如图1所示，一种基于二乘二取二架构的移频电码化信号驱动系统，包括联锁下位机IPS、联锁维护台SDM、移频电码化驱动模块CDDM、发码器FM和全电子通信模块EIOCOM2，所述的发码器FM、移频电码化驱动模块CDDM、全电子通信模块EIOCOM2、联锁下位机IPS依次连接，所述的全电子通信模块EIOCOM2与联锁维护台SDM连接；所述的移频电码化驱动模块CDDM通过联锁下位机IPS获取编码和发码命令，并向发码器发送编码信号，驱动发码器产生相应的移频信号，同时根据发码命令选择发送移频信号的轨道区段。

所述的移频电码化驱动模块CDDM设有10路编码信号和6路发码信号的输出接口，并带有对自身模块上的安全器件进行周期性检测模块。

如图2所示，所述的移频电码化驱动模块CDDM包括处理器、编码继电器4、发码继电器3、继电器驱动电源，所述的处理器包括FPGA和CPU，所述的FPGA和CPU均采用双机热备冗余。所述的FPGA分别与CPU、编码继电器4、发码继电器3、继电器驱动电源连接；所述的FPGA周期性地对编码继电器、发码继电器、继电器驱动电源状态进行采样，并分别发给CPU，CPU通过继电器驱动电源状态和编码发码继电器状态来判断板卡状态，然后进行二乘二取二比较得到最终的板卡状态，并通过全电子通信模块EIOCOM2将板卡状态发送给联锁维护台SDM。

所述的移频电码化驱动模块CDDM还包括与FPGA连接的FBJ采集模块5，该FBJ采集模块周期性地采集FBJ状态并发送给FPGA，该FPGA发送给CPU，该CPU通过全电子通信模块EIOCOM2将FBJ状态发送给联锁下位机IPS以及联锁维护台SDM。

所述的移频电码化驱动模块CDDM还包括分别与处理器、编码继电器4、发码继电器3和继电器驱动电源连接的隔离模块1，当编码继电器、发码继电器或继电器驱动电源发生异常的时候，隔离模块打开隔离继电器，断开继电器供电以及编码发码信号和输出端口的连接。

所述的移频电码化驱动模块CDDM还包括分别与处理器和隔离模块连接的熔丝模块2；当隔离模块故障或板卡出现影响安全性的异常情况时，熔丝模块会将烧断板卡熔丝，将板卡导向安全态。

本发明基于二乘二取二架构的移频电码化信号驱动系统，利用高性能电路板取代以往继电电路，降低施工和维护成本。移频电码化驱动模块CDDM经过全电子通信模块EIOCOM2从联锁下位机IPS获取到编码命令和发码命令。根据所收到的命令来驱动发码器产生移频电码化信号，并将改信号发送到对应的轨道区段上。同时将板卡维护信息发给联锁维护台SDM。该系统基于二取二架构和BIT技术，保证了安全性；利用高性能CPU和FPGA及小型继电器，取代以往继电电路方式，降低了施工难度和项目成本；而二乘二的冗余设计并支持热插拔，可以大大提高系统可靠性和可维护性。IPS，SDM和CDDM为自主研发系统。

2个互为冗余的移频电码化驱动模块CDDM同时并行工作，任何一个故障不影响另一个模块，同时板卡支持热插拔，提高可维护性。

所述的联锁下位机IPS，全电子通信模块EIOCOM2，移频电码化驱动模块CDDM均为双系热备系统，其中EIOCOM2和CDDM支持热插拔。相对于以往继电电路，施工难度和设备占用空间都大大降低，从工程和硬件上节约了成本。

软件上IPS保持既有软件，SDM增加与全电子通信模块EIOCOM2的接口，而移频电码化驱动模块CDDM为全新自主开发。移频电码化驱动模块CDDM软件功能可分为5个子任务：模式管理任务、熔丝单元任务、隔离单元任务、输出单元任务和维护诊断任务。模式管理任务主要用于确定当前软件所处的模式；熔丝单元任务用于对熔丝模块进行周期性的检测，并在移频电码化驱动模块CDDM出现异常的情况下进行安全态处理；隔离单元任务的主要是进行隔离单元的检测，并在移频电码化驱动模块CDDM的电源模块和输出单元包括发码模块及编码模块状态异常的时候进行隔离态处理；输出单元任务主要任务是获取编码和发码命令，并驱动编码信号和发码信号的输出。周期性检查电源模块、编码状态和发码模块的状态。周期性采集FBJ状态；维护诊断任务主要将板卡状态发送给SDM，以及故障记录。

如图2所示，移频电码化驱动模块CDDM支持编码信号和发码信号的驱动以及FBJ状态的采集；CPU根据从IPS收到的编码命令和发码命令，通过FPGA来控制编码单元和发码单元来驱动编码信号发码信号的输出。FBJ状态采集模块定期采集FBJ状态并将该状态发送给CPU。FPGA会定期回读编码继电器和发码继电器状态，并传送给CPU，CPU会以此判断编码模块和发码模块状态。移频电码化驱动模块CDDM将编码模块、发码模块状态以及FBJ状态等信息发给SDM。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种基于二乘二取二架构的移频电码化信号驱动系统，其特征在于，包括联锁下位机IPS、联锁维护台SDM、移频电码化驱动模块CDDM、发码器和全电子通信模块EIOCOM2，所述的发码器、移频电码化驱动模块CDDM、全电子通信模块EIOCOM2、联锁下位机IPS依次连接，所述的全电子通信模块EIOCOM2与联锁维护台SDM连接；

所述的移频电码化驱动模块CDDM通过联锁下位机IPS获取编码和发码命令，并向发码器发送编码信号，驱动发码器产生相应的移频信号，同时根据发码命令选择发送移频信号的轨道区段。

2.根据权利要求1所述的一种基于二乘二取二架构的移频电码化信号驱动系统，其特征在于，所述的联锁下位机IPS、全电子通信模块EIOCOM2和移频电码化驱动模块CDDM均为二乘二取二的安全冗余系统。

3.根据权利要求1所述的一种基于二乘二取二架构的移频电码化信号驱动系统，其特征在于，所述的移频电码化驱动模块CDDM设有10路编码信号和6路发码信号的输出接口，并带有对自身模块上的安全器件进行周期性检测模块。

4.根据权利要求1或3所述的一种基于二乘二取二架构的移频电码化信号驱动系统，其特征在于，所述的移频电码化驱动模块CDDM包括处理器、编码继电器、发码继电器和继电器驱动电源，所述的处理器包括FPGA和CPU，所述的FPGA分别与CPU、编码继电器、发码继电器、继电器驱动电源连接；

所述的FPGA周期性地对编码继电器、发码继电器、继电器驱动电源状态进行采样，并分别发给CPU，CPU通过继电器驱动电源状态和编码发码继电器状态来判断板卡状态，然后进行二乘二取二比较得到最终的板卡状态，并通过全电子通信模块EIOCOM2将板卡状态发送给联锁维护台SDM。

5.根据权利要求4所述的一种基于二乘二取二架构的移频电码化信号驱动系统，其特征在于，所述的FPGA和CPU均采用双机热备冗余。

6.根据权利要求4所述的一种基于二乘二取二架构的移频电码化信号驱动系统，其特征在于，所述的移频电码化驱动模块CDDM还包括与FPGA连接的FBJ采集模块，该FBJ采集模块周期性地采集FBJ状态并发送给FPGA，该FPGA发送给CPU，该CPU通过全电子通信模块EIOCOM2将FBJ状态发送给联锁下位机IPS以及联锁维护台SDM。

7.根据权利要求4所述的一种基于二乘二取二架构的移频电码化信号驱动系统，其特征在于，所述的移频电码化驱动模块CDDM还包括分别与处理器、编码继电器、发码继电器和继电器驱动电源连接的隔离模块，当编码继电器、发码继电器或继电器驱动电源发生异常的时候，隔离模块打开隔离继电器，断开继电器供电以及编码发码信号和输出端口的连接。

8.根据权利要求7所述的一种基于二乘二取二架构的移频电码化信号驱动系统，其特征在于，所述的移频电码化驱动模块CDDM还包括分别与处理器和隔离模块连接的熔丝模块；当隔离模块故障或板卡出现影响安全性的异常情况时，熔丝模块会将烧断板卡熔丝，将板卡导向安全态。

9.根据权利要求1所述的一种基于二乘二取二架构的移频电码化信号驱动系统，其特征在于，所述的联锁维护台SDM具有将收到监测信息保存以及故障报警功能。

10.根据权利要求1所述的一种基于二乘二取二架构的移频电码化信号驱动系统，其特征在于，当从所述的联锁下位机IPS中收到驱动一路以上的编码命令时，所述的移频电码化驱动模块CDDM将不输出任何编码信号。