CN106603191B - 一种基于并行处理的分块交织方法及装置 - Google Patents

一种基于并行处理的分块交织方法及装置 Download PDF

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Abstract

本申请公开了一种基于并行处理的分块交织方法，包括：将接收端的并行接收的处理器个数N发送到发送端；发送端在进行码块级联后，进入N个信道交织模块进行分块交织操作；发送端将交织后的数据发送到接收端；接收端收到数据后，并行处理数据。本申请还公开了一种基于并行处理的分块交织装置。通过应用本申请方案，接收端可以采用多个信号处理器并行解调数据，达到降低时延的需要。

Description

一种基于并行处理的分块交织方法及装置
技术领域
本申请涉及移动通信技术领域，尤其涉及一种基于并行处理的分块交织方法及装置。
背景技术
低时延和高可靠通信是未来5G通信的一个研究热点。一个典型的应用场景是设备之间能实时、快速地相互交换动态信息，对这些信息交互“严格实时”的要求主要体现在：时延须控制在毫秒级并且数据交换的频率要达到每秒数十次。特别地，对于低时延场景，对传输时延有了更严格的要求，例如单数据包用户面空口单次传输时延不大于1ms。这个要求对现有技术带来了挑战。
现有技术中，LTE系统在进行速率匹配的过程中，采用对分配的资源进行整体交织的方案，如图1所示，在进行信道编码后，把编码比特整体进行交织处理。相应地，接收端使用一个信号处理器对分配的所有资源进行串行处理。
对于低时延高可靠场景，对接收端的处理时延有很高要求，为满足低时延要求，需要接收端采用并行处理方式，尽快完成数据解码。目前的系统没有这种机制。
发明内容
本申请提供了一种基于并行处理的分块交织方法，接收端可以采用多个信号处理器并行解调数据，达到降低时延的需要。
本申请实施例提供了一种基于并行处理的分块交织方法，包括：
A、将接收端的并行接收的处理器个数N发送到发送端；
B、发送端在进行码块级联后，进入N个信道交织模块进行分块交织操作；
C、发送端将交织后的数据发送到接收端；接收端收到数据后，并行处理数据。
可选地，步骤A是在终端能力交互过程中进行。
可选地，步骤B包括：
B1、发送端在对待发送信息进行信道编码后，首先进行速率匹配过程：先把数据信息送入子块交织模块，在该子块交织模块内进行内交织操作；
B2、对速率匹配后的信息进行符号级交织：在信道交织模块把数据比特送入N个并行交织器分别进行信道交织，在每个交织器内是一个行列交织器，执行按行写入，然后按列读出。
可选地，步骤B1进一步包括：
B1-1：确定内交织的交织深度，即交织矩阵的列数为Csubblock，行数为Rsubblock，数据比特数D需满足D≤(Rsubblock×Csubblock)；如果(Rsubblock×Csubblock)＞D,那么将在矩阵起始部分填充ND＝(Rsubblock×Csubblock-D)个伪比特，填充的伪比特为yk＝<NULL>，k＝0,1,…,ND–1；
B1-2：按每行从左到右的顺序，每行及每列从0开始把数据写入矩阵，如下所示：
B1-3：按照选定的内部列交织模式在该矩阵内部进行列交织，交织后的数据表示为：交织后如下所示
B1-4：按列从0行，0列开始进行比特收集和选择，跳过填充的伪比特，完成速率匹配过程。
可选地，所述内部列交织模式为＜P(0),P(1),...,P(Csubblock-1)＞＝<0,16,8,24,4,20,12,28,2,18,10,26,6,22,14,30,1,17,9,25,5,21,13,29,3,19,11,27,7,23,15,31>。
可选地，步骤B2进一步包括：
B2-1：确定信道交织的交织深度，即交织矩阵的列数为那么矩阵的列从左到右为0,1,…,Cmux-1，其中为数据所占的符号数。确定矩阵的行数为Rmux＝(Htotal·Qm·NL)/Cmux，其中Htotal为每层调制符号数，Qm为调制阶数，NL为传输的层数；
B2-2：定义R′mux＝Rmux/(Qm·NL)，矩阵的行从上到下计数为0,1,2,…,Rmux-1。按照(Qm·NL)个集合把数据输入向量写进矩阵(Rmux×Cmux)，按照从0列开始，从0行到(Qm·NL-1)行增加的顺序，如下所示
B2-3：从矩阵(Rmux×Cmux)按列读出交织输出比特，信道交织后的比特为h0,h1,h2,...,hH-1。
本申请还提供了一种基于并行处理的分块交织装置，该装置位于发送端，包括：
接收模块，用于接收接收端能力信息，其中包括接收端的并行接收的处理器个数N
子道交织模块，用于对信道编码后的待发送信息进行内交织操作，并输出内交织操作后的信息；
信道交织模块，用于根据所述处理器个数N，使能N个并行交织器；将子道交织模块输出的信息送入所述使能的并行交织器分别进行信道交织，在每个交织器内是一个行列交织器，执行按行写入，然后按列读出。
可选地，子道交织模块包括：
内交织深度确定单元，用于确定内交织的交织深度，即交织矩阵的列数为Csubblock，行数为Rsubblock，数据比特数D需满足D≤(Rsubblock×Csubblock)；如果(Rsubblock×Csubblock)＞D,那么将在矩阵起始部分填充ND＝(Rsubblock×Csubblock-D)个伪比特，填充的伪比特为yk＝<NULL>，k＝0,1,…,ND–1；
矩阵写入单元，用于按每行从左到右的顺序，每行及每列从0开始把数据写入矩阵，如下所示：
列交织单元，用于按照选定的内部列交织模式在该矩阵内部进行列交织，交织后的数据表示为：交织后如下所示
输出单元，用于按列从0行，0列开始进行比特收集和选择，跳过填充的伪比特，输出所收集和选择的比特。
可选地，所述内部列交织模式为＜P(0),P(1),...,P(Csubblock-1)＞＝<0,16,8,24,4,20,12,28,2,18,10,26,6,22,14,30,1,17,9,25,5,21,13,29,3,19,11,27,7,23,15,31>。
可选地，所述信道交织模块中的每一个并行交织器进一步包括：
信道交织深度确定单元，用于确定信道交织的交织深度，即交织矩阵的列数为那么矩阵的列从左到右为0,1,…,Cmux-1，其中为数据所占的符号数。确定矩阵的行数为Rmux＝(Htotal·Qm·NL)/Cmux，其中Htotal为每层调制符号数，Qm为调制阶数，NL为传输的层数；
矩阵写入单元，用于定义R′mux＝Rmux/(Qm·NL)，矩阵的行从上到下计数为0,1,2,…,Rmux-1。按照(Qm·NL)个集合把数据输入向量写进矩阵(Rmux×Cmux)，按照从0列开始，从0行到(Qm·NL-1)行增加的顺序，如下所示
输出单元，用于从矩阵(Rmux×Cmux)按列读出交织输出比特，信道交织后的比特为h0,h1,h2,...,hH-1。
从以上技术方案可以看出，在终端能力交互过程中增加接收端能力信息(并行接收的信号处理器的个数N)，对于传输使用的资源块，根据接收端能力信息，发送端在进行码块级联后，进入N个信道交织模块进行分块交织操作；接收端收到数据后可以并行处理数据，降低数据的处理时延。
附图说明
图1为现有技术中LTE系统的编码交织处理示意图；
图2为根据本申请实施例方案，且接收端并行接收的信号处理器个数为2时的编码交织处理示意图；
图3为本申请实施例提供的基于并行处理的分块交织方法处理流程示意图。
具体实施方式
本申请提供了一种基于并行处理的分块交织方法，在终端能力交互过程中增加接收端能力信息(并行接收的信号处理器的个数N)，对于传输使用的资源块，根据接收端能力信息，发送端在进行码块级联后，进入N个信道交织模块进行分块交织操作；接收端收到数据后可以并行处理数据，降低数据的处理时延。例如，若接收端并行接收的信号处理器个数为2，编码交织处理如图2所示。
为使本申请技术方案的技术原理、特点以及技术效果更加清楚，以下结合具体实施例对本申请技术方案进行详细阐述。
本申请实施例提供的基于并行处理的分块交织方法处理流程如图3所示，包括如下步骤：
步骤301：终端能力交互过程，其中包括了接收端的的能力信息传输给发送端。
根据本申请的一个实施例，所述接收端能力信息为并行信号处理器个数。
步骤302：发送端在对待发送信息进行信道编码后，首先进行速率匹配过程：先把数据信息送入子块交织模块，在该子块交织模块内进行内交织操作。
本申请另一实施例给出了内交织操作的具体实现过程，包括如下子步骤：
子步骤302-1：确定交织的交织深度，即交织矩阵的列数为Csubblock，行数为Rsubblock，数据比特数D需满足D≤(Rsubblock×Csubblock)，如果(Rsubblock×Csubblock)＞D,那么将在矩阵起始部分填充ND＝(Rsubblock×Csubblock-D)个伪比特，填充的伪比特为yk＝<NULL>，k＝0,1,…,ND–1。
子步骤302-2：按每行从左到右的顺序，每行及每列从0开始把数据写入矩阵，如下所示：
子步骤302-3：按照一个内部列交织模式在该矩阵内部进行列交织。
该内部列交织模式的具体形式可以有多种，本申请对此不作限定。例如可用于本申请的一个32位的内部列交织模式为内部列交织模式具体如表1所示：
表1
交织后如下所示
子步骤302-4：按列从0行，0列开始进行比特收集和选择，跳过填充的伪比特，完成速率匹配过程。
步骤303：对速率匹配后的信息进行符号级交织。在信道交织模块把数据比特送入N个并行交织器分别进行信道交织，在每个交织器内是一个行列交织器，执行按行写入，然后按列读出。
本申请的一个实施例中给出的一个交织器内部的交织过程如下：
对于每一个块中待交织的比特流输入表示为H为包含多个层传输的数据(可能包含潜在控制信息)的矩阵的列数，输出交织后的比特序列产生过程包括如下子步骤：
子步骤303-1：确定交织的交织深度，即交织矩阵的列数为那么矩阵的列从左到右为0,1,…,Cmux-1，其中为数据所占的符号数。确定矩阵的行数为Rmux＝(Htotal·Qm·NL)/Cmux，其中Htotal为每层调制符号数，Qm为调制阶数，NL为传输的层数。
子步骤303-2：定义R′mux＝Rmux/(Qm·NL)，矩阵的行从上到下计数为0,1,2,…,Rmux-1。按照(Qm·NL)个集合把数据输入向量写进矩阵(Rmux×Cmux)，按照从0列开始，从0行到(Qm·NL-1)行增加的顺序，如下所示
子步骤303-3：交织输出比特从矩阵(Rmux×Cmux)按列读出，信道交织后的比特为h0,h1,h2,...,hH-1。
通过这种并行交织形成多个独立的信道交织部分，接收端可以同时对多个并行的数据单元进行独立解码。
步骤304：发送端将交织后的数据发送到接收端；接收端收到数据后，并行处理数据。
本申请实施例还提供了一种基于并行处理的分块交织装置，该装置位于发送端，包括：
接收模块，用于接收接收端能力信息，其中包括接收端的并行接收的处理器个数N
子道交织模块，用于对信道编码后的待发送信息进行内交织操作，并输出内交织操作后的信息；
信道交织模块，用于根据所述处理器个数N，使能N个并行交织器；将子道交织模块输出的信息送入所述使能的并行交织器分别进行信道交织，在每个交织器内是一个行列交织器，执行按行写入，然后按列读出。
可选地，子道交织模块包括：
内交织深度确定单元，用于确定内交织的交织深度，即交织矩阵的列数为Csubblock，行数为Rsubblock，数据比特数D需满足D≤(Rsubblock×Csubblock)；如果(Rsubblock×Csubblock)＞D,那么将在矩阵起始部分填充ND＝(Rsubblock×Csubblock-D)个伪比特，填充的伪比特为yk＝<NULL>，k＝0,1,…,ND–1；
矩阵写入单元，用于按每行从左到右的顺序，每行及每列从0开始把数据写入矩阵，如下所示：
列交织单元，用于按照选定的内部列交织模式在该矩阵内部进行列交织，交织后的数据表示为：交织后如下所示
输出单元，用于按列从0行，0列开始进行比特收集和选择，跳过填充的伪比特，输出所收集和选择的比特。
可选地，所述内部列交织模式为＜P(0),P(1),...,P(Csubblock-1)＞＝<0,16,8,24,4,20,12,28,2,18,10,26,6,22,14,30,1,17,9,25,5,21,13,29,3,19,11,27,7,23,15,31>。
可选地，所述信道交织模块中的每一个并行交织器进一步包括：
信道交织深度确定单元，用于确定信道交织的交织深度，即交织矩阵的列数为那么矩阵的列从左到右为0,1,…,Cmux-1，其中为数据所占的符号数。确定矩阵的行数为Rmux＝(Htotal·Qm·NL)/Cmux，其中Htotal为每层调制符号数，Qm为调制阶数，NL为传输的层数；
矩阵写入单元，用于定义R′mux＝Rmux/(Qm·NL)，矩阵的行从上到下计数为0,1,2,…,Rmux-1。按照(Qm·NL)个集合把数据输入向量写进矩阵(Rmux×Cmux)，按照从0列开始，从0行到(Qm·NL-1)行增加的顺序，如下所示
输出单元，用于从矩阵(Rmux×Cmux)按列读出交织输出比特，信道交织后的比特为h0,h1,h2,...,hH-1。
应当理解，虽然本说明书是按照各个实施方式描述的，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请的保护范围，凡在本申请技术方案的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (7)

1.一种基于并行处理的分块交织方法，其特征在于，包括：
A、将接收端的并行接收的处理器个数N发送到发送端；
B、发送端在进行码块级联后，进入N个信道交织模块进行分块交织操作；
C、发送端将交织后的数据发送到接收端；接收端收到数据后，并行处理数据；
其中，所述步骤B包括：
B1、发送端在对待发送信息进行信道编码后，首先进行速率匹配过程：先把数据信息送入子块交织模块，在该子块交织模块内进行内交织操作；
B2、对速率匹配后的信息进行符号级交织：在信道交织模块把数据比特送入N个并行交织器分别进行信道交织，在每个交织器内是一个行列交织器，执行按行写入，然后按列读出；
步骤B1包括：
B1-1：确定内交织的交织深度，即交织矩阵的列数为Csubblock，行数为Rsubblock，数据比特数D需满足D≤(Rsubblock×Csubblock)；如果(Rsubblock×Csubblock)＞D,那么将在矩阵起始部分填充ND＝(Rsubblock×Csubblock-D)个伪比特，填充的伪比特为yk＝<NULL>，k＝0,1,…,ND–1；
B1-2：按每行从左到右的顺序，每行及每列从0开始把数据写入矩阵，如下所示：
B1-3：按照选定的内部列交织模式在该矩阵内部进行列交织，交织后的数据表示为：交织后如下所示
B1-4：按列从0行，0列开始进行比特收集和选择，跳过填充的伪比特，完成速率匹配过程。
2.根据权利要求1所述的方法，其特征在于，步骤A是在终端能力交互过程中进行。
3.根据权利要求1所述的方法，其特征在于，所述内部列交织模式为＜P(0),P(1),...,P(Csubblock-1)＞＝<0,16,8,24,4,20,12,28,2,18,10,26,6,22,14,30,1,17,9,25,5,21,13,29,3,19,11,27,7,23,15,31>。
4.根据权利要求1所述的方法，其特征在于，步骤B2进一步包括：
B2-1：确定信道交织的交织深度，即交织矩阵的列数为那么矩阵的列从左到右为0,1,…,Cmux-1，其中为数据所占的符号数；确定矩阵的行数为Rmux＝(Htotal·Qm·NL)/Cmux，其中Htotal为每层调制符号数，Qm为调制阶数，NL为传输的层数；
B2-2：定义R′mux＝Rmux/(Qm·NL)，矩阵的行从上到下计数为0,1,2,…,Rmux-1；按照(Qm·NL)个集合把数据输入向量写进矩阵(Rmux×Cmux)，按照从0列开始，从0行到(Qm·NL-1)行增加的顺序，如下所示
B2-3：从矩阵(Rmux×Cmux)按列读出交织输出比特，信道交织后的比特为h0,h1,h2,...,hH-1，H为包含多个层传输的数据的矩阵的列数。
5.一种基于并行处理的分块交织装置，其特征在于，该装置位于发送端，包括：
接收模块，用于接收接收端能力信息，其中包括接收端的并行接收的处理器个数N；
子道交织模块，用于对信道编码后的待发送信息进行内交织操作，并输出内交织操作后的信息；
信道交织模块，用于根据所述处理器个数N，使能N个并行交织器；将子道交织模块输出的信息送入所述使能的并行交织器分别进行信道交织，在每个交织器内是一个行列交织器，执行按行写入，然后按列读出；
其中，子道交织模块包括：
内交织深度确定单元，用于确定内交织的交织深度，即交织矩阵的列数为Csubblock，行数为Rsubblock，数据比特数D需满足D≤(Rsubblock×Csubblock)；如果(Rsubblock×Csubblock)＞D,那么将在矩阵起始部分填充ND＝(Rsubblock×Csubblock-D)个伪比特，填充的伪比特为yk＝<NULL>，k＝0,1,…,ND–1；
矩阵写入单元，用于按每行从左到右的顺序，每行及每列从0开始把数据写入矩阵，如下所示：
列交织单元，用于按照选定的内部列交织模式在该矩阵内部进行列交织，交织后的数据表示为：交织后如下所示
输出单元，用于按列从0行，0列开始进行比特收集和选择，跳过填充的伪比特，输出所收集和选择的比特。
6.根据权利要求5所述的装置，其特征在于，所述内部列交织模式为＜P(0),P(1),...,P(Csubblock-1)＞＝<0,16,8,24,4,20,12,28,2,18,10,26,6,22,14,30,1,17,9,25,5,21,13,29,3,19,11,27,7,23,15,31>。
7.根据权利要求5所述的装置，其特征在于，所述信道交织模块中的每一个并行交织器进一步包括：
信道交织深度确定单元，用于确定信道交织的交织深度，即交织矩阵的列数为那么矩阵的列从左到右为0,1,…,Cmux-1，其中为数据所占的符号数；确定矩阵的行数为Rmux＝(Htotal·Qm·NL)/Cmux，其中Htotal为每层调制符号数，Qm为调制阶数，NL为传输的层数；
矩阵写入单元，用于定义R′mux＝Rmux/(Qm·NL)，矩阵的行从上到下计数为0,1,2,…,Rmux-1；按照(Qm·NL)个集合把数据输入向量写进矩阵(Rmux×Cmux)，按照从0列开始，从0行到(Qm·NL-1)行增加的顺序，如下所示
输出单元，用于从矩阵(Rmux×Cmux)按列读出交织输出比特，信道交织后的比特为h0,h1,h2,...,hH-1，H为包含多个层传输的数据的矩阵的列数。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107241163B (zh) * 2017-04-28 2020-02-21 华为技术有限公司 一种交织处理方法及装置
CN109391366A (zh) * 2017-08-11 2019-02-26 电信科学技术研究院 一种对数据进行交织的方法和交织器
CN108649964B (zh) * 2017-09-30 2019-06-11 华为技术有限公司 Ploar编码方法和编码装置、译码方法和译码装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008102978A1 (en) * 2007-02-20 2008-08-28 Lg Electronics Inc. Digital broadcasting system and method of processing data
CN102356554A (zh) * 2011-08-23 2012-02-15 华为技术有限公司 Turbo码数据交织处理方法和用于交织Turbo码数据的交织器
CN104124987A (zh) * 2013-04-28 2014-10-29 国际商业机器公司 用于并行处理数据的方法和装置
CN104604152A (zh) * 2012-09-14 2015-05-06 高通股份有限公司 使用多个处理单元来提供多天线增强的方法和装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080041488A (ko) * 2006-11-07 2008-05-13 삼성전자주식회사 병렬 인터리빙 장치 및 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008102978A1 (en) * 2007-02-20 2008-08-28 Lg Electronics Inc. Digital broadcasting system and method of processing data
CN102356554A (zh) * 2011-08-23 2012-02-15 华为技术有限公司 Turbo码数据交织处理方法和用于交织Turbo码数据的交织器
CN104604152A (zh) * 2012-09-14 2015-05-06 高通股份有限公司 使用多个处理单元来提供多天线增强的方法和装置
CN104124987A (zh) * 2013-04-28 2014-10-29 国际商业机器公司 用于并行处理数据的方法和装置

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