CN106569042A - 单粒子瞬态脉冲宽度测量电路、集成电路和电子设备 - Google Patents

单粒子瞬态脉冲宽度测量电路、集成电路和电子设备 Download PDF

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Abstract

本发明涉及电脉冲宽度测量技术领域，尤其涉及一种单粒子瞬态脉冲宽度测量电路，包括锁存电路的输入端与待测信号输入端连接；至少一级延迟锁存电路中的第一级延迟锁存电路的第一输入端与待测信号输入端连接，第一级延迟锁存电路的第二输入端与锁存电路的输出端连接；当单粒子瞬态脉冲宽度测量电路包含二级以上的延迟锁存电路时，从第二级延迟锁存电路开始，每级延迟锁存电路的输入端与前一级延迟锁存电路的输出端连接；其中，在待测信号输入端接入待测单粒子瞬态脉冲信号后，锁存电路翻转驱动至少一级延迟锁存电路顺次发生翻转，将锁存电路的输出端和至少一级延迟锁存电路中各个延迟锁存电路的输出端作为单粒子瞬态脉冲宽度测量电路的信号输出端。

Description

单粒子瞬态脉冲宽度测量电路、集成电路和电子设备
技术领域
本发明涉及电脉冲宽度测量技术领域，尤其涉及单粒子瞬态脉冲宽度测量电路、集成电路和电子设备。
背景技术
随着航天、军事等领域技术的发展，越来越多的集成电路需要在辐射环境下工作。辐射对集成电路的效应主要分为两大类：单粒子效应和总剂量效应，总剂量效应是集成电路长期处在辐射环境中辐射效果积累所产生的效应，单粒子效应是辐射能量粒子进入集成电路后辐射效果即时作用所产生的效应。其中单粒子效应可细分为以下三类：单粒子软错误效应、具有潜在危险性的效应和单粒子硬错误效应。
其中，单粒子软错误效应包括单粒子反转效应，单粒子瞬变效应，单粒子多翻转效应等，其能够在短时间内对电路节点产生干扰。具有潜在危险性的效应包括单粒子闩锁效应等，如不加以控制，可能会导致芯片发生单粒子烧毁。单粒子硬错误效应包括位移损伤等，其会使得芯片中的晶体管彻底不能工作。而，单粒子瞬变效应是常见的影响芯片性能的主要因素，当芯片放置在有辐射的环境中，周围能量粒子会注入到芯片内部，通过电离辐射能量粒子的运动轨迹上产生一定数目的电子、空穴对，它们在电场的作用下被电路节点吸收，改变节点电平，如果没有反馈回路，那么当单粒子作用的时间结束后，该节点电平又会恢复回原来的值，从而在电路中产生一个脉冲信号。
对于单粒子效应进行研究与加固，必须搭建有效的测试环境，对瞬态脉冲信号宽度等特征进行准确测量。其中，测试环境往往选择地面辐照实验，通过模拟产生宇宙射线粒子对待测芯片进行轰击试验，模拟真实的宇宙空间辐射环境。在对脉冲信号宽度进行测量时，根据入射粒子种类能量等不同，产生的单粒子脉冲信号电平维持时间也不同，脉冲宽度可以从几十ps到一千ps以上。
如果采用传统的示波器或逻辑分析仪等检测设备测量单粒子瞬态脉冲宽度，对设备的频率要求非常高，测试成本高，实现难度非常大。如果采用片上电路进行测试，现有的脉冲宽度测量方法往往通过外部输入高频信号对脉冲信号采样来进行测量，捕获精度将受到采样信号的频率和性能限制，由于实际测试中难以提供频率极高、波形特点又十分优良的采样信号，因此，可测范围小。
发明内容
本发明通过提供一种单粒子瞬态脉冲宽度测量电路、集成电路和电子设备，解决了现有技术中单粒子瞬态脉冲宽度测量电路的可测范围小的技术问题。
本发明实施例提供了一种单粒子瞬态脉冲宽度测量电路，包括待测信号输入端、锁存电路和至少一级延迟锁存电路；
所述锁存电路的输入端与所述待测信号输入端连接；
所述至少一级延迟锁存电路中的第一级延迟锁存电路的第一输入端与所述待测信号输入端连接，所述第一级延迟锁存电路的第二输入端与所述锁存电路的输出端连接；
当所述单粒子瞬态脉冲宽度测量电路包含二级以上的延迟锁存电路时，从第二级延迟锁存电路开始，每级延迟锁存电路的两个输入端分别与前一级延迟锁存电路的两个输出端连接；
其中，在所述待测信号输入端接入待测单粒子瞬态脉冲信号后，所述锁存电路发生翻转，进而，所述锁存电路驱动至少一级延迟锁存电路顺次发生翻转，将所述锁存电路的输出端和所述至少一级延迟锁存电路中各个延迟锁存电路的输出端作为所述单粒子瞬态脉冲宽度测量电路的信号输出端。
优选的，所述锁存电路为两输入RS锁存器，所述两输入RS锁存器的置位输入端与所述待测信号输入端连接。
优选的，所述延迟锁存电路包括延迟子电路和锁存子电路。
优选的，所述第一级延迟锁存电路的延迟子电路的输入端与所述待测信号输入端连接，所述第一级延迟锁存电路的延迟子电路的输出端与所述第一级延迟锁存电路的锁存子电路的第一输入端连接，所述第一级延迟锁存电路的锁存子电路的第二输入端与所述锁存电路的输出端连接；
从第二级延迟锁存电路开始，每级延迟锁存电路的延迟子电路的输入端与前一级延迟锁存电路的延迟子电路的输出端连接，每级延迟锁存电路的延迟子电路的输出端与该级延迟锁存电路的锁存子电路的第一输入端连接，每级延迟锁存电路的锁存子电路的第二输入端与前一级延迟锁存电路的锁存子电路的输出端连接；
其中，将所述锁存电路的输出端和所述至少一级延迟锁存电路中各个锁存子电路的输出端作为所述单粒子瞬态脉冲测量电路的信号输出端。
优选的，所述第一级延迟锁存电路的延迟子电路的输出延迟小于所述锁存电路的输出延迟，从第二级延迟锁存电路开始，每级延迟锁存电路的延迟子电路的输出延迟小于上一级延迟锁存电路的锁存子电路的输出延迟。
优选的，所述锁存电路的复位端和所有延迟锁存电路的复位端接入同一复位信号。
优选的，所述延迟锁存电路的锁存子电路为三输入RS锁存器。
基于同一发明构思，本发明实施例还提供了一种集成电路，包括如上所述的单粒子瞬态脉冲宽度测量电路。
基于同一发明构思，本发明实施例还提供了一种电子设备，包括如上所述的集成电路。
本发明实施例中的一个或多个技术方案，至少具有如下技术效果或优点：
在本发明中，在待测信号输入端接入待测单粒子瞬态脉冲信号后，锁存电路发生翻转，进而，锁存电路驱动至少一级延迟锁存电路顺次发生翻转，将锁存电路的输出端和至少一级延迟锁存电路中各个延迟锁存电路的输出端作为单粒子瞬态脉冲宽度测量电路的信号输出端，根据各个信号输出端的电平的高低，能够反推出待测单粒子瞬态脉冲信号的脉冲宽度，通过增加延迟锁存电路的级数即可扩大测量信号的范围，测量范围广，并且，通过改变延迟锁存电路的延迟时间，即可调节对应各级的测试精度，满足不同级延迟锁存电路的不同测试要求，另外，本发明不需要外部输入时钟信号，所以没有对外部输入时钟信号的要求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明第一个实施例中单粒子瞬态脉冲宽度测量电路的电路结构示意图；
图2为本发明第二个实施例中单粒子瞬态脉冲宽度测量电路的电路结构示意图；
图3为本发明实施例中单粒子瞬态脉冲宽度测量电路工作时的波形示意图；
图4为本发明实施例中两输入RS锁存器的电路结构示意图；
图5为本发明实施例中三输入RS锁存器的电路结构示意图；
图6为本发明实施例中延迟子电路的电路结构示意图。
其中，100为锁存电路，101为延迟锁存电路，1011为锁存子电路，1012为延迟子电路，11为第一PMOS管，12为第二PMOS管，13为第三PMOS管，14为第四PMOS管，15为第五PMOS管，16为第六PMOS管，17为第七PMOS管，18为第八PMOS管，19为第九PMOS管，21为第一NMOS管，22为第二NMOS管，23为第三NMOS管，24为第四NMOS管，25为第五NMOS管，26为第六NMOS管，27为第七NMOS管，28为第八NMOS管，29为第九NMOS管，31为第十PMOS管，32为第十一PMOS管，41为第十NMOS管，42为第十一NMOS管。
具体实施方式
为解决现有技术中单粒子瞬态脉冲宽度测量电路的可测范围小的技术问题，本发明提供一种单粒子瞬态脉冲宽度测量电路、集成电路和电子设备。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种单粒子瞬态脉冲宽度测量电路，如图1所示，该单粒子瞬态脉冲宽度测量电路包括待测信号输入端、锁存电路100和至少一级延迟锁存电路101。锁存电路100的输入端与待测信号输入端连接。至少一级延迟锁存电路101中的第一级延迟锁存电路的第一输入端与待测信号输入端连接，第一级延迟锁存电路的第二输入端与锁存电路100的输出端连接。当单粒子瞬态脉冲宽度测量电路包含二级以上的延迟锁存电路101时，从第二级延迟锁存电路开始，每级延迟锁存电路的两个输入端与前一级延迟锁存电路101的两个输出端连接。
在本发明中，在待测信号输入端接入待测单粒子瞬态脉冲信号后，锁存电路100发生翻转，进而，锁存电路100驱动至少一级延迟锁存电路101顺次发生翻转，将锁存电路100的输出端和至少一级延迟锁存电路101中各个延迟锁存电路101的输出端作为单粒子瞬态脉冲宽度测量电路的信号输出端。根据各个信号输出端的电平的高低，能够反推出待测单粒子瞬态脉冲信号的脉冲宽度，其中，本领域技术人员可以根据实际测量需求设置延迟锁存电路101的级数，延迟锁存电路101的级数越大，测量信号的范围也越大，并且，通过改变延迟锁存电路101的延迟时间，即可调节对应各级的测试精度，满足不同级延迟锁存电路101的不同测试要求，另外，本发明不需要外部输入时钟信号，所以没有对外部输入时钟信号的要求。
在本发明中，为便于驱动延迟锁存电路101的翻转，第一级延迟锁存电路的延迟子电路的输出延迟小于锁存电路的输出延迟，从第二级延迟锁存电路开始，每级延迟锁存电路的延迟子电路的输出延迟小于上一级延迟锁存电路的锁存子电路的输出延迟，具体的，每级延迟锁存电路的延迟子电路的输出延迟小于上一级延迟锁存电路的锁存子电路S1端到Q端的输出延迟。
在本发明的一种具体实施方式中，如图2所示，锁存电路100可以为两输入RS锁存器，两输入RS锁存器包括置位输入端(S端)、复位输入端(R端)、Q输出端和输出端，两输入RS锁存器的置位输入端与待测信号输入端连接，两输入RS锁存器的Q输出端与第一级延迟锁存电路的第二输入端连接。两输入RS锁存器具有两个稳定状态，在输入信号维持足够长的时间的情况下，两输入RS锁存器能够从一个稳定状态翻转到另一个稳定状态，输出信号电平发生变化，通常，维持的时间为几十皮秒。例如，当两输入RS锁存器的置位输入端和复位输入端发生变化，并维持30皮秒时，将引起两输入RS锁存器的输出端电平发生变化，具体的，当两输入RS锁存器的复位输入端为高电平、置位输入端为低电平时，两输入RS锁存器的Q输出端为低电平，当复位输入端为低电平、置位输入端为高电平时，Q输出端为高电平，当复位输入端为低电平、置位输入端为低电平时，Q输出端电平保持不变。
另外，本发明中的延迟锁存电路101包括延迟子电路1012和锁存子电路1011。第一级延迟锁存电路的延迟子电路1012的输入端与待测信号输入端连接，第一级延迟锁存电路的延迟子电路1012的输出端与第一级延迟锁存电路的锁存子电路1011的第一输入端连接，第一级延迟锁存电路的锁存子电路1011的第二输入端与锁存电路100的输出端连接。从第二级延迟锁存电路开始，每级延迟锁存电路的延迟子电路1012的输入端与前一级延迟锁存电路101的延迟子电路1012的输出端连接，每级延迟锁存电路的延迟子电路1012的输出端与该级延迟锁存电路101的锁存子电路1011的第一输入端连接，每级延迟锁存电路的的锁存子电路1011的第二输入端与前一级延迟锁存电路101的锁存子电路1011的输出端连接。其中，将锁存电路100的输出端和至少一级延迟锁存电路101中各个锁存子电路1011的输出端作为单粒子瞬态脉冲测量电路的信号输出端。
进一步，锁存子电路1011可以为三输入RS锁存器，三输入RS锁存器包括第一置位输入端(S1端)、第二置位输入端(S2端)、复位输入端(R端)、Q输出端和输出端，具体的，该三输入RS锁存器可以为三输入或非门基本RS锁存器。三输入RS锁存器具有两个稳定状态，在输入信号维持足够长的时间的情况下，三输入RS锁存器能够从一个稳定状态翻转到另一个稳定状态，输出信号电平发生变化。例如，当三输入RS锁存器的三个输入端的输入信号发生变化，并维持足够长时间，将引起三输入RS锁存器的输出电平发生变化，具体的，当三输入RS锁存器的第一置位输入端和第二置位输入端不全为高电平时，三输入RS锁存器的Q输出端为低电平，输出端为高电平，当三输入RS锁存器的复位输入端为低电平、第一置位输入端和第二置位输入端均为高电平时，Q输出端为高电平，输出端为低电平，当三输入RS锁存器的的复位输入端为低电平、第一置位输入端和第二置位输入端不全为高电平时，Q输出端和输出端电平保持不变。
其中，第一级延迟锁存电路的延迟子电路1012的输入端与待测信号输入端连接，第一级延迟锁存电路的延迟子电路1012的输出端与第一级延迟锁存电路的锁存子电路1011的第一置位输入端连接，第一级延迟锁存电路的锁存子电路1011的第二置位输入端与锁存电路100的Q输出端连接。从第二级延迟锁存电路开始，每级延迟锁存电路的延迟子电路1012的输入端与前一级延迟锁存电路101的延迟子电路1012的输出端连接，每级延迟锁存电路的延迟子电路1012的输出端与该级延迟锁存电路101的锁存子电路1011的第一置位输入端连接，每级延迟锁存电路的的锁存子电路1011的第二置位输入端与前一级延迟锁存电路101的锁存子电路1011的Q输出端连接。将锁存电路100的Q输出端和至少一级延迟锁存电路101中各个锁存子电路1011的Q输出端作为单粒子瞬态脉冲测量电路的信号输出端。
在本发明中，为保证锁存电路100和延迟锁存电路101在待测单粒子瞬态脉冲信号变化前能够维持稳定的状态，锁存电路100的复位端和所有延迟锁存电路101的复位端接入同一复位信号，即，RESET，所有锁存电路100在统一的RESET下复位。在测量前，RESET输出010型脉冲，对各锁存器进行复位，使得各锁存器的Q输出端均为低电平。
下面本发明将结合一具体输入信号，对本发明的单粒子瞬态脉冲宽度测量电路的工作原理进行详细说明，其中，单粒子瞬态脉冲宽度测量电路包括3级延迟锁存电路101，input为待测单粒子瞬态脉冲信号，out1为锁存电路100的输出端输出的信号，out2为第一级延迟锁存电路的输出端输出的信号，out3为第二级延迟锁存电路的输出端输出的信号，out4为第三级延迟锁存电路101的输出端输出的信号，单粒子瞬态脉冲宽度测量电路中各信号的工作波形参见图3。
具体来讲，在工作过程中，初始状态下，所有锁存电路100在统一的RESET下复位，此时待测信号输入端输入的input为低电平，所有锁存电路100的复位端输入的信号为高电平，所有锁存电路100的输出端输出的信号为0，即，out1、out2、out3、out4和out5均为0。在t＝20.5ns时，input保持低电平不变，RESET变为低电平，此时所有锁存电路100输出的信号保持不变，即，out1、out2、out3、out4和out5均为0。在t＝50ns时，input产生一个脉宽为200ps的高电平脉冲，通过仿真可知，该高电平脉冲足以驱动锁存电路100翻转，使得out1变为高电平，同时out1上升沿将比input上升沿延迟一个锁存电路100输出的延迟时间Δt1，Δt1为锁存电路100的输出延迟时间，因此，使得out1和input同时为高电平的时间段比单独input为高电平的时间段要短Δt1，但仍然能够满足驱动第一级延迟锁存电路中的锁存子电路1011翻转所需的最小时间要求，因此第一级延迟锁存电路中的锁存子电路1011发生翻转，使得out2变为高电平。进一步，out2上升沿又比out1上升沿晚一个第二延迟锁存电路101中的锁存子电路1011输出的延迟时间Δt2，Δt2为第二级延迟锁存电路中的锁存子电路1011的输出延迟时间，而out1经过第一级延迟锁存电路中的延迟子电路1012后的输出信号，其上升沿比out1上升沿晚一个延迟子电路1012的延迟时间(Δt3)，那么，out2与第一级延迟锁存电路中的延迟子电路1012输出信号同时为高电平的时间段T1，out1与input同时为高电平的时间段T2，其中，时间段T1比时间段T2短(Δt2-Δt3)，(Δt2-Δt3)已经短于第二级延迟锁存电路中的锁存子电路1011的翻转所需最小时间段，因此，第二级延迟锁存电路中的锁存子电路1011无法发生翻转，故out3信号为低电平，因此，out3与input同时为高电平的时间段为0，故第三级延迟锁存电路101中的锁存子电路1011也无法发生翻转，因此，out4保持为低电平，同理out5也保持为低电平。
在本发明中，通过改变输入脉冲宽度，采用电路仿真观察各级锁存电路100的输出情况，即可得到输入脉冲宽度同输出信号逻辑电平的对应表格，参见下表1，在实际测量时，即可根据实际测量中检测到的锁存电路100的翻转情况，依照下表1，反推出待测单粒子瞬态脉冲信号的脉冲宽度。
表1
在本发明中，在待测信号输入端接入待测单粒子瞬态脉冲信号后，各级电路中的锁存电路顺次发生翻转，即，out1、out2……outn先后由低电平变为高电平，输入脉冲宽度越宽，发生翻转的锁存电路数目越多，进而表明该待测单粒子脉冲宽度越宽，因此，可根据仿真得到的输入脉冲宽度同输出翻转情况对照表，在实测时根据实际翻转情况判断输入脉冲宽度。
下面将对本发明中的锁存电路100的电路结构和延迟锁存电路101中的延迟子电路1012的电路结构进行详细说明：
在本发明中，两输入RS锁存器为或非门RS锁存器，如图4所示，两输入RS锁存器包括第一PMOS管11、第二PMOS管12、第三PMOS管13、第四PMOS管14、第一NMOS管21、第二NMOS管22、第三NMOS管23和第四NMOS管24。第一PMOS管11的源极端和第三PMOS管13的源极端分别与电源连接，第一PMOS管11的栅极端和第一NMOS管21的栅极端分别与两输入RS锁存器的复位端连接，第一PMOS管11的漏极端与第二PMOS管12的源极端连接，第二PMOS管12的栅极端和第二NMOS管22的栅极端分别与两输入RS锁存器的输出端连接，第一NMOS管21的漏极端与第二NMOS管22的漏极端之间的第一连接节点与第二PMOS管12的漏极端连接，第一连接节点还与两输入RS锁存器的Q输出端连接，第三PMOS管13的栅极端和第三NMOS管23的栅极端分别与两输入RS锁存器的置位端连接，第三PMOS管13的漏极端与第四PMOS管14的源极端连接，第四PMOS管14的栅极端和第四NMOS管24的栅极端分别与两输入RS锁存器的Q输出端连接，第三CMOS管的漏极端与第四CMOS管的漏极端之间的第二连接节点与第四PMOS管14的漏极端连接，第二连接节点还与两输入RS锁存器的输出端连接，第一NMOS管21的源极端、第二NMOS管22的源极端、第三NMOS管23的源极端和第四NMOS管24的源极端分别接地。
其中，第一PMOS管11、第二PMOS管12、第三PMOS管13和第四PMOS管14的栅宽均为1.92微米，第一NMOS管21、第二NMOS管22、第三NMOS管23和第四NMOS管24的栅宽均为0.64微米。第一PMOS管11、第二PMOS管12、第三PMOS管13、第四PMOS管14、第一NMOS管21、第二NMOS管22、第三NMOS管23和第四NMOS管24的栅长均为0.13微米。
当然，两输入RS锁存器还可以采用除图4以外的具有信号翻转功能的其他两输入RS锁存器电路结构，本申请不做限定。
在本发明中，三输入RS锁存器可以具有如图5所示的电路结构，三输入RS锁存器包括第五PMOS管15、第六PMOS管16、第七PMOS管17、第八PMOS管18、第九PMOS管19、第五NMOS管25、第六NMOS管26、第七NMOS管27、第八NMOS管28和第九NMOS管29，第五PMOS管15的源极端、第六PMOS管16的源极端和第七PMOS管17的源极端分别与电源连接，第五PMOS管15的栅极端和第五NMOS管25的栅极端分别与三输入RS锁存器的复位端连接，第五PMOS管15的漏极端与第八PMOS管18的源极端连接，第六PMOS管16的栅极端和第七NMOS管27的栅极端分别与三输入RS锁存器的第一置位端连接，第七PMOS管17的栅极端和第九NMOS管29的栅极端分别与三输入RS锁存器的第二置位端连接，第七PMOS管17的漏极端与第九PMOS管19的源极端之间的第三连接节点与第六PMOS管16的漏极端连接，第八PMOS管18的栅极端和第六NMOS管26的栅极端分别与三输入RS锁存器的输出端连接，第八PMOS管18的漏极端、第五NMOS管25的漏极端和第六NMOS管26的漏极端之间的第四连接节点与三输入RS锁存器的Q输出端连接，第九PMOS管19的漏极端、第七NMOS管27的漏极端和第八NMOS管28的漏极端之间的第五连接节点与三输入RS锁存器的输出端连接，第九PMOS管19的栅极端和第八NMOS关的栅极端分别与三输入RS锁存器的Q输出端连接，第七NMOS管27的源极端与第九NMOS管29的漏极端连接，第五NMOS管25的源极端、第六NMOS管26的源极端、第八NMOS管28的源极端和第九NMOS管29的源极端分别接地。
其中，第五PMOS管15、第六PMOS管16、第七PMOS管17、第八PMOS管18和第九PMOS管19的栅宽均为1.92微米，第五NMOS管25、第六NMOS管26、第七NMOS管27、第八NMOS管28和第九NMOS管29的栅宽均为0.64微米。第五PMOS管15、第六PMOS管16、第七PMOS管17、第八PMOS管18、第九PMOS管19、第五NMOS管25、第六NMOS管26、第七NMOS管27、第八NMOS管28和第九NMOS管29的栅长均为0.64微米。
当然，三输入RS锁存器还可以采用除图5以外的具有信号翻转功能的其他三输入RS锁存器电路结构，本申请不做限定。
在本发明中，延迟子电路1012可以具有如图6所示的电路结构，延迟子电路1012包括第十PMOS管31、第十一PMOS管32、第十NMOS管41和第十一NMOS管41，第十PMOS管31的源极端和第十一PMOS管32的源极端与电源连接，第十NMOS管41的源极端和第十一NMOS管42的源极端分别接地，第十PMOS管31的栅极端和第十一NMOS管41的栅极端之间的连接节点为延迟子电路1012的输入端，第十一PMOS管32的漏极端和第十一NMOS管42漏极端之间的连接节点为延迟子电路1012的输出端，第十PMOS管31的漏极端和第十NMOS管41的漏极端之间的连接节点与第十一PMOS管32的栅极端和第十一NMOS管42的栅极端之间的连接节点连接。
当然，延迟子电路1012还可以采用除图6以外的具有信号翻转功能的延迟子电路1012的电路结构，本申请不做限定。
基于同一发明构思，本发明实施例还提供一种集成电路，包括如上所述的单粒子瞬态脉冲宽度测量电路，对于单粒子瞬态脉冲宽度测量电路的结构参见上一实施例，此处不再赘述。
基于同一发明构思，本发明实施例还提供一种电子设备，包含如上所述的集成电路。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
在本发明中，在待测信号输入端接入待测单粒子瞬态脉冲信号后，锁存电路发生翻转，进而，锁存电路驱动至少一级延迟锁存电路顺次发生翻转，将锁存电路的输出端和至少一级延迟锁存电路中各个延迟锁存电路的输出端作为单粒子瞬态脉冲宽度测量电路的信号输出端，根据各个信号输出端的电平的高低，能够反推出待测单粒子瞬态脉冲信号的脉冲宽度，通过增加延迟锁存电路的级数即可扩大测量信号的范围，测量范围广，并且，通过改变延迟锁存电路的延迟时间，即可调节对应各级的测试精度，满足不同级延迟锁存电路的不同测试要求，另外，本发明不需要外部输入时钟信号，所以没有对外部输入时钟信号的要求。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种单粒子瞬态脉冲宽度测量电路，其特征在于，包括待测信号输入端、锁存电路和至少一级延迟锁存电路；
所述锁存电路的输入端与所述待测信号输入端连接；
所述至少一级延迟锁存电路中的第一级延迟锁存电路的第一输入端与所述待测信号输入端连接，所述第一级延迟锁存电路的第二输入端与所述锁存电路的输出端连接；
当所述单粒子瞬态脉冲宽度测量电路包含二级以上的延迟锁存电路时，从第二级延迟锁存电路开始，每级延迟锁存电路的两个输入端分别与前一级延迟锁存电路的两个输出端连接；
其中，在所述待测信号输入端接入待测单粒子瞬态脉冲信号后，所述锁存电路发生翻转，进而，所述锁存电路驱动至少一级延迟锁存电路顺次发生翻转，将所述锁存电路的输出端和所述至少一级延迟锁存电路中各个延迟锁存电路的输出端作为所述单粒子瞬态脉冲宽度测量电路的信号输出端。
2.如权利要求1所述的单粒子瞬态脉冲宽度测量电路，其特征在于，所述锁存电路为两输入RS锁存器，所述两输入RS锁存器的置位输入端与所述待测信号输入端连接。
3.如权利要求1所述的单粒子瞬态脉冲宽度测量电路，其特征在于，所述延迟锁存电路包括延迟子电路和锁存子电路。
4.如权利要求3所述的单粒子瞬态脉冲宽度测量电路，其特征在于，所述第一级延迟锁存电路的延迟子电路的输入端与所述待测信号输入端连接，所述第一级延迟锁存电路的延迟子电路的输出端与所述第一级延迟锁存电路的锁存子电路的第一输入端连接，所述第一级延迟锁存电路的锁存子电路的第二输入端与所述锁存电路的输出端连接；
从第二级延迟锁存电路开始，每级延迟锁存电路的延迟子电路的输入端与前一级延迟锁存电路的延迟子电路的输出端连接，每级延迟锁存电路的延迟子电路的输出端与该级延迟锁存电路的锁存子电路的第一输入端连接，每级延迟锁存电路的锁存子电路的第二输入端与前一级延迟锁存电路的锁存子电路的输出端连接；
其中，将所述锁存电路的输出端和所述至少一级延迟锁存电路中各个锁存子电路的输出端作为所述单粒子瞬态脉冲测量电路的信号输出端。
5.如权利要求3所述的单粒子瞬态脉冲宽度测量电路，其特征在于，所述第一级延迟锁存电路的延迟子电路的输出延迟小于所述锁存电路的输出延迟，从第二级延迟锁存电路开始，每级延迟锁存电路的延迟子电路的输出延迟小于上一级延迟锁存电路的锁存子电路的输出延迟。
6.如权利要求1所述的单粒子瞬态脉冲宽度测量电路，其特征在于，所述锁存电路的复位端和所有延迟锁存电路的复位端接入同一复位信号。
7.如权利要求1所述的单粒子瞬态脉冲宽度测量电路，其特征在于，所述延迟锁存电路的锁存子电路为三输入RS锁存器。
8.一种集成电路，其特征在于，包括如权利要求1-7中任一权利要求所述的单粒子瞬态脉冲宽度测量电路。
9.一种电子设备，其特征在于，包括如权利要求8所述的集成电路。
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