CN106487366A - 用于控制晶体管的方法和控制电路 - Google Patents

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Abstract

本发明的主题涉及用于控制晶体管的方法。晶体管具有控制端子和负载线路。控制电路具有逻辑单元和控制信号发生器。控制信号发生器输出随时间变化的控制电压以控制晶体管。控制信号发生器获得目标状态信息，根据其接通或保持该晶体管，或者切断或保持该晶体管。向控制信号发生器传送第一短路信息信号，其包括关于电负载潜在地存在短路的信息。通过其将控制电压调节为在接通阈值之上的值或值范围，但是限制于最大的第一接通电压极值，控制信号发生器在第一时间点接通晶体管。控制信号发生器决定是否保持将控制电压最大限制在第一接通电压极值，或是否将晶体管的控制电压调节为大于或者等于大于第一接通电压极值的第二接通电压阈值的值或值范围。

Description

用于控制晶体管的方法和控制电路
技术领域
本发明涉及一种用于控制晶体管的方法，以及一种用于晶体管的控制电路。该晶体管在此尤其能够用于开关电负载。
背景技术
晶体管广泛地用作电开关。由于其高的开关频率，晶体管能够以该高频率运行，晶体管不仅适用为“静态的”开关，其在较长的时间段，如几秒、几分钟或几小时中是关闭的，而且也适用于周期地或者脉冲地控制负载。
周期地或者脉冲地控制的晶体管例如用在电感负载的驱动电路中，例如用在电动机、磁阀等的半桥或全桥驱动中。其他的使用范围为开关转换器或者是开关电源，其中周期地控制晶体管用于调节电流消耗并且因此用于调节输出电压。但是本发明不限于这些应用。
为了控制晶体管通常通过逻辑单元输出数字控制信号且向控制信号发生器发送，控制信号发生器根据该数字控制信号生成用于晶体管的控制电压。数字控制信号表明，晶体管应当接通还是应当维持不变，或者其应当切断还是维持不变。例如该数字控制信号的高电平能够意味着，应当接通该晶体管，且低电平能够意味着，应当切断该晶体管。
当晶体管例如IGBT或者MOSFET在正常运行时接通时，其负载电流I(即通过在发射极和集电极之间的或者在源极和漏极之间的负载线路的电流)被运行电压VB和负载(更精确的：其电阻RL)限制。在晶体管完全接通的情况下通过该负载线路的最小电压也被称作导通电压或者饱和电压VCE,SAT。在正常运行时晶体管中消耗的损耗功率PV适用于：PV＝I·VCE,SAT。在接通状态下晶体管在所给的栅极电压VGE(即在IGBT中在栅极和发射极之间的电压或者是在MOSFET中在栅极和源极之间的电压)下传导确定的最大负载电流I，该最大负载电流I也被称作饱和电流ISAT。因此该饱和电流ISAT取决于所选择的栅极电压VGE。
因为在短路情况下通过晶体管的负载线路的整个运行电压下降(VCE＝VB)，该负载电流I通常增大到饱和电流ISAT。在短路运行时，即当与负载线路串联连接的负载存在短路时，损耗功率PMAX适用于：PMAX＝VB·ISAT。短路运行时消耗的能量EMAX适用于：EMAX＝VB·ISAT·tSC，其中tSC称作出现负载的短路直至切断晶体管之间的时间。为了避免晶体管的热流失(“热失控”)，能量EMAX应当保持低于危急能量EKRIT，因为否则晶体管由于其非常高的热漏电流(“热漏电流”)被热流失破坏。
运行电压VB通常由该申请预定。对探测短路和紧接着切断晶体管来说所必须的时间tSC，主要取决于外部参数。实质上能够为晶体管设置高的短路电阻，从而tSC能够选择得相对比较长。但是这伴随着低的饱和电压ISAT和高的导通电压，因此该导通电压在正常运行时具有更高的消耗。这样在一方面正常运行时的好的表现和另一方面所需要的短路稳定性之间存在目标冲突。
晶体管如IGBT或者MOSFET的饱和电流ISAT以及饱和电压VCE,SAT如已经提到的取决于施加在晶体管的栅极端子上的栅极电压VGE。如果该栅极电压仅稍微大于晶体管的接通阈值电压Vth，那么该饱和电流ISAT相对较小且该饱和电压VCE,SAT相对较大。施加在该栅极端子上的栅极电压VGE越高，那么饱和电流ISAT越高且饱和电压VCE,SAT和正常运行时的消耗越低。饱和电压VCE,SAT和栅极电压VGE之间的关系不是线性的。从栅极电压VGE超过一定的电平开始进一步的提高不再导致饱和电压VCE,SAT的显著降低。
为了探测负载的短路实质上已知的是，通过短路监测来监测测量值，该测量值能够推出负载出现短路，并且当该测量值的监测对应于存在短路，截止地控制该晶体管且由此关断(保护关断)。在一定的状况下自然发生的是，短路监测错误地表示负载的短路，而实际上不存在负载的短路。在这些情况下将没有必要关断晶体管。
例如短路监测能够考虑通过晶体管的负载路线的电流作为测量值。当此时与晶体管电连接的电容，例如电容器或者寄生的电容如电端子功率和连接功率，由于接入电容器而充电或者是再充电时，其能够使得，通过晶体管的负载线路的电流暂时高达比通过晶体管的最大可靠的持续电流更高的值。因此该短路监测，为了避免破坏晶体管，向逻辑单元输出信号，这导致晶体管被计划外地关断。为了避免这种计划外地(即以待错误地示出的负载的短路为条件的)关断晶体管以及实现晶体管按照规定地开关运行，必须在从接通晶体管开始的一定的等待持续时间(通常：10μs)内避免计划外地关断晶体管，直至在接入后能够明确确定，实际上是否存在负载的短路。对这种情况，即接通晶体管时已经存在负载的短路且短路监测正确地认为存在负载的短路，晶体管必须处于这样的状况，即在接通状态下(即当其负载线路导通时)不受损害地度过等待持续时间。为此实质上能够使用更低效率的晶体管(即具有更高的导通损耗的晶体管)，这当然在正常运行时导致不期望的损失。因此人们转向，只要短路监测在等待持续时间的过程中不显示短路，则在接通时在预定的等待持续时间内以减小的控制电压控制晶体管，并且在经过等待持续时间之后提高该控制电压。预设的等待持续时间和减小的控制电压如此相互协调，使得当负载在整个等待持续时间短路时，晶体管也不受损害。因为确定种类的控制电路通常以不同的硬件结构的连接来运行，因此这些电容不会从一开始就确定。因此等待时间必须包括足够的安全性提高。但是这导致，当短路监测没有显示短路时，在等待时间期间接着也以降低的控制电压控制晶体管。而这又造成以减小的效率运行。
发明内容
本发明的任务在于，提出一种用于控制晶体管的方法，该晶体管能够以高效率运行且其中尽管在与该晶体管连接的负载的短路的情况下损害的风险降低。另一任务在于，提出相应的用于控制与负载连接的晶体管的控制电路。
该任务通过根据权利要求1所述的方法或者是通过根据权利要求22所述的控制电路解决。本发明的技术方案和进一步研究是从属权利要求的客体。
第一主题涉及一种用于控制晶体管的方法，该晶体管具有控制端子和负载线路。该控制借助于控制电路实现，该控制电路具有逻辑单元和控制信号发生器。该控制信号发生器构造用于，输出随时间变化的控制电压，通过该控制电压控制该晶体管。该控制信号发生器从逻辑单元获得目标状态信息，根据该目标状态信息实质上应当接通或者保持该晶体管，或者根据该目标状态信息实质上应当切断或者保持该晶体管。向控制信号发生器传送短路监测单元的第一短路信息信号，第一短路信息信号包括关于与负载线路串联连接的电负载潜在地存在短路的信息。作为对目标状态信息的反应，通过控制信号发生器将控制电压调节为在晶体管的接通阈值之上的值或者值范围，但是限制于最大的第一接通电压极值上，控制信号发生器在第一时间点接通晶体管。该控制信号发生器根据第一短路信息信号决定，其是否保持将控制电压最大限制在第一接通电压极值，或者其是否将晶体管的控制电压调节为大于或者等于第二接通电压极值的值或者值范围，该第二接通电压极值大于第一接通电压极值。
第二主题涉及一种用于控制晶体管的控制电路，该晶体管具有控制端子和负载线路。该控制通过控制电路实现，该控制电路具有逻辑单元和控制信号发生器。该控制信号发生器构造用于，输出用于控制晶体管的随时间变化的控制电压。该逻辑单元构造用于，输出目标状态信息，根据该目标状态信息实质上应当接通或保持该晶体管，或者根据该目标状态信息实质上应当切断或保持该晶体管。该控制电路构造用于，向控制信号发生器传送该目标状态信息。该控制信号发生器具有输入端，通过该输入端能够向其传送第一短路信息信号。此外该控制信号发生器还构造用于，作为对目标状态信息的反应，通过其将控制电压控制为在晶体管的接通阈值之上的值或者值范围，但是限制于最大的第一接通电压极值，在第一时间点接通晶体管。此外该控制信号发生器还构造用于，接收第一短路信息信号并且根据该第一短路信息信号决定，其是否保持将控制电压最大限制在的第一接通电压极值，或者其是否将控制电压调节为大于或者等于第二接通电压极值的值或者值范围，第二接通电压极值大于第一接通电压极值。
根据第二主题控制电路尤其能够构造用于，执行根据第一主题的方法。
附图说明
以下参考多个附图进一步阐述本发明的实施例。这些附图用于说明基本原理，从而仅仅示出对理解基本原理来说必须的特征。在这些附图中同样的附图标记表示具有同样含义的相同特征。
图1示出了具有控制电路的电路的示意图，该控制电路控制晶体管，负载串联连接在其负载线路上；
图2示出了根据图1的结构的不同信号的时间特性，其中不出现负载的短路；
图3示出了根据图1的结构的不同信号的时间特性，其中根据第一种类的短路事件在接通晶体管时已经存在负载的短路；
图4示出了根据图1的结构的不同信号的时间特性，其中根据第二种类的短路事件在接通晶体管之后才出现负载的短路；
图5示出了根据图1的结构的不同信号的时间特性，其中根据第一种类的短路事件在接通晶体管时已经存在负载的短路，且其中不仅向控制信号发生器而且向逻辑单元传送短路信息信号；
图6示出了根据图1的结构的不同信号的时间特性，其中根据第二种类的短路事件在接通晶体管之后才出现负载的短路，且其中不仅向控制信号发生器而且向逻辑单元传送短路信息信号；
图7示出了在接通时由控制信号发生器输出的控制电压的可能的时间特性的第一示例；
图8示出了在接通时由控制信号发生器输出的控制电压的可能的时间特性的第二示例；
图9示出了在切断时由控制信号发生器输出的控制电压的可能的时间特性的第一示例；
图10示出了在切断时由控制信号发生器输出的控制电压的可能的时间特性的第二示例；
图11示出了第一示例，其中在完全接通晶体管时出现短路且作为对此的反应以减小的控制电压控制该晶体管；
图12示出了第二示例，其中在完全接通晶体管时出现短路且作为对此的反应以减小的控制电压控制该晶体管。
具体实施方式
图1示意性地示出了控制结构，该控制结构具有晶体管30、用于控制该晶体管30的控制电路100、以及负载50和短路监测单元40。该晶体管30具有负载线路C-E，以及控制端子G，通过该控制端子能够控制通过负载线路C-E的电流。负载50与负载线路C-E串联连接在对应的供电电位(在此仅示范性的正的供电电位V+和负的供电电位或者是参考电位GND)的端子之间。通常能够任意选择该供电电位，例如V+减去V-的差始终为正的，或者其始终为正的且此外为恒定的，但是其也能够在时间特性中改变其符号，这例如是这样的情况，当晶体管与其他的开关构成半桥时，其中负载连接在该半桥的开关节点上。
用于控制晶体管30的控制电路100，具有逻辑单元20，以及控制信号发生器10，该控制信号发生器10连接在逻辑单元10之后。逻辑单元20具有输出端21，其向输出端21输出信号S0，该信号S0包括目标状态信息，根据该目标状态信息应当接通或者应当保持晶体管30，或者根据该目标信息应当切断或者应当保持晶体管30。在这个意义上当其负载线路C-E(在更低的导通电压)处于低欧姆的、导电的状态时，接通晶体管30；且当其负载线路C-E处于高欧姆的，电截止的状态时，切断或者关断晶体管。
信号S0，其包括目标状态信息且其向逻辑单元20的输出端21提供，被传送到控制信号发生器10的输入端13。实质上信号S0的传输能够通过输出端21和输入端13之间的电流连接实现。但是替代技术方案也存在这种可能，即输出端21和输入端13直流解耦或者通过接收电压的半导体解耦，例如通过变压器、光电耦合器或任意其他电流分离的或者接收电压的信号传输装置。只要信号S0从输出端23到输入端13的传输在直流分离的路径上实现，且此外假如向逻辑单元20输出第二短路信息信号SC2，那么第二短路信息信号CS2从短路测定单元40向逻辑单元20的输入端22的传输也通过直流分离的信号传输实现，例如通过变压器、光电耦合器或者任意其他直流分离的或者接收电压的信号传输装置。
信号S0能够例如是纯数字信号，其(除了在开关侧不可避免地越过)仅具有准确的两种不同的状态：第一目标状态(例如第一电平，例如高电平或者低电平)，其表明，应当接通还是应当维持晶体管30，以及与第一目标状态不同的第二目标状态(例如与第一电平不同的(例如互补的)第二电平，例如低电平或者高电平)，其表明，应当切断还是应当维持晶体管30。
若第一目标状态和第二目标状态(基于相同的参考电位，例如GND)分别作为电压电平输出，对应于第一目标状态的电压电平和对应于第二目标状态的电压电平之差能够例如小于或者等于5V。
信号S0例如为脉宽调制的信号(PWM信号)。该PWM信号能够超过预定的时间段具有恒定的频率，例如从100Hz到40kHz的范围的频率，尤其是从1kHz到15kHz的范围的频率，或者在超过预定的时间段内，可变地具有两种或者更多种成对的频率，其中每对处于100Hz到40kHz的范围，尤其是处于1kHz到15kHz的范围内。但是实质上信号S0不仅适用于PWM信号而且适用于任何其他的、尤其是数字的信号。信号S0能够具有预定的频率，这当然不必强迫地为这种情况。
逻辑单元20能够实质上以任何技术实现，例如其能够具有微处理器或者能够构造作为这种微处理器。
仅仅示意性地示出的短路监测单元40监测该电路的至少一个可测量的量且根据该至少一个测量的量推测，负载50是否存在潜在的短路。短路监测单元40输出第一短路信息信号SC1，将其向控制信号发生器10的输入端12传输，以及可选地输出第二短路信息信号SC2，将其向逻辑单元20的输入端22传输。如所示的，控制信号发生器10不通过逻辑单元20获取第一短路信息信号SC1，尤其不经过信号S0或者是不经过从输出端21到输入端13的信号路径。从第一短路信息信号SC1和(假如存在的话)第二短路信息信号SC2中，分别推测出，负载50是否存在潜在的短路。该种类型和方式，如短路监测单元40测定负载50存在潜在的短路，实质上是任意的。对此例如之后阐述。
在根据图1的电路中直接传输逻辑单元10的可选的第二短路信息信号SC2。但是也存在这种可能，即作为第二短路信息信号SC2的基础避免向控制信号放大器20传送的第一短路信息信号SC1且其(改变的或未改变的)作为第二短路信息信号SC2向逻辑单元10传送。为此例如在输出端21和输入端13之间设置双向的信号传输，通过该双向的信号传输也实现信号S0的传输。
根据信号S0和/或第一短路信息信号SC1向信号发生器10的输出端11发送输出电位，其直接地或者通过晶体管的栅极上游的、可选的栅极电阻RG，向晶体管30的控制端子G(在此为栅极端子G)传送。假如这种栅极电阻RG是存在的，其也集成在晶体管30中，或者能够与集成在晶体管30中的，其他的栅极电阻串联连接。输出端11上的输出电位和用于控制控制端子G且因此控制晶体管30的参考电位之间的电压V10在下文也被称作“控制电压”，即控制信号发生器10输出的电压。参考电位能够，但是不必必要地表示晶体管30的端子的电位，例如也能够将GND(地)或者其他的电位用作参考电位。控制电压V10随时间而改变，从而晶体管30能够通过合理选择控制电压V10来接通或切断。
在IGBT的情况下从控制电压V10来确定晶体管30的栅极电压VGE，即晶体管30的栅极端子和发射极端子之间的电压VGE或者是在MOSFET的情况下确定晶体管30的栅极端子和源极端子之间的电压VGS。在根据图1的示例中为晶体管30使用IGBT，此外仅使用标记VGE。但是所有与此相关的技术方案同样地适用于构造为MOSFET的晶体管的栅极电压VGS。
如果选择控制电压V10小于栅极电压VGE的接通阈值电压Vth，在其超过时晶体管30时接通，那么如此切断晶体管30，即其负载线路C-E，或者换言之，晶体管30截止地，因此这同样意味着，关断或者切断晶体管。在后面的图中这由参数Voff表示。Voff能够是恒定的电压，其小于接通阈值电压Vth，或者Voff能够表示低于接通阈值电压Vth的电压范围或者恒定的值，即，该电压范围的每个值小于接通阈值电压Vth。Voff也能够尤其是恒定的，例如等于0V或者大于0V，且其中小于接通阈值电压值Vth，或者小于0V。如果另一方面选择控制电压V10大于接通阈值电压Vth，那么接通晶体管30，即其负载线路C-E，或者换言之，晶体管30导通，因此这同样意味着，切断或者接通晶体管30。在接通开关管30时负载线路C-E的电阻越小，栅极电压VGE越高，即选择越高的控制电压V10。在晶体管30上甚至限制的电流等于0，当栅极电压VGE低于接通阈值电压Vth时，且一旦栅极电压VGE高于接通阈值电压Vth时，其随着增大的栅极电压VGE而增大。
根据图1的结构的连接实质上能够以不同的方式实现。对此图2示出了一个示例。在该示例中没有出现负载50的短路。所示的为不同信号的时间特性。如在部分图2(a)中所知，逻辑单元20输出例如脉宽调制的数字信号S0，其具有两个电平：输入电平(在此：高电平，以“ein”表示)，根据该输入电平实质上应当接通晶体管30，以及输出电平(在此：低电平，以“aus”表示)，根据该输出电平实质上应当切断晶体管30。输入电平和输出电平表示据此的目标状态信息，根据该目标状态信息应当接通或者切断晶体管30。低电平、例如电压小于高电平。替代技术方案也能够是输入电平是低电平，且输出电平是高电平。不同于构造为电压信号，信号S0也能够例如构造为具有两个不同的电流电平的电流信号且例如在其前不久才或者在控制信号发生器10中变换具有两个不同的电压电平的电压信号，通过由电阻发送电流信号。于是在电阻上下降的电压相当于电压信号。
根据另一替代技术方案信号S0也能够是编码的数字高频信号，或者其能够以具有(准确地或者至少)两个不同的频率的高频信号的形式存在。
信号S0在此在时间点t1、t1’、t1”等从“输出”向“输出”变换，且在时间点t2、t2’等从“输入”向“输出”变换。信号S0的频率等于1/(t1’-t1)。在每个时间点信号S0表明，晶体管30实质上应当接通还是切断或者是保持不变。据此信号S0表明目标接通持续时间Ton＝t2-t1或者是Ton＝t2’-t1’，以及目标切断持续时间Toff＝t1’-t2或者是Toff＝t1”-t2’。后续的目标接入持续时间Ton能够是相等的或者不同的。此外后续的目标切断持续时间Toff能够是相等的或者不同的。
部分图2(b)表示第一短路信息信号SC1的特性。第一短路信息信号SC1具有两个电平：第一电平(在此：高电平，以“ja”表示)，根据该第一电平负载50存在潜在的短路，以及第二电平(在此：低电平，以“nein”表示)，根据第二电平负载50不存在短路。第一电平，例如电压，高于第二电平。替代技术方案也能够是第一电平为低电平，且第二电平为高电平。
该短路信息信号SC1能够例如基于对关于分流电阻的电压降的测量，该分流电阻与负载线路C-E和负载50串联连接。假如晶体管30接通，那么电流流过负载50且因此流过分流电阻。在规定功能的负载50中这将电流限制在尤其由负载50的构造决定的值上。
在此在故障情况下面临负载50的短路，因此通过负载50和通过分流电阻的电流升高到一个值，该值高于在无故障的情况下达到的最大电流。因此随着在故障情况下在分流电阻上下降的电压也上升到一个值，该值高于在无故障情况下达到的最大电压。因此能够，通过监测关于分流电阻的电压降，理论上识别故障情况，即负载50的短路。
如已经提到的，经过晶体管30的负载线路的(以及在必要时经过分流电阻的)不期待的高电流于是也出现，当电容充电或者再充电时，且虽然也在无故障的负载50中，即当负载50不存在短路时。在这种情况下在分流电阻上下降的电压同样达到不期待的高的值。因此不能单独从关于分流电阻的电压降可靠地推测，负载50实际上存在短路。于是相应地不仅适用于，当根据关于分流电阻的电压降测定存在短路时，而且适用于很多其他种类的短路测定。在这种情况下仅仅从第一短路信息信号SC1中推测，负载50潜在地存在短路。
于是当晶体管30已经连续接通一定的持续时间时，不仅在分流电阻的前述示例中而且在很多用于测定负载50的潜在的短路的其他方法中对第一短路信息信号SC1的有意义的解释才是可能的。即当负载电流流过晶体管30的负载线路C-E时，潜在的短路在已经阐述的示例中如也在很多短路测定的其他方法地然后才被确定。否则当晶体管30截止且没有负载电流流过负载线路C-E时，通过分流电阻的电压降于是也等于0，当负载50具有短路时，即在截止的晶体管30中从第一短路信息信号SC1不能推导出以下结论，负载50是否存在潜在的短路。
例如如果从一时间点出发，到栅极电压VGE超过接通阈值Vth，那么经过负载线路C-E、负载50和分流电阻的电流从超过时开始上升。同样只要电流还具有非常小的值，那么就不能从该第一短路信息信号SC1中得出以下结论，负载50中是否存在潜在的短路。在从时间点t1开始的一定的延迟时间Δt电流才足以确立，即能够根据第一短路信息信号SC1得出以下结论，负载50是否存在潜在的短路。实质上这意味着，在超过的时间点或者紧跟其后不能识别负载50存在的短路以及存在晶体管30过载的危险。
因此根据本发明的一主题能够由此实现接通晶体管30，即控制信号发生器10将为了接通输出的控制电压V10至少接着(即从时间点t1开始)限制在最大的第一接通电压极值Von1，参见部分图2(c)。在该示意图中忽略的是，相对于时间点t1(信号S0从“输出”向“输入”的转换时间点)经过一些时间，直到控制电压V10从Voff开始且同样相应地到达更高值的栅极电压VGE。
如此选择第一接通电压极值，使得晶体管30具有饱和电压(且因此伴随着足够高的接通电阻)，其如此选择，使得接着当在预定的等待持续时间Tw负载50存在短路时，晶体管30本身不受损坏或毁坏。假如在其他特性中确定，负载50一定不存在短路时，控制电压V10能够提高到高于Von1的值，例如提高到至少Von2的值或者值范围。
当在其它情况下确定，负载50实际上存在短路时，能够关断晶体管30。起初限制在Von1上的控制电压V10的另一优点在于：在故障情况下(即当确定负载50存在实际的短路的情况下)从降低的控制电压V10≤Von1开始比从更高的控制电压V10开始关断不仅更快而且更轻(更轻意味着从更小的电流或者是晶体管30的饱和电流开始且因此从更小的dI/dt开始)地实现切断。由此也降低由于不可避免的控制电感而出现的感应电压峰值。
当在接通时，如已经提到的，由于充电的或者再充电的电容暂时面临非常大的电流，能够是，第一短路信息信号SC1在经过延迟时间Δt后能够推出负载50潜在地存在短路，于是同样换句话说，当实际上负载50不存在短路时。在这种情况下，当这些电容足够充电时，电流下降得如此深，使得第一短路信息信号SC1在时间点t3时允许推断出(结合事实，即以控制电压V10>Vth控制晶体管30且因此必须接通，从能够出现的一定的延迟开始，直至栅极电压VGE适应于控制电压V10)，负载50肯定不存在短路。
因此控制信号发生器10能够作为对确定的反应，即第一短路信息信号SC1在从时间点t1开始的时间段内首先能够推断出负载50存在潜在的短路，但是接着，同样在该时间段内，能够推断出负载50肯定不存在短路，控制电压V10提高到大于或等于第二接通电压极值Von2的值或者值范围，其中第二接通电压极值Von2大于第一接通电压极值Von1，见部分图2(c)。通过将控制电压V10提高到更高的值减小晶体管30的接通电阻且因此继续减小电损耗。因此将控制电压V10从小于或者等于Von1的值提高到大于或者等于Von2的值能够作为对以下情况的反应实现，即根据SC1起初通知的负载50的潜在的短路在等待持续时间Tw期间消失。这意味着，在接通时必须通过控制电压V10的提高不等待大于或者等于Von2的值，直到等待持续时间Tw结束。
在时间点t2处控制信号发生器10根据信号S0确定，应当切断晶体管30且对此作为反应符合标准地关断晶体管30，通过其将向晶体管30输出的控制电压V10限制在最大值，该最大值小于接通阈值Vth。为此实现，只要晶体管30从时间点t2开始截止，直至控制信号发生器10在接下来的接通时间点t1’根据信号S0确定，应当接通晶体管30，且重新接通晶体管30，如这根据在时间点t1处接通时已经运行的那样。
如在本发明的所有技术方案中控制信号发生器10能够可选地将控制电压V10在从t1到t3的范围内在例如2μs，例如10μs的最小持续时间Δtonmin1内调节在恒定的第一值，该第一值大于接通阈值Vth，但是小于或者等于最大的第一接通电压极值Von1。其中可选地Δtonmin1对应于从t1到t3的总的时间段，从而适用于：Δtonmin1＝t3-t1。
相应地也适用于t3至t2的范围。在此该控制信号发生器10，同样可选地以及同样在本发明的所有技术方案中，在至少1μs的最少持续时间Δtonmin2内将控制电压V10调节在恒定的第二值，该第二值大于或者等于第二接通电压极值Von2。其中可选地Δtonmin2对应于从t3到t2的总的时间段，从而适用于：Δtonmin1＝t2-t3。
此外在固定的切换如所述作为在切断时间点(t2’等)出现的信号S0从“开”到“关”的信号切换的反应符合标准地切断晶体管30，以及作为在接通时间点(t1”等)出现的信号S0从“关”到“开”的信号切换的反应接通晶体管30，只要不出现负载50的短路。
当另一方面，如下文根据图3所阐述的，由第一短路信息信号SC1也同样伴随着从时间点t1开始经过预定的等待持续时间TW也得出负载50还潜在地存在短路，那么由此推出，实际上负载50存在短路。在根据图3的示例中负载50的短路已经在接通晶体管30之前直接，即在时间点t1之前直接存在。
接通晶体管30通过这种方式如根据图2所阐述的在时间点t1实现，见部分图3(c)。在经过延迟时间Δt之后第一短路信息信号SC1从时间点t1+Δt开始允许关于潜在地存在短路的有意义的说法。因为第一短路信息信号SC1同样随着经过等待持续时间TW，即在时间点t4＝t1+TW，仍然允许推断出潜在地存在负载50的短路，由此开始，负载50不仅存在潜在的而且存在实际的短路。对此作为反应控制信号发生器10输出控制电压V10，该控制电压V10小于接通阈值Vth，即以短路为条件切断晶体管30。因此也伴随着通过分流电阻中断电流，且因此第一短路信息信号SC1失去其说服力，第一短路信息信号SC1接着(由于故障的电流)表示负载50不存在短路，尽管存在短路。
因为在时间点t4，即在经过等待持续时间TW之后，可以确定负载50的实际的短路，因此控制信号发生器10可选地能够由此开始，该短路是持久的，且作为对此的反应向晶体管30输出的控制电压V10限制在最大值，该最大值小于接通阈值Vth。由此持久地切断晶体管30。
作为对在时间点t4处确定的负载50的实际的短路的反应，不依赖于信号S0的信号内容，持久地切断晶体管30。然后晶体管30甚至保持切断，当由信号S0得出，晶体管30本身接通或者应当接通时。当然实质上规定其他的措施，这些措施促使在以下前提条件下自动继续正常的开关运行：如果确定，负载的短路的原因消失或者是被消除。控制10尤其能够在探测到实际的短路之后的预设的持续时间内持久地保持切断且在经过预设的持续时间之后再正常地对控制器20的输入信号S0作出反应。例如能够通过控制器20实现复位，通过信号S0长于预设的持续时间保持切断。
该等待持续时间TW能够例如是恒定的(例如等于或者大约等于2μs，或者等于或者大约等于5μs，或者等于或者大约等于10μs)。同样该等待持续时间TW至少为2μs或者至少为5μs或者至少为10μs。其中该等待持续时间TW能够是恒定的或者交替变化的。
假如当前的目标接通持续时间Ton小于或者等于等待持续时间TW，那么这导致，在经过等待持续时间TW之前或者随着经过等待持续时间TW切断晶体管30。在这种情况下控制电压V10在有关的开关周期(其由当前的目标接通持续时间Ton和紧随其后的目标切断持续时间Toff组成)不被提升到至少Von2的值范围，而是其保持限制在最高Von1的值范围内。
参考图4此时阐述以下情况的可能的开关特性：在接通晶体管30时负载50的短路出现，但是只有在经过等待持续时间TW之后才出现。
如前述参考图2所阐述地实现接通晶体管30并在直至经过等待持续时间TW，即直至时间点t4的其他过程，实现接通晶体管30。作为对在时间点t1处信号S0从“输出”向“输入”切换的反应，接通晶体管30且接着持久地保持直至在时间点t4之后的时间点t5接通，且尽管从接通开始(即从该时间点开始，从V10或者是VGE超过值Vth开始)直至t3，持久地基于具有小于或者等于Von1的值或值范围的控制电压V10，以及在从t3到t5的时间间隔内持久地基于具有从大于Von2的值或者值范围的控制电压V10。因此时间点t5处于接通时间点t1和在t1随后的、接下来的、通过信号S0预定地按计划的切断时间点t2之间。
在时间点t5处此时负载50出现实际的短路，且第一短路信息信号SC1接着表示负载50的潜在的短路。考虑到以下事实，即第一短路信息信号SC1在经过等待持续时间TW之后表示在时间点t5处负载50的潜在的短路，在此处控制信号发生器10输出大于接通阈值Vth的控制电压V10，由此开始能够在时间点t5处出现负载50的实际的和持久的短路。作为对此的反应当控制信号发生器10将控制电压V10限制在最大值，该最大值小于接通阈值Vth。由此从时间点t5开始以短路为条件持久地切断晶体管30。因此接着甚至切断晶体管30，当由信号S0得出，晶体管30其实再次接通或者应当再次接通时。有条件地通过关断来中断经过分流电阻的电流，从而第一短路信息信号SC1错误地表示，负载50不存在短路。
为此在根据图2至图4所阐述的实施例中仅关注可能的变型，如开关由于被控制信号发生器10利用的第一短路信息信号SC1能够响应。以下还参考图5和6示范性地阐述，可选地也能够向逻辑单元20传递短路信息信号。以下将该向逻辑单元20传输的短路信息信号，如同样在图1中所示，称为第二短路信息信号SC2。同样在这种情况下能够以电路自然地实现整个前面阐述的变型。
如第一短路信息信号SC1第二短路信息信号SC2同样包括以下信息，即负载50是否存在潜在的短路。该第二短路信息信号SC2能够基于同样的测量值或者多个同样的测量值生成，如第一短路信息信号SC1,但是同样基于一个或多个其他的测量值。
只要第一短路信息信号SC1和第二短路信息信号SC2基于同样的测量值或者多个同样的测量值生成，那么其能够是一致的，但是也能够是不同的，例如具有不同的电平，从而第一短路信息信号SC1对应于控制信号发生器10的要求，且第二短路信息信号SC2对应于逻辑单元20的要求。
在根据图5和6的示例中为了简化假设，第一短路信息信号SC1和第二短路信息信号SC2是一致的。因此SC1和SC2在部分图5(b)和6(b)中分别概括地示出。
根据图5的示例对应于根据图3的示例，唯一的不同是，逻辑单元20作为对以下事实的反应，即第二短路信息信号SC2随着经过等待持续时间TW在时间点t4能够得出负载50存在短路，根据信号S0持久地输出以下信息，即切断晶体管30并且随后应当持久地保持切断。
根据图6的示例基本上对应于根据图4的示例。唯一的不同在于，第二短路信息信号SC2在经过等待持续时间TW后在时间点t5表示负载50出现短路，此时该信号S0表示，应当接通晶体管30。在此作为反应逻辑单元20通过信号S0持久地输出信息，据此切断晶体管30并且随后应当持久地保持切断。
在部分图2(c)、3(c)、4(c)、5(c)和6(c)中，假如准确地且仅示范性地，将为了防止毁坏晶体管30在负载50可能的短路时降低的接通控制电压V10从最高的Von1(即在部分图2(c)、4(c)和6(c)中在从接通到t3的时间间隔内以及在部分图3(c)和5(c)中在从接通到t4的时间间隔内)设置在一直等于Von1，且从时间点t3开始，到可确定，负载50不存在短路，可将控制电压V10提高到至少Von2(即在部分图2(c)中在从在时间点t3处确定到t2的时间间隔内以及在部分图4(c)和6(c)中在从在时间点t3处确定到t5的时间间隔内)并设置为一直等于Von2。
下文参考图7和8阐述用于可能的接通过程的其他示例。
在根据图7的示例中控制信号发生器10在时间点t1提取信号S0，即应当接通晶体管30，并据此向晶体管30输出控制电压V10，该控制电压V10足够高，以接通晶体管30，但是该控制电压V10最初限制在最大的Von1的值。据此控制电压V10从Voff开始上升且在之后很短时间内达到接通阈值Vth，在接通阈值Vth时接通晶体管30。从在时间点t1接通开始该控制电压V10进一步上升(例如如所示为线性的，或者替代地为非线性的)，直至接近Von1的界限。从接近Von1的界限开始V10保持为恒定的，直至在时间点t3处确定，负载50不存在短路。因此从时间点t3开始V10能够提高到大于Von1的值，尤其能够提高到至少Von2得值。
在根据图8的示例中控制信号发生器10在时间点t1提取信号S0，即应当接通晶体管30，并且据此向晶体管30输出控制电压V10，该控制电压V10足够高，以接通晶体管30，但是该控制电压30最初限制在最高Von3<Von1的值。据此该控制电压V10从Voff开始在时间点t1之后很短时间内上升并且之后达到接通阈值Vth，在接通阈值Vth处接通晶体管30。从接通开始该控制电压V10进一步上升(例如如所示为线性的，或者替代地为非线性的)，直至其在时间点t6处达到值Von3。从该时间点t6开始V10的极限接近最高Von3的值且直至在时间点t3’处保持。之后V10进一步提高(例如线性的或者非线性的)，直至在时间点t3”处V10的极限接近Von1。保持该极限在Von1，直至在时间点t3处确定，负载50实际上不存在短路，且作为对此的反应将控制电压V10提升到至少Von2的值。在从达到Vth直至t3”的时间间隔内V10的上升能够不断地实现，以能够调节流过负载路线C-E的电流I的时间变化(即dI/dt)和/或者通过负载路线C-E下降的电压Vce的时间变化(即dVce/dt)。在从t1到t6的时间内进行dI/dt控制(即极限在负载电流上升速度的预定的最大值)。相应地也适用于从t6到t3’的时间间隔，其中在该时间间隔内也附加地实现限制负载线路电压VCE的上升速度在预定的最大值。在从t3’到t3”的时间间隔内实现另外地限制负载线路电压VCE的上升速度在预设的最大值。这都适用于正常运行，即在无短路的情况下。
在短路的情况下在从t1到t3”的总范围内实现限制在负载电流上升速度的预定的最大值。
由时间点t1、t6、t3’、t3”和t3得出的时间间隔均适用于例如以下值：
从t1到t6的持续时间：大于50ns。
从t6到t3’的持续时间：大于50ns。
从t3’到t3”的持续时间：大于50ns。
从t3”到t3的持续时间：大于200ns，最大10μs。
下文参考图9和10阐述可能的切断过程的不同示例。其中其能够分别是按计划的切断过程，即是作为以下情况的反应而实现的切断过程，即信号S0(在部分图2(a)中例如在时间点t2处)从“输入”向“输出”切换，或者是以短路为条件的，即计划外的切换过程，该切换过程作为以下情况的反应来实现，即在时间点t4处可确定负载的实际的短路。在图9和10中时间点toff对应于以下情况，即涉及按计划的关断过程，在时间点t2(或者t2’、t2”等)，并且对这种情况，即涉及以短路为条件的关断过程，在时间点t4。
直接在关断之前控制电压V10对应地处于Von4的值。在按计划的、即不以短路为条件的关断的情况下Von4大于或者等于第二接通电压值Von2，例如见部分图2(c)中的时间点t2、t2’、t2”。但是在以短路为条件的关断的情况下，其中在按计划的接通间隔Ton内的短路在经过所属的等待持续时间TW后才出现，Von4同样大于或者等于第二接通电压极值Von2，例如见部分图4(c)和6(c)中对应的时间点t5。在以短路为条件的关断的情况下，其中短路直接以等待持续时间TW的过程出现，Von4小于或者等于第一接通电压极值Von1，例如见图3(c)和5(c)中对应的时间点t4。
在所有这些情况中能够根据图9逐步地降低控制电压V10。例如从时间点toff开始在一定时间内保持控制电压V10恒定在值Von5，其在这些情况下，其中Von4中大于或者等于第二接通电压极值Von2，小于或者等于第二接通电压极值Von2，或者甚至小于或者等于第一接通电压极值Von1。在这些情况下，其中Von4小于或者等于第一接通电压极值Von1，Von5能够小于Von4，例如比Von4小至少1V。之后控制电压V10能够在时间点toff’处减小到接通阈值Vth以下并且由此切断晶体管30。如图9中所示，控制电压V10的值从toff到toff’例如恒定地保持在Von5。
如在其他相同的示例中根据图10得知，能够从时间点toff到时间点toff’将控制电压V10恒定地保持在Von5上且之后连续地、例如线性地或者非线性地降低到低于接通阈值Vth，从而切断晶体管30。
图11示出了一种变型，其中当晶体管30完全接通时，即当控制电压V10大于或者等于第二接通电压极值Von2时，负载50出现短路。这对应于参考图6阐述的直至时间点t5的过程。由于短路第一短路信息信号SC1表示并且，假如规定，同样第二短路信息信号SC2，存在短路。作为对此的反应，第一短路信息信号SC1表示负载50出现短路，控制信号发生器10最初在一定的持续时间将控制电压V10限制在小于或者等于第一接通电压极值Von1的值上。为此确保，至少在该持续时间晶体管30不带来伤害，该持续时间的长度例如能够至少相当于等待持续时间TW。在该持续时间内能够决定控制逻辑20，晶体管30是否完全以短路为条件关断，或者是否采取其他的措施。
图12还示出了一种变型，其中负载50的短路根据在图11所示的条件在时间点t5处出现。作为对此的反应，第一短路信息信号SC1表示出现负载50的短路，控制信号发生器10自动简化，即不是作为对由逻辑单元接收的指示的反应，切断晶体管30，通过其依此根据至少一个、至少两个、至少三个等电平逐步降低控制电压V10。例如能够处于Von1的阶段，直接接着在具有Vth<Von7<Von1的Von7等，直至控制电压V10在时间点t9处超过晶体管30的接通阈值电压Vth。其中Von7能够在一定的时间，例如从t7到t9内，保持恒定。电平Von7能够例如如此选择，使得晶体管30的负载电流对应于大约一半的以下电流，该电流出现在当晶体管30最大地接通且负载50短路时(即半短路饱和电流)。
前面阐述了作为用于监测负载50的短路的例如分流电阻，该分流电阻与负载线路C-E和负载50串联连接。同样用于监测短路的装置能够由此实现且因此以已知的方式生成第一短路信息信号SC1且，假如存在，第二短路信息信号SC2，即监测晶体管30的负载线路C-E上的电压降Vce(其中在构造为IGBT的晶体管30中监测饱和电压；电压降Vce在确定的控制电压V10的情况下高于期望值，其能够相当于晶体管30的短路，或者同时已知的是，由此的栅极电压VGE。
根据图11和图12阐述的关断过程也能够是以下关断过程，其中按计划地关断晶体管，即是这样的切断过程，其作为对以下的反应实现，即信号S0(部分图2(a)中例如在时间点t2处)从“输入”向“输出”变换。对这种情况在图11和12中通过图2、3和4所指的t2、t2’代替时间点t5。
在本发明所有的变型中能够，各自或者以任意相互组合满足以下标准中的一个或多个：
标准1：第一接通电压极值Von1能够小于或者等于15V。
标准2：第二接通电压极值Von2能够比第一接通电压极值Von1大至少1V。
标准3：第一接通电压极值Von1能够比接通阈值Vth大至少4V。
标准4：等待持续时间TW能够为至少2μs或者至少5μs或者至少10μs，和/或者能够是小于或者等于10μs。
标准5：第一接通电压极值Von1能够由于与传统的、短路保护的晶体管的兼容性为例如15V。但是与此偏离的更高的或者更小的值、例如12V是同样可能的。
标准6：第二接通电压极值Von2能够由于与传统的、短路保护的晶体管的兼容性为例如17V或者20V。但是与此偏离的更高的或者更小的值，例如15V是同样可能的，只要适合于，第二接通电压极值Von2大于第一接通电压极值Von1，且只要第一接通电压极值Von1大于接通阈值Vth。
标准7：每个符合标准地的，例如作为对信号S0的反应按计划切断晶体管30(在部分图2(a)中的时间点t2、t2’、t2”)能够通过恰好或者至少一个阶段实现，即通过控制电压V10从第二接通电压极值Von2出发减小到小于接通阈值Vth的切断电压值Voff，或者以恰好或者至少两个阶段，通过控制电压V10从第二接通电压极值Von2开始最初在第一阶段减小到恒定的第一接通电压极值Von1，且接着在第二阶段中，减小到恒定的小于接通阈值电压Vth的切断电压值Voff。
标准8：每次以短路为条件切断晶体管30，其中在时间点t5处测定负载50的短路，其在信号S0的目标接通间隔时间Ton内发生，但是其随着时间的经过在属于目标接通间隔时间Ton的等待持续时间TW实现，能够通过恰好或者至少一个阶段实现，通过恰好或者至少两个阶段实现，或者通过恰好或者至少三个阶段实现。在恰好或者至少一个阶段的情况下，通过控制电压V10从第二接通电压极值Von2开始减小到小于接通阈值Vth的切断电压值Voff，在准确的或者至少两个阶段的情况下，通过控制电压V10从第二接通电压极值Von2开始最初在第一阶段减小到恒定的第一接通电压极值Von1，且接着在第二阶段，减小到恒定的小于接通阈值Vth的切断电压值Voff，且在恰好或者至少三个阶段的情况下，通过控制电压V10从第二接通电压极值Von2开始起初在第一阶段减小到恒定的第一接通电压极值Von1，然后在第二阶段减小到恒定的另一接通电压值，该另一接通电压值小于第一接通电压极值Von1，但是大于接通阈值Vth，且之后再第三阶段中减小到恒定的小于接通阈值Vth的切断电压值Voff。
标准9：假如控制电压V10作为对以下确定的反应，即负载50实际上不存在短路，从小于或者等于第一接通电压极值Von1的值或者值范围开始提高到大于或者等于第二接通电压极值Von2的值或者值范围，那么该提高能够连续地进行，例如以预定的边缘陡度，或者通过一个、两个或者任意更多个离散的阶段进行。
标准10：晶体管30能够，如前述所示，构造为IGBT(绝缘栅双极型晶体管)。但是同样晶体管30能够是其他的晶体管，例如MOSFET(金属-氧化物半导体场效应晶体管)、HEMT(高电子迁移率晶体管)或者其他晶体管。
通过在本发明中向控制信号发生器10不通过逻辑单元20而是类似直接传输第一短路信息信号SC1，控制信号发生器10能够非常快地对负载50出现短路作出反应。
此外公开这种可能性，通过至少三个电压电平对应地在一定的持续时间内以控制电压V10的恒定的值控制晶体管30：高的接通值(例如Von2)，其大于晶体管30的接通阈值Vth以及在晶体管30中以非常小的负载线路C-E的第一电阻接通，低的接通值(例如Von1)，其大于晶体管30的接通阈值Vth，但是小于高的接通值，且在晶体管30中以提高的负载线路C-E的第二电阻接通，第二电阻高于第一电阻，以及关断值(例如Voff)，其小于接通阈值Vth。
当负载50在整个等待持续时间TW内短路时，将低的接通值(以及因此伴随着的第二电阻)如此在等待持续时间TW中协调，使得如此限制流过晶体管30的负载线路C-E的电流，即于是不损坏或者毁坏晶体管30。
另一优点在于，在该时期内，其中第一短路信息信号SC1和必要时还有第二短路信息信号SC2表示负载50的潜在的短路，而不需要负载50实际上存在短路，不会面临晶体管30的保护关断且因此不会面临伴随着运行干扰整个线路(例如开关电源，逆变器等)，其组成部件是晶体管30。换言之在该时期内取代关断晶体管30仅只要减小其效率，直至确定负载50实际上是否存在短路。如果实际上负载50存在短路，那么进行晶体管30的以短路为条件的保护关断。否则当证实，负载50不存在短路时，能够提高晶体管30的控制电压V10，以提高晶体管30的效率。
控制电路100的实现从原理上能够任意进行。尤其可能的是，逻辑单元20和控制信号发生器10共同安置在半导体芯片中，或者分别安置在各自的半导体芯片中。

Claims (23)

1.一种用于借助控制电路(100)来控制晶体管(30)的方法，所述晶体管(30)具有控制端子(G)和负载线路(C-E)，所述控制电路(100)具有逻辑单元(20)和控制信号发生器(10)，其中所述控制信号发生器(10)构造用于，输出随时间变化的控制电压(V10)，通过所述控制电压(V10)控制所述晶体管(30)，其中
所述控制信号发生器(10)从所述逻辑单元(20)获得目标状态信息，根据所述目标状态信息实质上应当接通或保持所述晶体管(30)，或者根据所述目标状态信息实质上应当切断或保持所述晶体管(30)；
向所述控制信号发生器(10)传送短路监测单元(40)的第一短路信息信号(SC1)，所述第一短路信息信号(SC1)包括关于与所述负载线路(C-E)串联连接的电负载(50)潜在地存在短路的信息；
作为对目标状态信息的反应，通过所述控制信号发生器(10)将所述晶体管(30)的控制电压(V10)调节为在所述晶体管(30)的接通阈值(Vth)之上的值或者值范围，但是限制于最大的第一接通电压极值(Von1)，所述控制信号发生器(10)在第一时间点(t1)接通所述晶体管(30)；以及
所述控制信号发生器(10)根据所述第一短路信息信号(SC1)决定，其是否保持将所述控制电压(V10)最大限制于所述第一接通电压极值(Von1)，或者其是否将所述晶体管(30)的所述控制电压(V10)调节为大于或者等于第二接通电压极值(Von2)的值或者值范围，所述第二接通电压极值(Von2)大于所述第一接通电压极值(Von1)。
2.根据权利要求1所述的方法，其中
确定等待持续时间(TW)；以及
作为对以下情况的反应所述控制信号发生器(10)将所述控制电压(V10)调节为大于或者等于所述第二接通电压极值(Von2)的值或者值范围：所述第一短路信息信号(SC1)
-直接在经过所述等待持续时间(TW)之后允许推断出，不存在所述负载(50)的潜在的短路；或者
-在所述等待持续时间(TW)的期间允许推断出所述负载(50)的潜在的短路，并且之后同样在所述等待持续时间(TW)的期间允许推断出，不再存在所述负载(50)的潜在的短路。
3.根据权利要求2所述的方法，其中通过所述控制电压(V10)从接通起直至经过所述等待持续时间(TW)被不间断地保持在所述接通阈值(Vth)之上，所述晶体管(30)从接通起直至至少经过所述等待持续时间(TW)不间断地保持接通。
4.根据权利要求2或3中任一项所述的方法，其中所述等待持续时间(TW)至少为2μs或者至少为5μs或者至少为10μs。
5.根据权利要求2至4中任一项所述的方法，其中所述等待持续时间(TW)小于或者等于10μs。
6.根据权利要求2至5中任一项所述的方法，其中所述等待持续时间(TW)从所述第一时间点(t1)起开始推移。
7.根据权利要求2至6中任一项所述的方法，其中当所述第一短路信息信号(SC1)允许推断出所述负载(50)的潜在的短路，通过所述控制信号发生器(10)将向所述晶体管(30)传送的控制电压(V10)调节到在所述接通阈值(Vth)之上的值或者值范围，于是所述晶体管(30)在所述等待持续时间(TW)的期间自行保持接通。
8.根据前述权利要求中任一项所述的方法，其中所述控制信号发生器(10)不通过所述逻辑单元(20)获得所述第一短路信息信号(SC1)。
9.根据权利要求2至8中任一项所述的方法，其中
所述逻辑单元(20)在预定的大于所述等待持续时间(TW)的目标接通持续时间(Ton)中不间断地输出作为目标状态信息的接通信息，根据所述接通信息应当保持接通所述晶体管(30)；以及
作为对所述接通信息的反应，只要所述第一短路信息信号(SC1)在经过所述等待持续时间(TW)之后直到经过所述目标接通持续时间(Ton)的时间段内允许推断出与所述负载线路(C-E)串联连接的负载(50)潜在地存在短路，所述控制信号发生器(10)在所述第一时间点(t1)处接通所述晶体管(30)，在整个预定的目标接通持续时间(Ton)的期间使其接通，以及在经过预定的目标接通持续时间(Ton)后符合标准地关断。
10.根据权利要求2至9中任一项所述的方法，其中
向所述逻辑单元(20)传送第二短路信息信号(SC2)，所述第二短路信息信号(SC2)包括关于所述负载(50)潜在地存在短路的信息；
作为对以下情况的反应所述逻辑单元(20)向所述控制信号发生器(10)输出以短路为条件的切断信息：在经过所述等待持续时间(TW)之后但是在经过所述目标接通持续时间(Ton)之前所述第二信息信号(SC2)能够允许推断出所述负载(50)潜在地存在短路；
作为对以短路为条件的切断信息的反应所述控制信号发生器(10)允许持久地切断所述晶体管(30)。
11.根据权利要求10所述的方法，其中
作为对以下情况的反应所述逻辑单元(20)向所述控制信号发生器(10)输出以短路为条件的切断信息：所述第二短路信息信号(SC2)直接在经过所述等待持续时间(TW)之后允许推断出所述负载(50)潜在地存在短路。
12.根据权利要求10或11所述的方法，其中所述第一短路信息信号(SC1)和所述第二短路信息信号(SC2)是一致的。
13.根据权利要求2至9中任一项所述的方法，其中
作为对以下情况的反应所述控制信号发生器(10)以短路为条件地切断所述晶体管(30)：所述第一短路信息信号(SC1)直接在经过所述等待持续时间(TW)之后允许推断出所述负载(50)潜在地存在短路。
14.根据前述权利要求中任一项所述的方法，其中所述逻辑单元(20)输出作为数字信号的所述目标状态信息。
15.根据权利要求9至14中任一项所述的方法，其中以短路为条件地关断所述晶体管(30)和/或符合标准地关断所述晶体管(30)由此实现，即所述控制信号发生器(10)在一定的持续时间内将随时间变化的控制电压(V10)调节为等于所述第一接通电压极值(Von1)的恒定的值(Von5、Von1)。
16.根据权利要求9至15中任一项所述的方法，其中以短路为条件地关断所述晶体管(30)和/或符合标准地关断所述晶体管(30)由此实现，即所述控制信号发生器(10)在一定的持续时间内将随时间变化的控制电压(V10)调节为另一恒定的值(Von7)，所述另一恒定的值(Von7)为或者近似地为短路饱和电流的一半。
17.根据前述权利要求中任一项所述的方法，其中所述第一接通电压极值(Von1)小于或等于15V。
18.根据前述权利要求中任一项所述的方法，其中所述第二接通电压极值(Von2)比所述第一接通电压极值(Von1)大至少1V。
19.根据前述权利要求中任一项所述的方法，其中所述第一接通电压极值(Von1)比所述接通阈值(Vth)大至少4V。
20.根据前述权利要求中任一项所述的方法，其中当所述控制信号发生器(10)在所述第一时间点(t1)处接通所述晶体管(30)时，所述控制信号发生器(10)将所述控制电压(V10)在持续时间(Δtonmin1)内从至少1μs调节到恒定的值，所述恒定的值大于所述接通阈值(Vth)，但是小于或等于最大的第一接通电压极值(Von1)。
21.根据前述权利要求中任一项所述的方法，其中只要所述控制信号发生器(10)将所述晶体管(30)的所述控制电压(V10)调节为大于或等于所述第二接通电压极值(Von2)的值或者值范围，所述控制信号发生器(10)将所述控制电压(V10)在持续时间(Δtonmin2)内从至少1μs调节到大于或等于所述第二接通电压极值(Von2)的恒定的值。
22.一种用于借助控制电路(100)来控制晶体管(30)的控制电路(100)，所述晶体管(30)具有控制端子(G)和负载线路(C-E)，所述控制电路(100)具有逻辑单元(20)和控制信号发生器(10)，
其中所述控制信号发生器(10)构造用于，输出用于控制晶体管(30)的变化的控制电压(V10)，其中
其中所述逻辑单元(20)构造用于，输出目标状态信息，根据所述目标状态信息实质上应当接通或保持所述晶体管(30)，或者根据所述目标状态信息实质上应当切断或保持所述晶体管(30)；
其中所述控制电路(100)构造用于，向所述控制信号发生器(10)传送所述目标状态信息；
所述控制信号发生器(10)具有输入端，通过所述输入端能够向其传送第一短路信息信号(SC1)；
所述控制信号发生器(10)构造用于，作为对目标状态信息的反应，通过其将所述控制电压(V10)调节为在接通阈值(Vth)之上的值或者值范围，但是限制于最大的第一接通电压极值(Von1)，在第一时间点(t1)处接通所述晶体管(30)；以及
所述控制信号发生器(10)构造用于，接收第一短路信息信号(SC1)并且根据所述第一短路信息信号(SC1)决定，其是否保持将所述控制电压(V10)最大限制于所述第一接通电压极值(Von1)，或者其是否将所述控制电压(V10)调节为大于或者等于第二接通电压极值(Von2)的值或者值范围，所述第二接通电压极值(Von2)大于所述第一接通电压极值(Von1)。
23.根据权利要求22所述的控制电路(100)，其构造用于执行根据权利要求1至21中任一项所述的方法。
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