CN106463161A - 读取高速缓冲存储器 - Google Patents

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Abstract

本发明包含用于读取高速缓冲存储器的方法及设备。一种设备包含读取高速缓冲存储器设备，其包括：第一DRAM阵列；第一及第二NAND阵列；及控制器，其经配置以管理数据在所述DRAM阵列与所述第一NAND阵列之间及在所述第一NAND阵列与所述第二NAND阵列之间的移动。

Description

读取高速缓冲存储器
技术领域
本发明大体上涉及半导体存储器设备及方法，且更特定来说，涉及读取高速缓冲存储器。
背景技术
存储器装置通常被提供为计算机中的内部半导体集成电路或其它电子装置。存在许多不同类型的存储器，其包含易失性及非易失性存储器。易失性存储器可需要电力以维持其数据(例如，信息)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)以及其它存储器。非易失性存储器可通过在未被供电时保持所存储的数据而提供持久性数据且可包含NAND快闪存储器、NOR快闪存储器、例如相变随机存取存储器(PCRAM)及电阻式随机存取存储器(RRAM)的电阻可变存储器及例如自旋力矩转移随机存取存储器(STTRAM)的磁性随机存取存储器(MRAM)以及其它存储器。
可组合存储器装置以形成固态驱动器(SSD)。固态驱动器可包含例如NAND快闪存储器及/或NOR快闪存储器的非易失性存储器及/或可包含例如DRAM的易失性存储器以及多种其它类型的非易失性及易失性存储器。在一些实例中，在SSD中可利用高速缓存。
附图说明
图1是根据本发明的若干实施例的包含读取高速缓冲存储器的系统的框图。
图2说明根据本发明的若干实施例的读取高速缓冲存储器内的数据流的实例图。
图3说明根据本发明的若干实施例的用于读取高速缓冲存储器的实例装置。
具体实施方式
本发明包含用于读取高速缓冲存储器的方法及设备。一种设备包含读取高速缓冲存储器设备，其包括：第一DRAM阵列；第一NAND阵列及第二NAND阵列；及控制器，其经配置以管理数据在所述DRAM阵列与所述第一NAND阵列之间及在所述第一NAND阵列与所述第二NAND阵列之间的移动。
本发明的实施例可包含将DRAM数据高速缓存到NAND中且提供位于主机与存储存储器装置(例如，NAND、SSD等等)之间的存储器装置阶层或层的方案。在一些实施例中，此可给出更多可用存储器的印象。替代地或另外，本发明的实施例可提供此存储器阶层以包含比典型DRAM装置更高的密度，同时维持比典型DRAM装置更小的占据面积。举例来说，本发明的实施例还可提供比其它方法更低的读取高速缓存的能量使用。
本发明的实施例可提供比双数据速率(DDR)DRAM或混合存储器立方体(HMC)在相同容量下的更低的成本结构。另外，本发明的实施例可提供比通过输入/输出(I/O)空间例如在PCI Express(PCIe)或串行附接小型计算机系统接口(SAS)上存取的典型SSD或NAND装置更短的读取延时。类似地，本发明的实施例可提供比在直接主存储器空间或I/O空间两者上的典型NAND快闪存储器更短的写入延时。也可在本发明的实施例中提供归因于在内部使用NAND快闪存储器来满足云存储高速缓存需要的与未经管理“原始”NAND快闪存储器解决方案相比的改进的耐久性(例如，循环)。
本文中的图式遵循其中第一个数字或前几个数字对应于图式的图号且剩余数字识别图式中的元件或组件的编号惯例。不同图式之间的类似元件或组件可通过使用类似数字来识别。如应了解，可添加、交换及/或消除本文中的各种实施例中所展示的元件以便提供本发明的若干额外实施例。另外，如应了解，图式中提供的元件的比例及相对尺度希望说明本发明的某些实施例，且不应视为具限制性意义。此外，如本文中所使用，“若干”某物可指此类事物中的一或多者。
图1是根据本发明的若干实施例的包含读取高速缓存(RCM)的系统100的框图。在本发明的实施例中，可高速缓存数据用于读取应用(例如，云存储应用)。例如，这可在不执行代码的情况下执行。实例可包含待分配(例如，流式输出)的媒体内容(例如，电影、视频游戏等等)的存储。搜索及检索此存储在典型高速缓存装置上可为耗时的，但本发明的实施例可(例如，使用存储器装置阶层)通过将其放置成更接近处理器且减少从存储器(例如，NAND)检索所需的时间量而减少此时间。在本发明的一些实例中，系统100可包含具有RCM装置的云存储应用。
系统100包含呈存储器装置102(例如，RCM装置)的形式的设备。装置102可包含控制器108(例如，ASIC)、阵列104(例如，DRAM阵列)及阵列106-1及106-2(例如，NAND阵列)。如本文中所使用，也可分别认为RCM装置102、阵列104、106-1及106-2、控制器108及/或阵列106-1及106-2内的电路是“设备”。
在一些实施例中，阵列106-1及106-2可包含高速NAND阵列。在一些实例中，阵列106-1及106-2可包含控制电路。在一些实例中，控制器108可包含直接存储器存取(DMA)以在RCM装置102内的阵列104、106-1与106-2之间快速移动内容。在若干实施例中，直接裸片到裸片接合可用于将控制器108、阵列104及阵列106-1及106-2连结在一起，如本文中将进一步论述。
装置102可经由接口110(例如，HMC式接口、经编程输入/输出(PIO)接口、外部总线接口(EIB)或专用FPGA以及其它接口)而与主机装置118通信。因此，系统100可包含HMC或多裸片DRAM封装(例如，双裸片封装(DDP)、四裸片封装(QDP)等等)的类似容量/占据面积。这可(例如)导致减小的成本及功率，同时维持相同或类似容量/占据面积。较之其它方法(例如，I/O存储存取)，此实例还可增加存储存取。主机装置118可包含(例如)现场可编程门阵列(FPGA)，其可与集成电路(IC)(例如，南桥/SSD主机IC)通信，其也可与SSD/硬盘驱动器通信。IC可(例如)经由局域网(LAN)而与通用输入/输出接口(例如，I/O/本地I/O)通信，且也可经由LAN或其它通信类型而与中央处理单元(CPU)及/或DRAM控制器通信。在若干实例中，控制器可经由接口110而将RCM 102的行动报告给主机装置118。在若干实施例中，虽然未在图1中说明，但主机118可经由接口110而直接与控制器108通信，而非与存储器装置102通信。
系统100可包含用于将数据(例如，DRAM数据)高速缓存到阵列106(例如，NAND装置)中的组件。例如，仅将满足特定阈值(例如，准则)的数据传送到阵列106-1及106-2以避免频繁擦除循环(例如，NAND擦除循环)。在此实例中可通过利用(例如)专有内部特征(例如，悬浮、修正等等)而改进阵列106-1及106-2中的读取高速缓存。系统100可(例如)通过使用线接合技术而引起存储器存取及DMA在阵列104、106-1与106-2之间内部地移动的速度增加以降低后端封装成本。
举例来说，在若干实施例中且如将在本文中进一步论述，页提升及装置“乒乓”方案可用于从(例如，在RCM装置102内)RCM装置的阵列104(例如，DRAM高速缓存)到RCM装置的阵列106-1(例如，NAND高速缓存)及在阵列106-1与106-2之间移动数据以减少NAND擦除循环且增加RCM装置102预期寿命。另外，如本文中将进一步论述，当内部NAND阵列106-1及106-2开始磨损时，动态损坏页标记方案可用于实时标记损坏NAND页(例如，非整个块)。作为响应，可替换RCM装置102，同时避免RCM装置102突然发生故障。而是，随着接近NAND阵列的耐久性限制，RCM装置102可逐渐损失其NAND容量。例如，当系统100的延时归因于高速缓存大小减小(例如，在预设阈值处)而增加时，可替换RCM。
图2说明根据本发明的若干实施例的读取高速缓冲存储器(例如，如图1中所说明的RCM装置102)内的数据流的实例图230。图230包含DRAM装置234、NAND装置232-1及NAND装置232-2。虽然在图2中所说明的实例包含NAND及DRAM，但可使用不同类型及数目的存储器装置。实例数据流可克服NAND缺陷(例如，当用作读取高速缓存时)，例如(举例来说)有限擦除循环(例如，无法在字节或页级处被擦除)；页编程挑战(例如，页在擦除之后仅可被编程一次)；潜在较低存储器利用；在相同逻辑单元号(LUN)/平面中无同时读取/写入；对于数据替换的潜在长延时；循序字节级读取、页级写入及块级擦除；及不对称读取/写入时序及功率以及其它。
在若干实施例中，整个DRAM装置234(例如，两个8Gb DRAM裸片的堆叠以达到2GB的总数)存储器空间可经划分以匹配随附NAND空间中的页大小分区数(例如，当为了RCM容量的16GB的总数而使用128Gb NAND或为了NAND RCM容量的32GB的总数而使用256Gb NAND时的16KB页大小)。在每一RCM装置中(例如，在图230内)，NAND装置的两个相同裸片(例如，装置232-1及232-2)可用于支持乒乓方案，如将在本文中进一步论述。
在238处，可将高速缓存数据写入到DRAM装置234中。例如，可(例如，由用户)请求数据，且可将此数据写入到DRAM装置234中。在此实例中，控制器可监测进入到DRAM装置234中的数据且基于包含(例如)存取数据的频率、数据的稳定性、数据的大小及请求数据的频率以及其它的若干特征(例如，因子)将数据分等级。
在240处，当满足特定阈值时，可将DRAM装置234内的数据移动(例如，提升)到“合格区”236。在若干实例中，移动数据可包含将数据分类。举例来说，可不将数据物理移动到区236，而将其分类为类别(例如，类别/区236)。例如，如果DRAM装置234内的数据被存取及/或请求阈值次数，那么可将其移动(例如，分类)到区236。在一些实例中，如果DRAM装置234内的数据满足稳定性阈值(例如，足够稳定以随后提升到NAND)，那么可将所述数据移动(例如，分类)到区236。例如，(例如，由控制器)在逻辑上组织数据。
在一些实施例中，可将数据封装到区236中；例如，可将数据封装到16KB封装中以匹配NAND页大小。此类封装可提供增加的NAND效率。当装置234达到阈值容量(例如，DRAM装置234或区236接近满)时，可在244处将区236内的数据提升到NAND装置232-1。这样做可为DRAM装置234腾出空间以接收更多数据及/或从DRAM装置234内提升更多数据到区236。从DRAM装置234移动到NAND装置232-1的数据可经组织以最大化可移动到NAND装置232-1的数据的量(例如，被组织成由NAND支持的整个页)。
可在242处逐出未满足阈值要求的数据以空出DRAM装置234上的空间。逐出可包含(例如)放弃或重写不满足提升到区236或NAND装置232-1的阈值的数据。
在若干实施例中，当DRAM高速缓存(例如，在DRAM装置234处)空间接近满(例如，仅留下预设数目或较少的页分区)时，将在已通过频率百分比或特定时间量内的频率的预设阈值(例如，DRAM装置234中最频繁访问数据的前30％或在给定时间周期内被访问至少500次)的合格页分区中的最频繁访问页分区提升(例如，移动)到主装置(例如，主NAND装置232-1)且使那些数据页分区的空间保持为空(例如，脏)且因此当新读取高速缓存数据需要存储于RCM的DRAM装置234上时可使用。
当需要高速缓存新数据时，可(例如，在242处)从DRAM装置234逐出最不频繁访问的数据页分区。当更合格数据填充DRAM装置234时，可将那个数据移动到可最终填满的NAND装置232-1。因此，在一些实施例中，仅最频繁读取/访问的数据及/或最稳定(例如，最稳态)数据将在NAND装置232-1中。较不频繁读取/访问的高速缓存数据将保留于DRAM装置234上，其中最少访问的数据频繁由新高速缓存数据替换。这可减小替换(例如，擦除)RCM装置的NAND装置232-1上的数据的需要。
可在NAND装置232-1内动态标记损坏页。如本文中所使用，动态可包含响应于特定影响(例如，控制器确定页已损坏)而可变及/或不断改变。在此类实例中，控制器(在图2中未绘制)管理哪一者保留于NAND装置232-1中。此损坏页标记可减少错误标记且允许RCM装置及其中的NAND及DRAM装置内的损坏页的修复。在此类实例中，不标记损坏数据的整个块，而是标记损坏页，这可增加NAND装置232-1的效率。在一些实例中，控制器可执行损坏页的标记及修复。
例如，当装置(例如，NAND装置232-1、232-2)在阈值数目的擦除循环(例如，耐久性规格)之后开始磨损时，一些页上的数据在被写入到装置之后无法被读取验证，因此变为损坏页。代替将整个块永久标记为损坏(例如，保持于非易失性表中)，仅标记在那个特定装置上的被写入损坏页后具有循环冗余检查(CRC)错误或失败的读取验证的那些特定页。
损坏页可由RCM中的控制器在RAM(例如，控制器上的存储器)中跟踪，且当NAND装置变为空时(例如，在切换主位置及次位置时，这在本文中将进一步论述)，可擦除且再次重建关于空NAND装置的损坏页表。这是因为邻近页中的干扰有时可导致CRC错误或读取验证错误。当擦除块时，那些页可再次为好的。
另外，在NAND单元完全失效之前，可存在单元困于一种状态中但在另一擦除循环之后修复其本身的时间段。因此，将NAND单元标记为损坏可能并非准确评估。
在248处，可将满足阈值要求的页从NAND装置232-1(例如，主装置位置)提升到NAND装置232-2(例如，次装置位置)。举例来说，当NAND装置232-1达到阈值容量(例如，接近满)时，可提升页。在一些实例中，NAND装置232-1及232-2内的数据使用可由控制器监测(例如，跟踪)。可在246处将未满足阈值要求的页从NAND装置232-1降级(例如，移除)且发送到DRAM装置234于“不合格”区内。这可防止数据到NAND装置的过度提升，这可(例如)防止及/或减少NAND磨损。
当NAND装置232-2达到阈值容量(例如，接近满)时，可在250处将NAND装置232-1中的剩余页降级到DRAM装置234于不合格区内。在一些实例中，可在252处丢弃(例如，放弃、逐出、重写等等)NAND装置232-1中的剩余页。作为响应，可擦除含有NAND装置232-1中的数据的块。
在若干实施例中，可在任何给定时间处将NAND装置232-1及232-2(例如，NAND裸片)用作一个主装置及一个次装置。例如，当主NAND装置232-1变得满时(例如，与指示DRAM装置234填满相同及/或类似的条件)，主NAND装置232-1中的前最多读取/访问数据页得到提升到次NAND装置232-2(例如，在248处)，且最少访问数据页得到降级(例如，移动、踢回等等)到DRAM装置234。可将这些最少访问数据页看作用于DRAM装置234的新高速缓存数据。在若干实施例中，经提升及经降级数据页两者都可在主NAND装置232-1上标记为脏页。当主NAND装置232-1上的给定块的全部页都为脏时，可擦除所述块。
当次NAND装置232-2变为满时，可将剩余好的高速缓存数据降级回到DRAM装置234，且可擦除主NAND装置232-1的块的剩余部分。在擦除主NAND装置232-1上的全部块之后，NAND装置232-1及232-2的位置交换。老的、但现在空的主NAND装置232-1变为新的次NAND装置，且老的、但现在填满的次NAND装置232-2变为新的主NAND装置。可反复重复此过程。将内部装置(例如，NAND装置)中的数据维持为最稳态/稳定高速缓存数据，从而导致对于擦除所述内部装置中的那些数据的需要减少，从而与其它方法相比扩展了所述内部装置的耐久性(例如，寿命)且减小降级。
在若干实例中，可由控制器(例如，如图1中所说明的控制器108)管理且跟踪(例如，主机报告且响应)读取高速缓存内的提升及降级行动。除了芯片上存储器(例如，控制器内)之外，DRAM装置234的部分(例如，如图1中所说明的DRAM阵列104的部分)可被保留以供控制器使用以存储控制信息，例如指针、表、统计数据、计数器等等。此信息可使控制器能够管理且跟踪数据从DRAM装置234往返NAND装置232-1及232-2及在NAND装置232-1与232-2之间的移动，以及将此信息报告回到主机装置(例如，如图1中所说明的主机装置118)。DRAM装置234的其余部分可用于(例如)高速缓存数据。
图3说明根据本发明的若干实施例的用于读取高速缓冲存储器的实例装置360(例如，系统)。实例装置360可包含5个已知合格裸片(KGD)堆叠，其包含NAND阵列366-1及366-2、DRAM阵列364-1及364-2及控制器370(例如，ASIC裸片)。然而，装置360不限于5个KGD堆叠或NAND及DRAM存储器。例如，在若干实例中，装置360可包含3个、4个或4个以上NAND装置。
为了获得对NAND及DRAM的全部接合垫的存取，可使用重新分布层。此重新分布层可重新定位RCM装置的接合垫。在重新分布DRAM及NAND阵列两者的垫以仅排列于阵列的较短或较长侧的一者上之后，DRAM阵列及NAND阵列以偏移方式堆叠，使得阵列直接彼此上下地堆叠，同时最底部阵列(例如，DRAM阵列364-1)将在一侧(例如，左侧)上暴露其单行垫，同时阵列区域的其余部分由其顶部上的阵列(例如，DRAM阵列364-2)叠加覆盖。
接近底部(例如，第二底部)阵列(例如，DRAM阵列364-2)将接着经180度转动且在相对侧(例如，右侧)上暴露其单行垫，同时阵列区域的剩余部分由其顶部上的阵列(例如，NAND阵列366-1)叠加覆盖。两个底部阵列(例如，DRAM阵列364-1及364-2)经定位使得第三阵列(例如，NAND阵列366-1)将平行于第一(例如，最底部)阵列(例如，DRAM阵列364-1)(例如，左侧)排列其单行垫，但不对于接合线372-1、…、372-4阻挡第一阵列(例如，DRAM阵列364-1)且第四阵列(例如，NAND阵列366-2)将平行于第二阵列(例如，DRAM阵列364-2)排列其垫，但不对于接合线372-1、…、372-4阻挡第二阵列(例如，DRAM阵列364-2)的垫。控制器370可坐于堆叠的最顶部上作为具有由扇出(弯曲)晶片级封装(WLP)垫368扩展的垫间距的第五阵列(例如，裸片)。控制器370可将其x方向侧(例如，左及右)的垫与在其下方的经偏移堆叠的DRAM及NAND阵列上的每一垫点对点地直接裸片对裸片接合。控制器370的y方向侧上的垫可接合到封装的引线框用于外部信号(例如，球栅阵列(BGA)封装球)存取(图3中未说明)。
在实例实施例中，如图3中所说明，DRAM阵列364-1可形成于以交错方式(例如，偏移、歪斜)耦合到衬底362的第一裸片上。DRAM阵列364-2可形成于以交错方式耦合到第一裸片的第二裸片上。NAND阵列366-1可形成于以交错方式耦合到第二裸片的第三裸片上，且NAND阵列366-2可形成于以交错方式耦合到第三裸片的第四裸片上。第一、第二、第三及第四裸片可(例如)经由直接裸片到裸片接合而耦合到控制器。在一些实例中，控制器370可耦合到第四裸片，其可包含扇出弹性垫368且可经由裸片到裸片接合线372-1、…、372-4而与裸片364-1、364-2、366-1及366-2连通。
本发明包含用于读取高速缓冲存储器的方法及设备。一种设备包含读取高速缓冲存储器设备，其包括：第一DRAM阵列；第一NAND阵列及一第二NAND阵列；及控制器，其经配置以管理数据在所述DRAM阵列与所述第一NAND阵列之间及在所述第一NAND阵列与所述第二NAND阵列之间的移动。
应理解，当元件称为在另一元件“上”、“连接到”另一元件或“与另一元件耦合”时，其可直接在所述另一元件上或与所述另一元件连接或耦合或可存在中介元件。相比之下，当元件称为“直接在另一元件上”、“直接连接到”另一元件或“直接与另一元件耦合”时，不存在中介元件或层。如本文中所使用，术语“及/或”包含若干相关联的所列项的任何及全部组合。
如本文中所使用，术语“及/或”包含若干相关联的所列项的任何及全部组合。如本文中所使用，除非另有指明，术语“或”意味着逻辑包含或。即，“A或B”可包含(仅A)、(仅B)或(A及B两者)。换句话来说，“A或B”可意味着“A及/或B”或“若干A及B”。
应理解，虽然术语第一、第二、第三等等可在本文中用于描述各种元件，但这些元件组件不应由这些术语限制。这些术语仅用于区分一个元件与另一元件。因此，可在不背离本发明的教示的情况下把第一元件称为第二元件。
虽然在本文中已说明且描述特定实施例，但所属领域的技术人员将了解，经计算以实现相同结果的布置可取代所展示的特定实施例。本发明希望涵盖本发明的若干实施例的调适或变化。应理解，上述描述是以说明性方式而非限制性方式作出。所属领域的技术人员在审阅上述描述后将明白上述实施例的组合及本文未明确描述的其它实施例。本发明的若干实施例的范围包含其中使用上文结构及方法的其它应用。因此，应参考所附权利要求书连同此类权利要求书所授权的等效物的全范围而确定本发明的若干实施例的范围。
在前述具体实施方式中，为简化本发明的目的将一些特征一起集合于单个实施例中。本发明的此方法不应被解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求书中的更多的特征的意图。而是，如所附权利要求书反映，本发明标的物在于少于单个所揭示实施例的全部特征。因此，特此将所附权利要求书并入具体实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (31)

1.一种设备，其包括：
读取高速缓冲存储器装置，其包括：
动态随机存取存储器DRAM阵列；及
第一NAND阵列及第二NAND阵列；及
控制器，其经配置以：
管理数据在所述DRAM阵列与所述第一NAND阵列之间及在所述第一NAND阵列与所述第二NAND阵列之间的移动。
2.根据权利要求1所述的设备，其中所述控制器进一步经配置以基于数据的特征而将所述数据从所述DRAM阵列高速缓存到所述第一NAND阵列。
3.根据权利要求2所述的设备，其中所述数据特征包含存取所述数据的次数、请求所述数据的次数及所述数据的稳定性中的至少一者。
4.根据权利要求1到3中任一权利要求所述的设备，其中所述控制器进一步经配置以基于数据的特征而将所述数据从所述第一NAND阵列高速缓存到所述第二NAND阵列。
5.根据权利要求1到3中任一权利要求所述的设备，其进一步包括将所述控制器连结到所述DRAM阵列的直接存储器存取DMA、将所述控制器连结到所述第一NAND阵列的DMA及将所述控制器连结到所述第二NAND阵列的DMA。
6.根据权利要求1到3中任一权利要求所述的设备，其中所述控制器进一步经配置以跟踪所述读取高速缓冲存储器装置的行动并经由接口将其报告给主机装置。
7.一种用于操作存储器的方法，其包括：
基于数据的特征将所述数据从动态随机存取存储器DRAM阵列高速缓存到第一NAND阵列；及
响应于所述第一NAND阵列满足阈值高速缓存数据容量而将所述数据从所述第一NAND阵列高速缓存到第二NAND阵列。
8.根据权利要求7所述的方法，其中所述数据特征包含存取所述数据的次数、请求所述数据的次数及所述数据的稳定性中的至少一者。
9.根据权利要求7到8中任一权利要求所述的方法，其进一步包括响应于将所述数据从所述第一NAND阵列高速缓存到所述第二NAND阵列而擦除所述第一NAND阵列。
10.一种用于操作存储器的方法，其包括：
在动态随机存取存储器DRAM阵列处接收第一组高速缓存的数据；
基于所述第一组高速缓存的数据的部分的数据特征而将所述第一组高速缓存的数据的所述部分提升到所述DRAM阵列的类别；
基于第二组高速缓存的数据的数据特征而将所述第二组高速缓存的数据从所述类别提升到第一NAND阵列；及
响应于所述第一NAND阵列达到阈值容量而将第三组高速缓存的数据提升到第二NAND阵列。
11.根据权利要求10所述的方法，其进一步包括响应于第四组高速缓存的数据未能达到包含请求阈值、存取阈值及稳定性阈值中的至少一者的阈值要求而从所述类别逐出所述第四组高速缓存的数据。
12.根据权利要求10所述的方法，其进一步包括响应于第五组高速缓存的数据未能达到包含请求阈值及存取阈值中的至少一者的阈值要求而将所述第五组高速缓存的数据从所述第一NAND阵列降级到所述DRAM。
13.根据权利要求10所述的方法，其进一步包括响应于第六组高速缓存的数据未能达到包含请求阈值及存取阈值中的至少一者的阈值要求而从所述第一NAND阵列逐出所述第六组高速缓存的数据。
14.根据权利要求10到13中任一权利要求所述的方法，其进一步包括响应于交换而修复所述第一NAND阵列。
15.根据权利要求10到13中任一权利要求所述的方法，其进一步包括动态标记所述第一NAND内的损坏页。
16.根据权利要求10到13中任一权利要求所述的方法，其进一步包括将所述类别中的所述第一组高速缓存数据的所述部分封装到经设定大小以匹配所述第一及所述第二NAND阵列内的页大小的封装中。
17.一种用于操作存储器的方法，其包括：
在主NAND装置处从DRAM装置接收高速缓存的数据；
动态标记所述接收到的高速缓存的数据内的损坏页；
响应于所述高速缓存的数据的部分满足阈值要求且响应于所述主NAND装置达到阈值高速缓存数据容量而将所述高速缓存的数据的所述部分提升到次NAND装置，
其中所述高速缓存的数据的所述部分不包含所述经标记的损坏页；
擦除所述主NAND阵列；及
交换所述主NAND装置及所述次NAND装置使得所述主NAND装置变为新的次NAND装置且所述次NAND装置变为新的主NAND装置。
18.根据权利要求17所述的方法，其中在所述主NAND装置处经由直接存储器存取DMA从所述DRAM装置接收所述高速缓存数据。
19.根据权利要求17到18中任一权利要求所述的方法，其中所述阈值要求包含所述高速缓存的数据的所述部分在给定时间段内被存取阈值次数。
20.根据权利要求17到18中任一权利要求所述的方法，其中所述阈值要求包含所述高速缓存的数据的所述部分满足阈值稳定性。
21.根据权利要求17到18中任一权利要求所述的方法，其中反复执行所述方法。
22.一种装置，其包括：
动态随机存取存储器DRAM阵列；
第一NAND阵列，其形成于所述第一DRAM阵列上；
第二NAND阵列，其形成于所述第一NAND阵列上；及
控制器，其经配置以：
将满足特定阈值的数据从所述DRAM阵列高速缓存到所述第一NAND阵列；且
基于所述第一NAND阵列的所述容量而将数据从所述第一NAND阵列高速缓存到所述第二NAND阵列。
23.根据权利要求22所述的装置，其中所述控制器包含ASIC装置。
24.根据权利要求22到23中任一权利要求所述的装置，其中所述特定阈值包含数据被存取阈值次数。
25.根据权利要求22到23中任一权利要求所述的装置，其中所述特定阈值包含数据满足稳定性阈值。
26.根据权利要求22到23中任一权利要求所述的装置，其中所述装置位于主机装置与固态驱动器SSD或第三NAND装置之间。
27.根据权利要求22到23中任一权利要求所述的装置，其包含所述控制器经配置以存储与从所述DRAM阵列高速缓存到所述第一NAND阵列的所述数据及从所述第一NAND阵列高速缓存到所述第二NAND阵列的所述数据相关联的信息。
28.一种系统，其包括：
第一动态随机存取存储器DRAM阵列，其形成于以第一偏移方式耦合到衬底的第一裸片上；
第二DRAM阵列，其形成于以第二偏移方式耦合所述第一裸片的第二裸片上；
第一NAND阵列，其形成于以第三偏移方式耦合到所述第二裸片的第三裸片上；
第二NAND阵列，其形成于以第四偏移方式耦合到所述第三裸片的第四裸片上；及
控制器。
29.根据权利要求28所述的系统，其包含邻近所述控制器形成的扇出晶片级封装WLP垫。
30.根据权利要求28到29中任一权利要求所述的系统，其中所述第一、第二、第三、及第四裸片经由直接裸片到裸片接合耦合到所述控制器。
31.根据权利要求28到29中任一权利要求所述的系统，其中数据经由直接裸片到裸片接合且基于所述数据的特征而在所述第一NAND阵列与所述第二NAND阵列之间移动。
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