JP2017521753A - 読み出しキャッシュメモリ - Google Patents

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Abstract

本開示は、読み出しキャッシュメモリのための方法及び装置を含む。１つの装置は、第１のＤＲＡＭアレイ、第１及び第２のＮＡＮＤアレイ、ならびにＤＲＡＭアレイと第１のＮＡＮＤアレイとの間のデータの移動及び第１のＮＡＮＤアレイと第２のＮＡＮＤアレイとの間のデータの移動を管理するよう構成された制御装置を備える、読み出しキャッシュメモリ装置を含む。【選択図】図２

Description

本開示は全体として半導体メモリ装置及び方法に関し、より詳細には、読み出しキャッシュメモリに関する。
メモリ装置は通常、コンピュータまたは他の電子装置内の内部、半導体、集積回路として提供される。揮発性及び不揮発性メモリを含む多くの異なるタイプのメモリが存在する。揮発性メモリではそのデータ（例えば、情報）を維持するために電力を必要とする場合があり、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む。不揮発性メモリは、電力が供給されていない場合であっても、記憶データを保持することによって永続的データを提供することができ、とりわけ、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、相変化メモリ（ＰＣＲＡＭ）及び抵抗変化型メモリ（ＲＲＡＭ）などの可変抵抗メモリ、ならびにスピントルクトランスファランダムアクセスメモリ（ＳＴＴＲＡＭ）などの磁気ランダムアクセスメモリ（ＭＲＡＭ）を含み得る。
メモリ装置を組み合わせて、ソリッドステートドライブ（ＳＳＤ）を形成することができる。ソリッドステートドライブは、様々な他のタイプの不揮発性及び揮発性メモリのうち、ＮＡＮＤ型フラッシュメモリ及び／またはＮＯＲ型フラッシュメモリなどの不揮発性メモリを含むことができ、かつ／またはＤＲＡＭなどの揮発性メモリを含み得る。場合によっては、ＳＳＤにキャッシュを利用することができる。
本開示のいくつかの実施形態による、読み出しキャッシュメモリを含むシステムのブロック図である。 本開示のいくつかの実施形態による、読み出しキャッシュメモリ内のデータフローの例示的な図を示す。 本開示のいくつかの実施形態による、読み出しキャッシュメモリのための例示的な装置を示す。
本開示は、読み出しキャッシュメモリのための方法及び装置を含む。１つの装置は、第１のＤＲＡＭアレイ、第１及び第２のＮＡＮＤアレイ、ならびにＤＲＡＭアレイと第１のＮＡＮＤアレイとの間のデータの移動及び第１のＮＡＮＤアレイと第２のＮＡＮＤアレイとの間のデータの移動を管理するよう構成された制御装置を備える、読み出しキャッシュメモリ装置を含む。
本開示の実施形態は、ＤＲＡＭデータをＮＡＮＤ内にキャッシュし、ホストと読み出しキャッシュのための記憶メモリ装置（例えば、ＮＡＮＤ、ＳＳＤなど）との間にあるメモリ装置の階層または層を提供するスキームを含み得る。これにより、いくつかの実施形態においては、より多くのメモリが利用可能であるという印象を与えることができる。あるいは、または加えて、本開示の実施形態は、通常のＤＲＡＭ装置よりも小さな設置面積を維持しながら、通常のＤＲＡＭ装置よりも高い密度を含むために、メモリのこの階層を提供することができる。例えば本開示の実施形態ではまた、読み出しキャッシュが利用するエネルギーを他の手法と比較して低くすることができる。
本開示の実施形態はまた、ダブルデータレート（ＤＤＲ）ＤＲＡＭまたはハイブリッドメモリキューブ（ＨＭＣ）よりも低い費用構造を同じ容量で提供することができる。さらに、本開示の実施形態は、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）またはシリアル接続スモールコンピュータシステムインターフェース（ＳＡＳ）上などで、入力／出力（Ｉ／Ｏ）空間を介してアクセスされる通常のＳＳＤまたはＮＡＮＤ装置よりも短いリードレイテンシを提供することができる。本開示の実施形態は同様に、直接メインメモリ空間またはＩ／Ｏ空間の両方において、通常のＮＡＮＤフラッシュ型よりも短いライトレイテンシを提供することができる。本開示の実施形態においては、管理されていない「生の」ＮＡＮＤ型フラッシュソリューションとの比較時にクラウドストレージのキャッシュの必要性を満たすための内部でのＮＡＮＤ型フラッシュの利用による耐久性（例えば、サイクル）の向上も同様に実現することができる。
本明細書における図は、最初の（１つまたは複数の）桁が図面番号に対応し、残りの桁が図面内の要素または構成要素を特定する付番様式にしたがう。異なる図面間の同様の要素または構成要素が同様の桁の利用によって特定されてもよい。理解されるように、本明細書における様々な実施形態で示される要素は、本開示のいくつかの追加的な実施形態を提供するために、追加し、交換し、かつ／または削除することができる。さらに理解されるように、図において提示される要素の比率及び相対的な縮尺は、本開示の特定の実施形態を示すことを意図しており、限定の意味で理解されるべきではない。さらに本明細書にて利用されるように、「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」ものは、１つまたは複数のそのようなものを指すことができる。
図１は、本開示のいくつかの実施形態による、読み出しキャッシュメモリ（ＲＣＭ）を含むシステム１００のブロック図である。本開示の実施形態において、読み出しアプリケーション（例えば、クラウドストレージアプリケーション）のためにデータをキャッシュすることができる。これは、例えば、コードを実行することなく行うことができる。ある例は、配信される（例えば、ストリーミングされる）メディアコンテンツ（例えば、動画、ビデオゲーム等）の記憶を含み得る。この記憶のサーチ及び検索は通常のキャッシュ装置においては時間を浪費するものであるが、本開示の実施形態では、それをプロセッサのより近くに置き、メモリ（例えば、ＮＡＮＤ）からの検索に必要な時間を削減することで（例えばメモリ装置の階層を利用して）この時間を削減することができる。本開示のいくつかの例において、システム１００は、ＲＣＭ装置を用いたクラウドストレージアプリケーションを含み得る。
システム１００は、メモリ装置１０２（例えば、ＲＣＭ装置）の形式の装置を含む。装置１０２は、制御装置１０８（例えば、ＡＳＩＣ）、アレイ１０４（例えば、ＤＲＡＭアレイ）、ならびにアレイ１０６−１及び１０６−２（例えば、ＮＡＮＤアレイ）を含み得る。本明細書にて利用されるように、ＲＣＭ装置１０２、アレイ１０４、１０６−１及び１０６−２、制御装置１０８、ならびに／またはアレイ１０６−１及び１０６−２内の回路はまた、別個に「装置」として見なされてもよい。
いくつかの実施形態において、アレイ１０６−１及び１０６−２は、高速ＮＡＮＤアレイを含み得る。アレイ１０６−１及び１０６−２は、いくつかの例において、制御回路を含み得る。制御装置１０８は、いくつかの例において、ＲＣＭ装置１０２内のアレイ１０４、１０６−１及び１０６−２の間でコンテンツを高速で移動させるために、ダイレクトメモリアクセス（ＤＭＡ）を含み得る。本明細書にてさらに考察するように、いくつかの実施形態において、ダイ間の直接接合を使用して、制御装置１０８、アレイ１０４、ならびにアレイ１０６−１及び１０６−２を一緒に結合させることができる。
装置１０２は、インターフェース１１０（例えば、とりわけ、ＨＭＣのようなインターフェース、プログラム入力／出力（ＰＩＯ）インターフェース、外部バスインターフェース（ＥＩＢ）、または専用ＦＰＧＡインターフェース）を介してホスト装置１１８と通信することができる。その結果、システム１００は、ＨＭＣまたはマルチダイＤＲＡＭパッケージ（例えば、デュアルダイパッケージング（ＤＤＰ）、クワッドイパッケージング（ＱＤＰ）等）と同様の容量／設置面積を含み得る。これにより、例えば、同じまたは同様の容量／設置面積を維持しながら費用及び電力を削減することができる。このような例はまた、他の手法（例えば、Ｉ／Ｏストレージアクセス）を介してストレージアクセスを向上させることができる。ホスト装置１１８は例えば、ＳＳＤ／ハードディスクドライブと通信することもできる集積回路（ＩＣ）（例えば、サウスブリッジ／ＳＳＤホストＩＣ）と通信することができるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含み得る。ＩＣは、例えばローカルエリアネットワーク（ＬＡＮ）を介して汎用入力／出力インターフェース（例えば、Ｉ／Ｏ／ローカルＩ／Ｏ）と通信することができ、かつＬＡＮまたは他の通信タイプを介して中央処理装置（ＣＰＵ）及び／またはＤＲＡＭ制御装置と通信することもできる。いくつかの例において、制御装置はインターフェース１１０を介してＲＣＭ１０２のアクションをホスト装置１１８に報告することができる。図１には示されていないが、いくつかの実施形態において、ホスト１１８は、メモリ装置１０２を用いなくとも、インターフェース１１０を介して制御装置１０８と直接通信することができる。
システム１００は、データ（例えば、ＤＲＡＭデータ）をアレイ１０６（例えば、ＮＡＮＤ装置）にキャッシュするために利用される構成要素を含み得る。例えば、頻繁な消去サイクル（例えば、ＮＡＮＤ消去サイクル）を回避するために、特定の閾値（例えば、基準）を満たすデータのみがアレイ１０６−１及び１０６−２に転送される。アレイ１０６−１及び１０６−２における読み出しキャッシュは、このような例において、例えば所有する内部特徴（例えば、サスペンド、トリムなど）を利用することによって改善することができる。システム１００によって、例えばバックエンドパッケージング費用を削減するためのワイヤボンド技術を利用することで、アレイ１０４、１０６−１、及び１０６−２の間を内部で移動するメモリアクセス及びＤＭＡがアレイ１０４、１０６−１、及び１０６−２間で内部を移動する速度を向上させることができる。
例えば、いくつかの実施形態において、また本明細書にてさらに考察されるように、ページプロモーション及び装置「ピンポン（ｐｉｎｇ−ｐｏｎｇ）」スキームを利用して、（例えば、ＲＣＭ装置１０２内）ＲＣＭ装置のアレイ１０４（例えば、ＤＲＡＭキャッシュ）からＲＣＭ装置のアレイ１０６−１（例えば、ＮＡＮＤキャッシュ）へと移動させて、かつアレイ１０６−１と１０６−２との間でデータを移動させることで、ＮＡＮＤ消去サイクルを減少させてＲＣＭ装置１０２の寿命を延長することができる。加えて、本明細書にてさらに考察されるように、内部ＮＡＮＤアレイ１０６−１及び１０６−２が摩耗し始めた時、動的不良ページマーキングスキームを使用して、不良ＮＡＮＤページ（例えば、ブロック全体ではない）をオンザフライでマーキングすることができる。それに応じて、ＲＣＭ装置１０２が突然故障するのを回避しながら、ＲＣＭ装置１０２を交換することができる。ＲＣＭ装置１０２はむしろ、ＮＡＮＤアレイが耐久限度に近づくにつれて、そのＮＡＮＤ容量を徐々に失う場合がある。例えば、（例えば、予め設定された閾値における）キャッシュサイズの減少のためにシステム１００のレイテンシが増大する場合に、ＲＣＭを交換してもよい。
図２は、本開示のいくつかの実施形態による、読み出しキャッシュメモリ（例えば、図１に示されるようなＲＣＭ装置１０２）内のデータフローの例示的な略図２３０を示す。図２３０は、ＤＲＡＭ装置２３４、ＮＡＮＤ装置２３２−１、及びＮＡＮＤ装置２３２−２を含む。図２に示される例はＮＡＮＤ及びＤＲＡＭを含むが、メモリ装置の異なるタイプ及び番号が利用されてもよい。例示的なデータフローによって、（例えば、読み出しキャッシュとして利用される際に）とりわけ、例えば、消去サイクルが限定的であること（例えばバイトまたはページレベルで消去することができない）、ページのプログラム上の課題（例えば消去後、ページを１度しかプログラムすることができない）、メモリの利用が潜在的に低いこと、同じ論理ユニット番号（ＬＵＮ）／平面において読み出し／書き込みの並行処理ができないこと、データ置換のためのレイテンシが潜在的に長いこと、バイトレベルの読み出し、ページレベルの書き込み、及びブロックレベルの消去が連続的であること、ならびに読み出し／書き込みタイミング及び電力が非対称的であるといったＮＡＮＤの欠点を克服することができる。
いくつかの実施形態では、付随するＮＡＮＤ空間において、ＤＲＡＭ装置２３４全体（例えば、合計２ＧＢに達する２つの８ＧｂのＤＲＡＭダイスの積層）のメモリ空間を分割して、ページサイズパーティション数と一致させることができる（例えば、合計１６ＧＢのＲＣＭ容量では１２８ＧｂのＮＡＮＤ、または合計３２ＧＢのＮＡＮＤのＲＣＭ容量では２５６ＧｂのＮＡＮＤを利用する時には１６ＫＢのページサイズ）。本明細書にてさらに考察されるように、（例えば、略図２３０内の）各ＲＣＭ装置において、ピンポンスキームを支援するためにＮＡＮＤ装置（例えば、装置２３２−１及び２３２−２）の２つの同一のダイを利用することができる。
２３８において、キャッシュされたデータをＤＲＡＭ装置２３４に書き込むことができる。例えば、データを（例えば、ユーザが）要求することができ、このデータをＤＲＡＭ装置２３４に書き込むことができる。このような例において、制御装置はＤＲＡＭ装置２３４に入るデータを監視し、とりわけデータがアクセスされる頻度、データの安定性、データの大きさ、及びデータが要求される頻度等を含むいくつかの特徴（例えば要因）に基づいてデータをランク付けすることができる。
２４０において特定の閾値が満たされる場合に、ＤＲＡＭ装置２３４内のデータを「適格なゾーン」２３６へと移動させる（例えば、プロモートする）ことができる。いくつかの実施例において、データ移動させることには、データを分類することが含まれてもよい。例えば、データは物理的にゾーン２３６に移動されるのではなく、クラス（例えば、クラス／ゾーン２３６）に分類されてもよい。例えば、ＤＲＡＭ装置２３４内のデータは、アクセスされ、かつ／または閾値の回数分要求される場合に、ゾーン２３６に移動させる（例えば分類する）ことができる。いくつかの実施例においては、データが安定性閾値を満たす（例えば、後にＮＡＮＤにプロモートするのに十分安定している）場合に、ＤＲＡＭ装置２３４内のデータをゾーン２３６へと移動させる（例えば、分類する）ことができる。例えば、データは（例えば制御装置によって）論理的に体系化される。
いくつかの実施形態においては、データをゾーン２３６にパッキングすることができる。例えば、データを、ＮＡＮＤページサイズに一致するように、１６ＫＢパケットにパッキングすることができる。ＮＡＮＤの効率性向上のために、このようなパケットを提供することができる。２４４においては、装置２３４が閾値容量に達する（例えば、ＤＲＡＭ装置２３４またはゾーン２３６が満杯に近い）際に、ゾーン２３６内のデータをＮＡＮＤ装置２３２−１にプロモートすることができる。これにより、ＤＲＡＭ装置２３４には、より多くのデータを受信し、かつ／またはより多くのデータをＤＲＡＭ装置２３４内からゾーン２３６にプロモートするためのスペースが生じる。ＮＡＮＤ装置２３２−１に移動させることができるデータ量を最大化するようにＤＲＡＭ装置２３４からＮＡＮＤ装置２３２−１に移動させるデータを体系化（例えばＮＡＮＤによって支持されるページ全体に体系化する）ことができる。
２４２においては、ＤＲＡＭ装置２３４上の空間を解放するために、閾値要件を満たさないデータを排除することができる。排除することには、は例えば、ゾーン２３６またはＮＡＮＤ装置２３２−１にプロモートされるための閾値を満たさないデータをドロップすることまたは上書きすることを含み得る。
いくつかの実施形態において、ＤＲＡＭキャッシュ（例えば、ＤＲＡＭ装置２３４において）空間が満杯に近づく（例えば予め設定された数またはそれ以下のページのパーティションしか残されていない）場合、特定の時間の頻度割合または頻度の予め設定された閾値を超える適格なページのパーティションの中で最も頻繁に訪問された（例えば、ＤＲＡＭ装置２３４において最も頻繁に訪問されたデータの上位３０パーセント、または所定時間内に少なくとも５００回訪問された）ページのパーティションは、一次装置（例えば、一次ＮＡＮＤ装置２３２−１）にプロモートされて（例えば、移動され）、それらのデータページのパーティションの空間を空に（例えば、ダーティ）することで、新規の読み出しキャッシュデータをＲＣＭのＤＲＡＭ装置２３４上に記憶する必要が生じた場合に、利用可能となる。
新規データをキャッシュする必要がある場合、（例えば２４２において）訪問頻度が最も低いデータページのパーティションをＤＲＡＭ装置２３４から排除することができる。より適格なデータがＤＲＡＭ装置２３４を満たす場合、そのデータをＮＡＮＤ装置２３２−１に移動させることができ、ＮＡＮＤ装置２３２−１を最終的に満たすことができる。その結果、いくつかの実施形態において、最も頻繁に読まれた／訪問されたデータ及び／または最も安定した（例えば、最も定常的な）データのみがＮＡＮＤ装置２３２−１に存在する。読まれた／訪問された頻度が低いキャッシされたデータはＤＲＡＭ装置２３４に残り、訪問の少ないデータは頻繁にキャッシュされる新規のデータと交換される。これにより、ＲＣＭ装置のＮＡＮＤ装置２３２−１上でのデータ置換（例えば、消去）する必要性が低くなる場合がある。
不良ページをＮＡＮＤ装置２３２−１内で動的にマーキングすることができる。本明細書にて使用される「動的に（ｄｙｎａｍｉｃａｌｌｙ）」は、特定の影響に応じて可変及び／または絶えず変化することを含み得る（例えば、ページが不良であることを制御装置が判断する）。このような場合、制御装置（図２には示されない）はＮＡＮＤ装置２３２−１に残るものを管理する。この不良ページのマーキングにより、誤ったマーキングを減少させて、ＲＣＭ装置ならびにその中のＮＡＮＤ及びＤＲＡＭ装置内の中の不良ページを修復することができる。このような例においては、不良データのブロック全体をマーキングするのではなく、不良ページをマーキングし、それによりＮＡＮＤ装置２３２−１の効率性を向上させることができる。いくつかの例において、制御装置は不良ページのマーキング及び修復を行うことができる。
例えば、閾値数の消去サイクル（例えば、耐久性スペック）後に、装置（例えば、ＮＡＮＤ装置２３２−１、２３２−２）が摩耗し始めた時、装置に書き込まれた後では、いくつかのページ上のデータは読み取り検証を行うことができず、そのため、不良データとなる。ブロック全体を永続的に不良としてマーキングする（例えば、不揮発性テーブルに保つ）代わりに、その特定の装置上に不良ページを書き込んだ後、巡回冗長検査（ＣＲＣ）エラーを有するかまたは読み取り検証が失敗した特定のページのみがマーキングされる。
ＲＡＭ内のＲＣＭ（例えば、制御装置上のメモリ）において、制御装置は不良ページを追跡することができ、ＮＡＮＤ装置が空になる際に（例えば、本明細書にてさらに考察される一次及び二次位置の切り替え時に）、空のＮＡＮＤ装置の不良ページのテーブルを消去し、再度再構築することができる。これは隣接するページの妨害により、ＣＲＣエラーまたは読み取り検証エラーが生じる場合があるためである。ブロックが消去される際、それらのページを再度優良なものとすることができる。
さらに、ＮＡＮＤセルが完全に失敗する前に、セルが１つの状態にとどまる時間があるが、別の消去サイクル後に自己修復する。したがって、ＮＡＮＤセルを不良としてのマーキングすることは正確な評価ではない場合がある。
２４８において、閾値要件を満たすページをＮＡＮＤ装置２３２−１（例えば、一次装置の位置）からＮＡＮＤ装置２３２−２（例えば、二次装置の位置）へとプロモートすることができる。例えば、ＮＡＮＤ装置２３２−１が閾値容量（例えば、満杯に近い）に達する際に、ページをプロモートすることができる。いくつかの実施例において、制御装置はＮＡＮＤ装置２３２−１及び２３２−２内でのデータの利用を監視する（例えば、追跡する）ことができる。２４６においては、閾値要件を満たさないページをＮＡＮＤ装置２３２−１からデモートし（例えば、削除し）、「不適格な」ゾーン内のＤＲＡＭ装置２３４に送信することができる。これにより例えば、ＮＡＮＤ装置へデータをプロモートし過ぎるのを防ぐことができ、これによってＮＡＮＤの摩耗を防ぐ／減少させることができる。
２５０においては、ＮＡＮＤ装置２３２−２が閾値容量（例えば、満杯に近い）に達する際に、ＮＡＮＤ装置２３２−１内の残りのページを不適格なゾーン内のＤＲＡＭ装置２３４にデモートすることができる。いくつかの例において、ＮＡＮＤ装置２３２−１の残りのページを２５２において破棄する（例えば、ドロップする、排除する、上書きする等）ことができる。それに応じて、ＮＡＮＤ装置２３２−１内にデータを含んでいたブロックを消去することができる。
いくつかの実施形態において、ＮＡＮＤ装置２３２−１及び２３２−２（例えば、ＮＡＮＤダイ）を常に、１つの一次装置及び１つの二次装置として利用することができる。例えば、一次ＮＡＮＤ装置２３２−１が満杯になる（例えば、ＤＲＡＭ装置２３４がフルであることを示す同じ及び／または同様の条件）際に、一次ＮＡＮＤ装置２３２−１において上位の最も読まれた／訪問されたデータページを、（例えば、２４８において）二次ＮＡＮＤ装置２３２−２へとプロモートし、訪問が最も少ないデータページをＤＲＡＭ装置２３４にデモートする（例えば、移動させる、戻す等）。これらの訪問が最も少ないデータページをＤＲＡＭ装置２３４のための新規のキャッシュデータとして扱うことができる。いくつかの実施形態において、プロモート、デモートの両方が行われたデータページを、一次ＮＡＮＤ装置２３２−１上でダーティページとしてマーキングすることができる。一次ＮＡＮＤ装置２３２−１上の所与のブロックの全てのページがダーティである場合、ブロックを消去することができる。
二次ＮＡＮＤ装置２３２−２が満杯になる場合、残りのキャッシュされた良好なデータをデモートしてＤＲＡＭ装置２３４に戻すことができ、一次ＮＡＮＤ装置２３２−１のブロックの残りを消去することができる。一次ＮＡＮＤ装置２３２−１上のブロックの全てが消去された後、ＮＡＮＤ装置２３２−１及び２３２−２の位置が入れ替わる。古いが現在は空の一次ＮＡＮＤ装置２３２−１は新規の二次ＮＡＮＤ装置になり、古いが現在は満杯の二次ＮＡＮＤ装置２３２−２は新規の一次ＮＡＮＤ装置になる。このプロセスを何度も繰り返すことができる。内部装置（例えば、ＮＡＮＤ装置）内のデータが最も定常的な／安定的にキャッシュされたデータとして維持され、その結果、内部装置におけるそれらのデータの消去の必要性が軽減されることで、内部装置の耐久性（例えば、寿命）が高まり、他の手法よりも劣化が軽減される。
いくつかの例において、読み出しキャッシュメモリ内のプロモート及びデモートのアクション（例えば、ホスト報告及び応答）を（例えば、図１に示されるような制御装置１０８）制御装置によって管理して追跡することができる。例えば、ポインタ、テーブル、統計データ、カウンタ等の制御情報を記憶するために制御装置が使用されるように、（例えば制御装置内の）オンチップメモリに加えて、ＤＲＡＭ装置２３４の一部（例えば、図１に示されるようなＤＲＡＭアレイ１０４の一部）を確保してもよい。この情報により制御装置が、ＤＲＡＭ装置２３４からＮＡＮＤ装置２３２−１及び２３２−２を行き来するデータの移動、及びＮＡＮＤ装置２３２−１と２３２−２との間のデータの移動を管理して追跡すること、ならびにこの情報をホスト装置（例えば、図１に示されるようなホスト装置１１８）に報告し返すことを可能にすることができる。ＤＲＡＭ装置２３４の残りは、例えばデータのキャッシュのために利用されてもよい。
図３は本開示のいくつかの実施形態による、読み出しキャッシュメモリのための例示的な装置３６０（例えば、システム）を示す。例示的な装置３６０は、ＮＡＮＤアレイ３６６−１及び３６６−２、ＤＲＡＭアレイ３６４−１及び３６４−２、ならびに制御装置３７０（例えば、ＡＳＩＣダイ）を含む５つの既知の良好なダイ（ＫＧＤ）積層を含み得る。しかし装置３６０は５−ＫＧＤ積層またはＮＡＮＤ及びＤＲＡＭメモリに限定されない。例えば、いくつかの例において、装置３６０は、３つ、４つ、またはそれ以上のＮＡＮＤ装置を含んでもよい。
ＮＡＮＤ及びＤＲＡＭの接合パッド全てへのアクセスを得るために、再配分層を利用することができる。この再分配層は、ＲＣＭ装置のボンディングパッドを再配置することができる。ＤＲＡＭ及びＮＡＮＤアレイの両方のパッドを再分配してアレイのより短いまたはより長い側の一方のみに並べるため、アレイを互いの上に直接積層され、一番下のアレイ（例えば、ＤＲＡＭアレイ３６４−１）がその単列のパッドを片側（例えば、左側）に晒し、一方残りのアレイ領域がその上部でアレイ（例えば、ＤＲＡＭアレイ３６４−２）に覆われながら重なり合うように、ＤＲＡＭアレイ及びＮＡＮＤアレイをオフセット方式で積層させる。
底部（例えば、第２の底部）アレイ（例えば、ＤＲＡＭアレイ３６４−２）の隣はその後、１８０度回転し、反対側（例えば、右側）のその単列のパッドが晒されながら、アレイ領域の残りはその上部でアレイ（例えば、ＮＡＮＤアレイ３６６−１）に覆われながら重なり合う。２つのアレイ（例えば、ＤＲＡＭアレイ３６４−１及び３６４−２）の底部は、第３のアレイ（例えば、ＮＡＮＤアレイ３６６−１）がその単列パッドを、第１の（例えば、最底部）アレイ（例えば、ＤＲＡＭアレイ３６４−１）（例えば、左側）と平行に並べるが、ボンディングワイヤ３７２−１、・・・、３７２−４のための第１のアレイ（例えば、ＤＲＡＭアレイ３６４−１）を阻まず、第４のアレイ（例えば、ＮＡＮＤアレイ３６６−２）がそのパッドを第２のアレイ（例えば、ＤＲＡＭアレイ３６４−２）と平行に並べるが、ボンディングワイヤ３７２−１、・・・、３７２−４のための第２のアレイ（例えば、ＤＲＡＭアレイ３６４−２）のパッドを阻まないように配置される。制御装置３７０は積層の直上部に、ファンアウト型（フレックス）ウエハレベルパッケージング（ＷＬＰ）パッド３６８によって拡張されたパッドピッチを有する第５のアレイ（例えば、ダイ）として置くことができる。制御装置３７０は、そのｘ方向側（例えば、左右の）パッドと、オフセット積層されたＤＲＡＭ及びその下のＮＡＮＤアレイ上の各パッドとを２つの地点間において直接ダイ間接合することができる。制御装置３７０のｙ方向側のパッドを、外部信号（例えば、ボールグリッドアレイ（ＢＧＡ）パッケージボール）アクセス（図３には示されない）のためパッケージのリードフレームに接合することができる。
例示的な実施形態において、図３で示すように、基板３６２に千鳥状に（例えば、オフセットされて、歪曲されて）接合される第１のダイ上にＤＲＡＭアレイ３６４−１を形成することができる。第１のダイに千鳥状に接合される第２のダイ上にＤＲＡＭアレイ３６４−２を形成することができる。第２のダイに千鳥状に接合される第３のダイ上にＮＡＮＤアレイ３６６−１を形成することができ、第３のダイに千鳥状に接合される第４のダイ上にＮＡＮＤアレイ３６６−２を形成することができる。第１の、第２の、第３の、及び第４のダイを、例えば、直接ダイ間接合を介して制御装置に接合することができる。いくつかの実施例において、制御装置３７０は、第４のダイに接合することができ、ファンアウト型フレックスパッド３６８を含むことができ、かつダイ間ボンディングワイヤ３７２−１、・・・、３７２−４を介してダイ３６４−１、３６４−２、３６６−１、及び３６６−２と通信することができる。
本開示は、読み出しキャッシュメモリのための方法及び装置を含む。１つの装置は、第１のＤＲＡＭアレイ、第１及び第２のＮＡＮＤアレイ、ならびにＤＲＡＭアレイと第１のＮＡＮＤアレイとの間のデータの移動及び第１のＮＡＮＤアレイと第２のＮＡＮＤアレイとの間のデータの移動を管理するよう構成された制御装置を備える、読み出しキャッシュメモリ装置を含む。
ある要素が別の要素の「上に（ｏｎ）」「に接続する（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「と接続する（ｃｏｕｐｌｅｄ ｗｉｔｈ）」と示される場合、それは他の要素の直接上にあり、他の要素と接続され、結合されることができるか、または介在する要素が存在してもよいことが理解される。対照的に、要素が別の要素の「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」「に直接接続する（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「と直接接続する（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｗｉｔｈ）」と示される場合、介在する要素または層は存在しない。本明細書にて利用されるように、用語「及び／または（ａｎｄ／ｏｒ）」は、関連するいくつかの記載事項の任意及び全ての組み合わせを含む。
本明細書にて使用される用語「及び／または（ａｎｄ／ｏｒ）」は、関連するいくつかの記載事項の任意及び全ての組み合わせを含む。本明細書にて利用されるよ「または」は、別段に明記されない限り、論理的に包括的な「ｏｒ」を意味する。すなわち、「ＡまたはＢ（Ａ ｏｒ Ｂ）」は、（Ａのみ（ｏｎｌｙ Ａ））、（Ｂのみ（ｏｎｌｙ Ｂ））、または（ＡとＢの両方（ｂｏｔｈ Ａ ａｎｄ Ｂ））を含み得る。換言すると、「ＡまたはＢ（Ａ ｏｒ Ｂ）」は「Ａ及び／またはＢ（Ａ ａｎｄ／ｏｒ Ｂ）」または「いくつかのＡ及びＢ（ａ ｎｕｍｂｅｒ ｏｆ Ａ ａｎｄ Ｂ）」を意味することができる。
本明細書においては、用語「第１の（ｆｉｒｓｔ）」、「第２の（ｓｅｃｏｎｄ）」、「第３の（ｔｈｉｒｄ）」等が様々な要素を説明するために利用されてもよいが、これらの要素は、これらの語によって制限されるべきではないことが理解されたい。これらの語はある要素を別の要素を区別するためだけに利用される。したがて、本開示の教示から逸脱することなく、第１の要素は第２の要素と称され得る。
具体的な実施形態が本明細書にて示され、説明されているが、同じ結果を実現するために計算された配置を示された具体的な実施形態で置き換えることができることを、当業者は理解する。本開示は、本開示のいくつかの実施形態の適合または変形例を対象とすることを意図している。上述の説明が例示として行われたものであり、制限的なものではないことを理解されたい。上述の実施形態と本明細書において具体的に説明されない他の実施形態との組み合わせが、上述の説明の検証により当業者には明らかである。本開示のいくつかの実施形態の範囲は、上述の構造及び方法が利用される他の応用を含む。したがって、本開示のいくつかの実施形態の範囲は、添付された特許請求の範囲及びそのような請求項の権利範囲内の均等物の全範囲を参照することで決定されるべきである。
上述の発明を実施するための形態では、本開示を簡素化する目的で、いくつかの特徴が単一の実施形態に分類される。開示のこの方法は、開示される本開示の実施形態は各請求項に明記されるよりも多くの特徴を利用しなければならないという意図を反映するものと解釈されない。むしろ、以下の請求項が反映するように、発明の主題は開示される単一の実施形態の全ての特徴よりも少ないものにある。したがって、以下の特許請求の範囲は、各請求項が本発明の分離された実施形態としてそれ自身存在する状態で発明を実施するための形態に組み込まれる。

Claims (31)

  1. ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイと、
    第１のＮＡＮＤアレイ及び第２のＮＡＮＤアレイと、
    前記ＤＲＡＭアレイと前記第１のＮＡＮＤアレイとの間のデータの移動、及び前記第１のＮＡＮＤアレイと前記第２のＮＡＮＤアレイとの間のデータの移動を管理するように構成された制御装置と、
    を備える、読み出しキャッシュメモリ装置、
    を備える、装置。
  2. 前記制御装置が前記データの特徴に基づいて、データを前記ＤＲＡＭアレイから前記第１のＮＡＮＤアレイへとキャッシュするようさらに構成される、請求項１に記載の装置。
  3. 前記データの特徴が、前記データがアクセスされる回数、前記データが要求される回数、及び前記データの安定性のうちの少なくとも１つを含む、請求項２に記載の装置。
  4. 前記制御装置が前記データの特徴に基づいて、データを前記第１のＮＡＮＤアレイから前記第２のＮＡＮＤアレイへとキャッシュするようさらに構成される、請求項１〜３のいずれか１項に記載の装置。
  5. 前記制御装置を前記ＤＲＡＭアレイに結合させるダイレクトメモリアクセス（ＤＭＡ）と、前記制御装置を前記第１のＮＡＮＤアレイに結合させるＤＭＡと、前記制御装置を前記第２のＮＡＮＤアレイに結合させるＤＭＡと、をさらに含む、請求項１〜３のいずれか１項に記載の装置。
  6. 前記制御装置が、ホスト装置を追跡し、インターフェースを介して前記読み出しキャッシュメモリ装置のアクションを前記ホスト装置に報告するようにさらに構成される、請求項１〜３のいずれか１項に記載の装置。
  7. 前記データの特徴に基づいて、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイからの第１のＮＡＮＤアレイへデータのキャッシュすることと、
    前記第１のＮＡＮＤがキャッシュされたデータ容量の閾値を満たすことに応じて、前記第１のＮＡＮＤアレイから第２のＮＡＮＤアレイへ前記データをキャッシュすることと、
    を含む、メモリ操作方法。
  8. 前記データの特長が、前記データがアクセスされる回数、前記データが要求される回数、及び前記データの安定性のうちの少なくとも１つを含む、請求項７に記載の方法。
  9. 前記第１のＮＡＮＤアレイから前記第２のＮＡＮＤアレイへデータをキャッシュすることに応じて、前記第１のＮＡＮＤアレイを消去することをさらに含む、請求項７〜８のいずれか１項に記載の方法。
  10. ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイにおいてキャッシュされたデータの第１のセットを受信することと、
    前記キャッシュされたデータの第１のセットの一部のデータの特徴に基づいて、前記キャッシュされたデータの第１のセットの一部を前記ＤＲＡＭアレイのクラスへプロモートすることと、
    キャッシュされたデータの第２のセットのデータ特徴に基づいて、前記キャッシュされたデータの第２のセットを前記クラスから第１のＮＡＮＤアレイへプロモートすることと、
    前記第１のＮＡＮＤアレイが閾値容量に達することに応じて、第３のキャッシュされたデータの第３のセットを群の第２のＮＡＮＤアレイへのプロモートすることと、を含む、メモリ操作方法。
  11. キャッシュされたデータの第４のセットが要求閾値、アクセス閾値、及び安定性閾値のうちの少なくとも１つを含む閾値要件を満たさないことに応じて、前記キャッシュされたデータの第４のセットを前記クラスから排除することをさらに含む、請求項１０に記載の方法。
  12. キャッシュされたデータの第５のセットが要求閾値及びアクセス閾値のうちの少なくとも１つを含む閾値要件を満たさないことに応じて、前記キャッシュされたデータの第５のセットを前記第１のＮＡＮＤアレイから前記ＤＲＡＭにデモートすることをさらに含む、請求項１０に記載の方法。
  13. キャッシュされたデータの第６のセットが要求閾値及びアクセス閾値のうちの少なくとも１つを含む閾値要件を満たさないことに応じて、キャッシュされたデータの第６のセットを前記第１のＮＡＮＤアレイから排除することをさらに含む、請求項１０に記載の方法。
  14. 前記交換に応じて、前記第１のＮＡＮＤアレイの修復することをさらに含む、請求項１０〜１３のいずれか１項に記載の方法。
  15. 前記第１のＮＡＮＤ内の不良ページを動的にマーキングすることをさらに含む、請求項１０〜１３のいずれか１項に記載の方法。
  16. 前記クラスにおける前記キャッシュされたデータの第１のセットの一部を、前記第１及び前記第２のＮＡＮＤアレイ内のページサイズに一致するようなサイズのパケットにパッキングすることをさらに含む、請求項１０〜１３のいずれか１項に記載の方法。
  17. ＤＲＡＭ装置からキャッシュされたデータを一次ＮＡＮＤ装置で受信することと、
    前記受信されたキャッシュされたデータ内の不良ページを動的にマーキングすることと、
    前記マーキングされた不良ページを含まない前記キャッシュされたデータの一部が閾値要件を満たすことに応じて、かつ前記ＮＡＮＤ装置がキャッシュされたデータ容量の閾値に達することに応じて、前記キャッシュされたデータの一部を二次ＮＡＮＤ装置へプロモートすることと、
    前記一次ＮＡＮＤアレイを消去することと、
    前記一次ＮＡＮＤ装置が新規の二次ＮＡＮＤ装置になり、かつ前記二次ＮＡＮＤ装置が新規の一次ＮＡＮＤ装置になるように、前記一次及び前記二次ＮＡＮＤ装置を交換することと、
    を含む、メモリ操作方法。
  18. 前記一次ＮＡＮＤ装置において、前記キャッシュされたデータが前記ＤＲＡＭ装置からダイレクトメモリアクセス（ＤＭＡ）介して受信される、請求項１７に記載の方法。
  19. 前記閾値要件が、前記キャッシュされたデータの一部が所定時間内に閾値の回数アクセスされることを含む、請求項１７〜１８のいずれか１項に記載の方法。
  20. 前記閾値要件が、前記キャッシュされたデータの一部が閾値安定性を満たすことを含む、請求項１７〜１８のいずれか１項に記載の方法。
  21. 前記方法が繰り返して実行される、請求項１７〜１８のいずれか１項に記載の方法。
  22. ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイと、
    前記第１のＤＲＡＭアレイ上に形成される第１のＮＡＮＤアレイと、
    前記第１のＮＡＮＤアレイ上に形成される第２のＮＡＮＤアレイと、
    特定の閾値を満たすデータを前記ＤＲＡＭアレイから前記第１のＮＡＮＤアレイへとキャッシュする、かつ
    前記第１のＮＡＮＤアレイの容量に基づいて、データを前記第１のＮＡＮＤアレイから前記第２のＮＡＮＤアレイへとキャッシュするように構成される制御装置と、
    を備える、装置。
  23. 前記制御装置がＡＳＩＣ装置を含む、請求項２２に記載の装置。
  24. 前記特定の閾値が、データがアクセスされる回数の閾値を含む、請求項２２〜２３のいずれか１項に記載の装置。
  25. 前記特定の閾値が、データが満たす安定性閾値を含む、請求項２２〜２３のいずれか１項に記載の装置。
  26. 前記装置が、ホスト装置とソリッドステートドライブ（ＳＳＤ）または第３のＮＡＮＤ装置との間に位置する、請求項２２〜２３のいずれか１項に記載の装置。
  27. 前記ＤＲＡＭアレイから前記第１のＮＡＮＤアレイへとキャッシュされる前記データ及び前記第１のＮＡＮＤアレイから前記第２のＮＡＮＤアレイへとキャッシュされる前記データと関連する情報を記憶するよう構成される前記制御装置を含む、請求項２２〜２３のいずれか１項に記載の装置。
  28. 第１のオフセット方式で基板に接合される第１のダイ上に形成される第１のダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイと、
    第２のオフセット方式で前記第１のダイに接合される第２のダイ上に形成される第２のＤＲＡＭアレイと、
    第３のオフセット方式で前記第２のダイに接合される第３のダイ上に形成される第１のＮＡＮＤアレイと、
    第４のオフセット方式で前記第３のダイに接合される第４のダイ上に形成される第２のＮＡＮＤアレイと、
    制御装置と、
    を備える、システム。
  29. 前記制御装置に隣接して形成されるファンアウト型ウエハレベルパッケージング（ＷＬＰ）パッドを含む、請求項２８に記載のシステム。
  30. 前記第１の、第２の、第３の、及び第４のダイが、ダイ間を直接接合することにより前記制御装置に接合される、請求項２８〜２９のいずれか１項に記載のシステム。
  31. ダイ間を直接接合することにより、かつ前記データの特徴に基づいて、データが前記第１のＮＡＮＤアレイと前記第２のＮＡＮＤアレイとの間を移動する、請求項２８〜２９のいずれか１項に記載のシステム。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9983796B2 (en) * 2015-09-17 2018-05-29 Veritas Technologies Llc Systems and methods for provisioning frequently used image segments from caches
CN105512054B (zh) 2015-12-09 2018-11-09 上海兆芯集成电路有限公司 主机接口控制器以及储存装置控制方法
US10621091B2 (en) * 2018-05-04 2020-04-14 Micron Technology, Inc. Apparatuses and methods to perform continuous read operations
WO2020056610A1 (zh) * 2018-09-18 2020-03-26 华为技术有限公司 一种存储装置及电子设备
KR102546229B1 (ko) 2018-10-05 2023-06-22 삼성전자주식회사 리드 리클레임 동작 시에 버퍼 메모리를 이용하는 스토리지 장치
US10831379B2 (en) * 2018-10-30 2020-11-10 Western Digital Technologies, Inc. Method for enhancing SSD endurance by utilizing host DRAM
US10691593B1 (en) * 2018-12-19 2020-06-23 Micron Technology, Inc. Predictive data storage hierarchical memory systems and methods
US11403067B2 (en) * 2019-03-20 2022-08-02 Micron Technology, Inc. Memory array data structure for posit operations
WO2021007698A1 (en) * 2019-07-12 2021-01-21 Yangtze Memory Technologies Co., Ltd. Memory device providing bad column repair and method of operating same
KR20210079637A (ko) 2019-12-20 2021-06-30 에스케이하이닉스 주식회사 데이터 저장 장치 및 그 동작 방법
KR20220005285A (ko) 2020-07-06 2022-01-13 에스케이하이닉스 주식회사 데이터 저장 장치 및 그 동작 방법
US11556257B2 (en) * 2020-08-14 2023-01-17 Micron Technology, Inc. Selectable wear life indicator based on data retention
CN114489492B (zh) * 2021-12-31 2024-01-30 华能烟台八角热电有限公司 一种数据存储方法及安全装置、数据存储系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009217755A (ja) * 2008-03-12 2009-09-24 Toshiba Corp メモリシステム
JP2012203443A (ja) * 2011-03-23 2012-10-22 Toshiba Corp メモリシステムおよびメモリシステムの制御方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200622634A (en) 2004-12-31 2006-07-01 Inventec Appliances Corp System for processing data in NAND flash memory and method thereof
US7430639B1 (en) 2005-08-26 2008-09-30 Network Appliance, Inc. Optimization of cascaded virtual cache memory
JP2008090876A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 不揮発性半導体記憶装置
US8751755B2 (en) 2007-12-27 2014-06-10 Sandisk Enterprise Ip Llc Mass storage controller volatile memory containing metadata related to flash memory storage
CN101632068B (zh) 2007-12-28 2015-01-14 株式会社东芝 半导体存储装置
US8959280B2 (en) * 2008-06-18 2015-02-17 Super Talent Technology, Corp. Super-endurance solid-state drive with endurance translation layer (ETL) and diversion of temp files for reduced flash wear
US8296496B2 (en) 2009-09-17 2012-10-23 Hewlett-Packard Development Company, L.P. Main memory with non-volatile memory and DRAM
US20110072192A1 (en) * 2009-09-24 2011-03-24 Agiga Tech Inc. Solid state memory wear concentration
US8688913B2 (en) * 2011-11-01 2014-04-01 International Business Machines Corporation Management of partial data segments in dual cache systems
US8612676B2 (en) * 2010-12-22 2013-12-17 Intel Corporation Two-level system main memory
US8595415B2 (en) 2011-02-02 2013-11-26 Micron Technology, Inc. At least semi-autonomous modules in a memory system and methods
US8812899B1 (en) * 2011-09-29 2014-08-19 Emc Corporation Managing read caching
US20130119542A1 (en) 2011-11-14 2013-05-16 Mosaid Technologies Incorporated Package having stacked memory dies with serially connected buffer dies
JP2014533895A (ja) 2011-11-29 2014-12-15 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． スタック半導体素子のためのインターポーザー
KR20130092110A (ko) * 2012-02-10 2013-08-20 삼성전자주식회사 임베디드 솔리드 스테이트 디스크 및 솔리드 스테이트 디스크
GB2517435A (en) * 2013-08-19 2015-02-25 Ibm Fast data back-up and restore between volatile and flash memory
US20150221614A1 (en) * 2014-02-06 2015-08-06 Sehat Sutardja High-bandwidth dram using interposer and stacking

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009217755A (ja) * 2008-03-12 2009-09-24 Toshiba Corp メモリシステム
JP2012203443A (ja) * 2011-03-23 2012-10-22 Toshiba Corp メモリシステムおよびメモリシステムの制御方法

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