CN106445843B - 使物理页面地址相关用于软判决解码 - Google Patents

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Abstract

一种储存装置可包括处理器和存储装置，该存储装置包括多级存储单元。该处理器可使第一物理页面地址和第二物理页面地址相关，每一地址与所述多级存储单元关联。该处理器还可向存储单元应用第一读操作，以确定与第一物理页面地址关联的第一比特的值。该处理器另外可向该多级存储单元应用至少第二读操作，以确定与第二物理页面地址关联的第二比特的值。该处理器可至少部分基于第一比特的值和第二比特的值，来确定与第二比特关联的软判决值。该处理器可至少部分基于软判决值来验证第二比特的值。

Description

使物理页面地址相关用于软判决解码
技术领域
此公开涉及从每单元存储多个比特的存储装置读取数据。
背景技术
计算机或其他电子装置中使用的储存装置可以是非易失性存储器或易失性存储器。非易失性存储器与易失性存储器之间的主要区别在于非易失性存储器可持续存储数据而无需永久电源。结果，非易失性存储装置已经发展为用于广泛范围电子应用的流行类型的存储器。例如，包括闪速存储装置的非易失性存储装置通常并入诸如固态驱动(SSD)的固态储存装置中。为了增加存储密度，一些SSD和其他存储装置每个物理单元存储多个数据比特。尽管这增加了存储密度，但是从存储多个信息比特的物理单元读取数据可能更困难，并且可能利用多次重读操作以获得单元的软判决信息，这引起长读取等待时间(latency)和读取干扰问题。
发明内容
在一些示例中，该公开描述了一种方法，包括由至少一个处理器使与多级存储单元关联的第一物理页面地址和与所述多级存储单元关联的第二物理页面地址相关。该方法还可包括由所述至少一个处理器致使向所述多级存储单元应用至少第一读操作，以确定与所述第一物理页面地址关联的第一比特的值。在一些示例中，该方法另外可包括由所述至少一个处理器致使向所述多级存储单元应用至少第二读操作，以确定与所述第二物理页面地址关联的第二比特的值。该方法还可包括由所述至少一个处理器基于所述第一比特的值和所述第二比特的值，确定与所述第二比特关联的软判决值。另外，该方法可包括由所述至少一个处理器至少部分基于该软判决值验证所述第二比特的值。
在一些示例中，该公开描述了一种储存装置，包括：至少一个处理器以及包括至少一个多级存储单元的至少一个存储装置。所述处理器可配置为使与多级存储单元关联的第一物理页面地址和与所述多级存储单元关联的第二物理页面地址相关。所述处理器还可配置为致使向所述多级存储单元应用至少第一读操作，以确定与所述第一物理页面地址关联的第一比特的值。在一些示例中，所述处理器还可配置为致使向所述多级存储单元应用至少第二读操作，以确定与所述第二物理页面地址关联的第二比特的值。所述处理器也可配置为至少部分基于所述第一比特的值和所述第二比特的值，确定与所述第二比特关联的软判决值。所述处理器另外可配置为至少部分基于该软判决值来验证所述第二比特的值。
在一些示例中，该公开描述了一种存储指令的计算机可读储存介质，当所述指令执行时，致使至少一个处理器使与多级存储单元关联的第一物理页面地址和与所述多级存储单元关联的第二物理页面地址相关。当执行时所述指令也可致使至少一个处理器致使向所述多级存储单元应用至少第一读操作，以确定与所述第一物理页面地址关联的第一比特的值。在一些示例中，当执行时所述指令可致使至少一个处理器致使向所述多级存储单元应用至少第二读操作，以确定与所述第二物理页面地址关联的第二比特的值。另外，当执行时所述指令可致使至少一个处理器至少部分基于所述第一比特的值和所述第二比特的值，确定与所述第二比特关联的软判决值。另外，当执行时所述指令可致使至少一个处理器至少部分基于该软判决值来验证所述第二比特的值。
在一些示例中，该公开描述了一种储存装置，包括：包括至少一个多级存储单元的至少一个存储装置。所述储存装置也可包括用于使与多级存储单元关联的第一物理页面地址和与所述多级存储单元关联的第二物理页面地址相关的部件。在一些示例中，所述储存装置还可包括用于向所述多级存储单元应用至少第一读操作、以确定与所述第一物理页面地址关联的第一比特的值的部件。另外，所述储存装置可包括用于向所述多级存储单元应用至少第二读操作、以确定与所述第二物理页面地址关联的第二比特的值的部件。另外，所述储存装置可包括用于至少部分基于所述第一比特的值和所述第二比特的值确定软判决值的部件。在一些示例中，所述储存装置也可包括用于至少部分基于该软判决值验证所述第二比特的值的部件。
在附图和下面的描述中阐述了一个或多个示例的细节。其他特征、目的和优点将从描述和附图并且从权利要求显而易见。
附图说明
图1是例示根据此公开的一种或多种技术的其中储存装置可用作主机装置的储存装置的示例储存环境的概念和示意框图。
图2是例示根据此公开的一种或多种技术的示例存储装置的概念图。
图3是例示根据此公开的一种或多种技术的示例控制器的概念和示意框图。
图4和5是例示根据此公开的一种或多种技术的下页面和上页面的每单元2比特(MLC)技术的单元阈值电压分布和对应比特值的概念图。
图6和7是例示根据此公开的一种或多种技术的下页面、中页面和上页面的每单元3比特(TLC)技术的单元阈值电压分布和对应比特值的概念图。
图8是例示根据此公开的一种或多种技术的用于使与多级存储单元关联的第一物理页面地址和与多级存储单元关联的第二物理页面地址相关、并且至少部分基于与第一物理页面地址关联的第一比特和与第二物理页面地址关联的第二比特的值来验证第二比特的值的示例技术的流程图。
具体实施方式
本公开描述了从存储多个数据比特的存储单元读取数据的技术。在存储多个数据比特的诸如多级单元(MLC)闪速存储单元或三级单元(TLC)闪速存储单元的存储单元中，存储单元可与多个物理页面地址关联。例如，MLC闪速存储单元可与第一物理页面地址(用于MLC闪速存储单元所存储的第一比特)和第二物理页面地址(用于MLC闪速存储单元所存储的第二比特)关联。可包括控制器、读取通道或二者的至少一个处理器可使第一物理页面地址与第二物理页面地址相关。通过使第一物理页面地址与第二物理页面地址相关，所述至少一个处理器可在确定与第二物理页面地址关联的第二比特的值时、利用与关联于第一物理页面地址的第一比特的值关联的信息。在一些示例中，这可减少所述至少一个处理器读取与第二物理页面地址关联的比特所利用的读取次数、增加所述至少一个处理器确定与第二物理页面地址关联的比特的值的精度、或二者都有。在一些示例中，减少所述至少一个处理器读取与第二物理页面地址关联的比特所利用的读取次数可减少与读取关联于第二物理页面地址的数据所关联的读取开销，这可改进读取吞吐量、减少存储单元磨损、或二者。
在一些示例中，所述至少一个处理器可利用软判决解码来验证第二比特的值。例如，所述至少一个处理器可利用第一比特的值和第二比特的值来计算对数似然比(LLR)值，所述至少一个处理器然后利用该LLR值验证第二比特的值。在一些示例中，所述至少一个处理器可在低密度校验(LDPC)中使用LLR值来证实第二比特的值。如上所述，因为第一和第二物理页面地址相关，所以如果所述至少一个处理器之前已致使第一物理页面地址被读取，则所述至少一个处理器可利用之前读取的与第一物理页面地址关联的比特值来计算LLR。
在MLC闪速存储单元或TLC闪速存储单元中，各比特值作为电压电平存储在存储单元内。在一些示例中，因为所述至少一个处理器可在确定第二比特的值时利用第一比特的值，所以第二比特的比特转换的每侧(如，从0到1或从1到0)的电压电平可比第一比特的比特转换的每侧的电压电平更紧密地间隔。用于第一比特的比特转换的电压电平之间的更大间隔可提供第一比特的0比特值和1比特值之间的更大区分，并且可利用使用第一比特值和第二比特值确定的软判决解码值来验证第二比特的值，这允许第二比特的电压状态的更紧密间隔。
图1是例示根据此公开的一种或多种技术的其中储存装置6可用作主机装置4的储存装置的示例储存环境2的概念和示意框图。例如，主机装置4可利用储存装置6中包括的非易失性存储装置存储并取得数据。在一些示例中，储存环境2可包括可操作为储存阵列的多个储存装置，诸如储存装置6。例如，储存环境2可包括多个储存装置6，它们被配置为共同用作主机装置4的海量储存装置的廉价/独立盘(RAID)的冗余阵列。
储存环境2可包括主机装置4，主机装置4可向和/或从一个或多个储存装置(例如储存装置6)存储和/或取得数据。如图1中例示的，主机装置4可经由接口14与储存装置6通信。主机装置4可包括各种各样的装置中的任一种，包括计算机服务器、网络附加储存(NAS)单元、桌上型计算机、笔记本(即，膝上型)计算机、平板计算机、机顶盒、诸如所谓“智能”电话、所谓“智能”平板的电话送受话器、电视、相机、显示装置、数字媒体播放器、视频游戏控制台、视频流放装置等。主机装置4可使用逻辑或虚拟地址来识别存储在储存环境2中的数据。
如图1中例示的，储存装置6可包括控制器8、非易失性存储阵列10(NVMA10)、电源11、易失性存储器12、和接口14。在一些示例中，储存装置6可包括为了简洁而未在图1中示出的附加组件。例如，储存装置6可包括印刷板(PB)，储存装置6的组件机械附加至印刷板(PB)，且印刷板(PB)包括电气互连储存装置6的组件的导电迹线；等等。在一些示例中，储存装置6的物理维度和连接器构造可符合一个或多个标准形状因子。一些示例标准形状因子包括但不限于3.5”硬盘驱动(HDD)、2.5”HDD、1.8”HDD、外围组件互连(PCI)、PCI-扩展(PCI-X)、PCI Express(PCIe)(如PCIe x1、x4、x8、x16、PCIe迷你卡、迷你PCI等)。在一些示例中，储存装置6可直接耦接(例如，直接焊接)到主机装置4的主板。
储存装置6可包括用于与主机装置4对接的接口14。接口14可包括与主机装置4交换数据的数据总线和与主机装置4交换命令的控制总线中的一者或二者。接口14可根据任意合适的协议操作。例如，接口14可根据以下协议中的一种或多种操作：高级技术附加(ATA)(如串行-ATA(SATA)和并行-ATA(PATA))、光纤通道、小型计算机系统接口(SCSI)、串行附加SCSI(SAS)、外围组件互连(PCI)、PCI-express、或非易失性存储器加速(Express)(NVMe)。接口14的电连接(如数据总线、控制总线、或二者)电连接到控制器8，提供主机装置4与控制器8之间的电连接，允许在主机装置4与控制器8之间交换数据。在一些示例中，接口14的电连接还可允许储存装置6从主机装置4接收电力。例如，如图1中例示的，电源11可经由接口14从主机装置4接收电力。
储存装置6包括控制器8，控制器8可管理储存装置6的一个或多个操作。例如，控制器8可管理从存储装置16Aa–16Nn(统称“存储装置16”)读取数据和/或向存储装置16Aa–16Nn写入数据。在一些示例中，尽管图1中未示出，但储存装置6还可包括可进一步管理储存装置6的一个或多个操作的读取通道、写入通道、或二者。例如，读取通道可作为一个示例管理从存储装置16读取，并且写入通道可作为一个示例管理向存储装置16写入。在一些示例中，读取通道可执行此公开的技术，诸如确定存储装置16的存储单元所存储的各比特的值。
储存装置6可包括NVMA10，NVMA10可包括多个存储装置16。每一存储装置16可配置为存储和/或取得数据。例如，存储装置16的存储装置可从命令存储装置存储数据的控制器8接收数据和消息。类似地，存储装置16的存储装置可从命令存储装置取得数据的控制器8接收消息。在一些示例中，每一存储装置16可称为晶片(die)。在一些示例中，单个物理芯片可包括多个晶片(即，多个存储装置16)。在一些示例中，每一存储装置16可配置为存储相对大量数据(例如，128MB、256MB、512MB、1GB、2GB、4GB、8GB、16GB、32GB、64GB、128GB、256GB、512GB、1TB等)。
在一些示例中，存储装置16可包括任意类型的非易失性存储装置。存储装置16的一些示例包括但不限于闪速存储装置、相变存储(PCM)装置、电阻式随机存取存储(ReRAM)装置、磁阻式随机存取存储(MRAM)装置、铁电随机存取存储器(F-RAM)、全息存储装置、以及任意其他类型的非易失性存储装置。
闪速存储装置可包括基于NAND或NOR的闪速存储装置，并且可基于每一闪速存储单元的晶体管的浮栅中包含的电荷存储数据。在NAND闪速存储装置中，闪速存储装置可划分为多个块，每块可划分为多个页面。图2是例示示例存储装置16Aa的概念框图，示例存储装置16Aa包括多个块17A–17N(统称“块17”)，每个块划分为多个页面19Aa–19Nm(统称“页面19”)。特定存储装置(例如存储装置16Aa)内的页面19中的每个页面可包括多个闪速存储单元。在NAND闪速存储装置中，闪速存储单元的行可使用字线电连接，以定义所述多个页面19中的页面。每个页面19中的各单元可电连接到各位线。控制器8可在页面级向NAND闪速存储装置写入数据和从NAND闪速存储装置读取数据，并且在块级擦除来自NAND闪速存储装置的数据。
在一些示例中，并非每个闪速存储单元存储单个数据比特，而是每个闪速存储单元可包括多个数据比特。例如，存储装置16的闪速存储单元可包括MLC闪速存储单元、TLC闪速存储单元等。在一些示例中，MLC闪速存储单元或TLC闪速存储单元中的每比特与页面19中的各页面关联。例如，MLC闪速存储单元存储的第一比特可与上页面关联，而MLC闪速存储单元存储的第二比特可与下页面关联。类似地，TLC闪速存储单元存储的第一比特可与上页面关联，TLC闪速存储单元存储的第二比特可与中页面关联，并且TLC闪速存储单元存储的第三比特可与下页面关联。类似地，MLC和TLC闪速存储单元的各比特可与各物理页面地址关联，如下面更详细描述的。
在一些示例中，控制器8单独连接到存储装置16的每一存储装置可能不实际。如此，存储装置16与控制器8之间的连接可复用。作为示例，存储装置16可分组为通道18A–18N(统称“通道18”)。例如，如图1中例示的，存储装置16Aa–16An可分组为第一通道18A，并且存储装置16Na–16Nn可分组为第N通道18N。分组到每一通道18的存储装置16可共享到控制器8的一个或多个连接。例如，分组到第一通道18A的存储装置16可附接至公共I/O总线和公共控制总线。对于通道18中的每一相应通道，储存装置6可包括公共I/O总线和公共控制总线。在一些示例中，通道18中的每一通道可包括可用于在每一通道上复用存储装置的一组芯片使能(CE)线。例如，每一CE线可连接到存储装置16的相应存储装置。以此方式，控制器8与存储装置16之间的单独连接的数量可减少。另外，因为每一通道具有到控制器8的连接的独立集合，所以连接的减少可能不显著影响数据吞吐率，因为控制器8可向每一通道同时发出不同命令。
储存装置6可包括电源11，电源11可向储存装置6的一个或多个组件提供电力。当在标准模式下操作时，电源11可使用诸如主机装置4的外部装置提供的电力向一个或多个组件提供电力。例如，电源11可使用经由接口14从主机装置4接收的电力向一个或多个组件提供电力。在一些示例中，电源11可包括一个或多个电力储存组件，配置为当在关断模式(诸如停止从外部装置接收电力)下操作时向一个或多个组件提供电力。以此方式，电源11可用作机载(onboard)备用电源。一个或多个电力储存组件的一些示例包括但不限于电容器、超级电容器、电池等。在一些示例中，一个或多个电力储存组件可储存的电力量可以是一个或多个电力储存组件的成本和/或大小(例如，面积/体积)的函数。换言之，随着一个或多个电力储存组件储存的电力量增加，一个或多个电力储存组件的成本和/或大小也增加。
储存装置6可包括可由控制器8使用以存储信息的易失性存储器12。在一些示例中，控制器8可使用易失性存储器12作为高速缓存。例如，控制器8可将高速缓存的信息13存储在易失性存储器12中，直到高速缓存的信息13写入存储装置16为止。如图1中例示的，易失性存储器12可消耗从电源11接收的电力。易失性存储器12的示例包括但不限于随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态RAM(SRAM)、和同步动态RAM(SDRAM(如DDR1、DDR2、DDR3、DDR3L、LPDDR3、DDR4等)。
在一些示例中，控制器8可使用易失性存储器12存储逻辑到物理(或虚拟到物理)数据地址翻译表。主机装置4可使用逻辑数据地址参考数据单比特，而控制器8可利用物理数据地址引导向和从存储装置16写入和读取数据。在一些示例中，逻辑到物理数据地址翻译表可包括含逻辑数据地址和对应物理数据地址的条目。在一些示例中，并非逻辑到物理数据地址翻译表中的每个条目包括逻辑数据地址，而是逻辑到物理数据地址翻译表可包括对逻辑到物理数据地址翻译表中的每个条目的相应逻辑数据地址编码的索引。在这些示例中的一些中，逻辑到物理数据地址翻译表可不利用逻辑到物理数据地址翻译表中的各条目存储索引值(或逻辑数据地址)。
根据此公开的一种或多种技术，控制器8可使与相同存储单元关联的物理页面地址相关。例如，存储单元均可存储两比特，并被称为MLC闪速存储单元。一组MLC闪速存储单元对于该组MLC闪速存储单元中的各MLC闪速存储单元的各第一比特可与第一物理页面地址关联。第一组MLC闪速存储单元可对于各MLC闪速存储单元的各第二比特与第二物理页面地址关联。控制器8可使第一物理页面地址与第二物理页面地址相关。在一些示例中，第一物理页面地址与上页面关联，而第二物理页面地址与下页面关联。
控制器8可从与第一物理页面地址关联的上页面读取数据。例如，对于MLC闪速存储单元，控制器8可致使向多级存储单元施加两个读基准电压以确定与第一物理页面地址关联的第一比特的值。以此方式，控制器8可确定MLC闪速存储单元存储并与上页面关联的第一比特是0还是1。在一些示例中，控制器8可致使MLC闪速存储单元存储并与上页面关联的第一比特的值被易失性存储器12存储。
控制器8稍后可从主机4接收请求，以读取控制器8确定与MLC闪速存储单元的第二下页面关联的数据。控制器可致使向MLC闪速存储单元施加第三读基准电压(不同于前两个读基准电压)。此第三读基准电压可被选择为在与用于第二比特的0值关联的第一存储单元电压状态和与用于第二比特的1值关联的第二存储单元电压状态之间。这可提供关于与下页面(和第二物理页面地址)关联的第二比特的值的信息。
控制器8还可基于来自MLC闪速存储单元的第一比特(上页面比特)和第二比特(下页面比特)确定与第二比特关联的软判决值。在一些示例中，软判决值可包括对数似然比(LLR)。可用缩放因子(S)如下计算特定比特(bi)的LLR，缩放因子(S)是特定比特具有值0的概率(P(bi＝0))和特定比特具有值1的概率(P(bi＝1))：
LLR(bi)＝S*log(P(bi＝0)/P(bi＝1))
例如，LLR的相对高绝对值可指示特定比特的值是值0(对于LLR的正值)或1(对于LLR的负值)的相对较高可能性。相反，LLR的相对低绝对值可指示特定比特的值是值0(对于LLR的正值)或1(对于LLR的负值)的相对较低可能性。
根据此公开的一种或多种技术，控制器8可基于第一比特和第二比特的值向软判决值分配(assign)值。例如，在其中控制器8确定第一比特具有值1且第二比特具有值0(指示第二比特具有值0的高概率)的情况下，控制器8可向与第二比特关联的软判决值分配相对大的正值(如100)。作为另一个示例，在其中控制器8确定第一比特具有值0且第二比特具有值0(指示第二比特具有值0的低概率)的情况下，控制器8可向与第二比特关联的软判决值分配相对小的正值(如10)。作为附加示例，在其中控制器8确定第一比特具有值1且第二比特具有值1(指示第二比特具有值1的高概率)的情况下，控制器8可向第二比特的软判决值(如LLR)分配相对大的负值(如-100)。作为另一示例，在其中控制器8确定第一比特具有值0且第二比特具有值1(指示第二比特具有值1的低概率)的情况下，控制器8可向第二比特的软判决值(如LLR)分配相对小的负值(如-10)。在一些示例中，控制器8不可在读取第一比特的值时确定软判决值，并且可在读取第一比特和第二比特二者之后确定与第二比特关联的软判决值。
因为在其中控制器8从下页面读取数据之前已经从上页面读取了数据的情况下，第一和第二物理页面地址相关并且第一比特的值可存储在易失性存储器12中，所以控制器8不会致使再次读取上页面以确定与第二比特关联的软判决值。取代的是，控制器8可从易失性存储器12取得第一比特的值，并且利用该值来确定与第二比特关联的软判决值。这可减少用于确定第二比特的值的读取操作的次数，这可增加读取吞吐量、降低对存储装置16的磨损、或二者。
图3是例示控制器8的示例细节的概念和示意框图。在一些示例中，控制器8可包括地址翻译模块32、写模块34、维护模块36、读模块38、调度模块40和多个通道控制器42A–42N(统称“通道控制器53”)。在其他示例中，控制器8可包括附加模块或硬件单元，或者可包括更少的模块或硬件单元。控制器8可包括微处理器、数字信号处理器(DSP)、特定用途集成电路(ASIC)、现场可编程门阵列(FPGA)或其他数字逻辑电路。在一些示例中，控制器8可以是片上系统(SoC)。
控制器8可经由接口14与主机装置4对接，并且管理向和从存储装置16存储和取得数据。例如，控制器8的写模块34可管理向存储装置16写入。例如，写模块34可经由接口14从主机装置4接收命令储存装置6存储与逻辑数据地址关联的数据的消息和该数据。写模块34可管理数据向存储装置16的写入。
例如，写模块34可与地址翻译模块32通信，地址翻译模块32管理主机装置4使用的逻辑数据地址之间的翻译，以管理数据的储存位置和写模块34使用的物理数据地址，从而引导向存储装置16写入数据。控制器8的地址翻译模块32可利用将存储装置16存储的数据的逻辑数据地址(或逻辑块地址)关联到存储装置16存储的数据的物理数据地址(或物理块地址)的逻辑到物理数据地址翻译表。例如，主机装置4可在到储存装置6的指令或消息中利用存储装置16存储的数据的逻辑数据地址，而写模块34利用数据的物理数据地址以控制向存储装置16写入数据。(类似地，读模块38可利用物理数据地址以控制从存储装置16读取数据。)物理数据地址对应于存储装置16的实际物理位置。
如上所述，在一些示例中，存储装置16的存储单元可以是每单元多比特的存储单元，诸如MLC闪速存储单元、TLC闪速存储单元等。在其中存储装置16的存储单元是每单元多比特的存储单元的一些示例中，多个物理页面地址和多个页面可与存储单元关联。例如，与上页面关联的第一物理页面地址和与下页面关联的第二物理页面地址两者可与存储单元关联。第一物理页面地址和第二物理页面地址可在逻辑到物理数据地址翻译表中相关。在一些示例中，地址翻译模块32可在易失性存储器12中存储逻辑到物理数据地址翻译表。
以此方式，可允许主机装置4对于特定数据集使用静态逻辑数据地址，而实际上存储数据的物理数据地址可改变。地址翻译模块32可维护逻辑到物理数据地址翻译表，将逻辑数据地址映射到物理数据地址，以允许主机装置4使用静态逻辑数据地址，同时例如由于磨损均衡、垃圾收集等，数据的物理数据地址可改变。在一些示例中，逻辑到物理数据地址翻译表可以是单层表，使得通过向从主机装置4接收的逻辑数据地址应用散列，地址翻译模块32可直接取得对应的物理数据地址。
如以上讨论的，控制器8的写模块34可执行一个或多个操作以管理向存储装置16写入数据。例如，写模块34可通过选择存储装置16内的一个或多个块来存储数据、并致使存储装置16的包括选择的块的存储装置来实际上存储数据，而管理向存储装置16写入数据。如以上讨论的，写模块34可致使地址翻译模块32基于选择的块更新逻辑到物理数据地址翻译表。例如，写模块34可从主机装置4接收包括数据单元和逻辑数据地址的消息，选择存储装置16的特定存储装置内的块和页面以存储数据，致使存储装置16的特定存储装置实际上存储数据(例如，经由通道控制器42的对应于该特定存储装置的通道控制器)，并且致使地址翻译模块32更新逻辑到物理数据地址翻译表，以指示该逻辑数据地址对应于存储装置16的特定存储装置内的选择的物理数据地址。
在一些示例中，除了致使存储装置16存储数据之外，写模块34可致使存储装置16存储信息，如果块中的一个或多个失效或者变得破损，则使用该信息来恢复数据单元。可使用奇偶校验信息来恢复其他块存储的数据。在一些示例中，奇偶校验信息可以是其他块存储的数据的XOR。
为了将具有逻辑值0(已充电)的比特写为具有之前的逻辑值1(未充电)的比特，使用大电流。此电流可足够大，使得可致使相邻闪速存储单元的充电的不经意改变。为了保护免受不经意改变的影响，可在向块内的单元写入任何数据之前，将闪速存储单元的整块擦除至逻辑值1(未充电)。因为此，闪速存储单元可在块级擦除并且在页面级写入。
响应于从主机装置4接收到写命令，写模块34可确定存储装置16的写入数据的物理位置(如块)。例如，写模块34可从地址翻译模块22或维护模块36请求空的(例如，不存储数据)、部分空的(例如，仅块的一些页面存储数据)、或存储至少一些无效(或过期)数据的一个或多个物理块地址。接收到一个或多个物理块地址时，写模块34可如以上讨论的选择一个或多个块，并且传输致使通道控制器42向选择的块写入数据的消息。
读模块38类似地可控制从存储装置16读取数据。例如，读模块38可从主机装置4接收请求具有关联的逻辑数据地址的数据的消息。地址翻译模块32可使用闪速翻译层或表，将逻辑数据地址转换为物理数据地址。然后读模块38可控制通道控制器42中的一个或多个从物理数据地址取得数据。类似于写模块34，读模块38可选择一个或多个块，并且传输致使通道控制器42从选择的块读取数据的消息。
通道控制器42中的每个通道控制器可连接到通道18中的相应通道。在一些示例中，控制器8可包括与储存装置2的通道18的数量相同数量的通道控制器42。通道控制器42可例如在写模块34、读模块38和/或维护模块36的控制下执行连接到相应通道的存储装置16的寻址、编程、擦除和读取的紧密(intimate)控制。
维护模块36可配置为执行与维护性能和延长储存装置6(如存储装置16)的使用年限有关的操作。例如，维护模块36可实现磨损均衡或垃圾收集中的至少一种。
控制器8的调度模块40可调度要由存储装置16执行的操作。例如，调度模块40可致使存储装置16中的一个或多个基于从控制器8的其他组件接收的请求执行一个或多个操作。在一些示例中，调度模块40可通过致使对应于存储装置16中的特定存储装置的通道控制器向该特定存储装置输出命令，来致使该特定存储装置执行一个或多个操作。作为一个示例，调度模块40可允许通道控制器42A输出致使存储装置16Aa存储数据的命令。
根据此公开的一种或多种技术，地址翻译模块32可使与相同存储单元关联的物理页面地址相关。例如，存储单元均可存储两比特，并且被称为MLC闪速存储单元。一组MLC闪速存储单元可对于该组MLC闪速存储单元的各MLC闪速存储单元的各第一比特与第一物理页面地址关联。第一组MLC闪速存储单元可对于各MLC闪速存储单元的各第二比特与第二物理页面地址关联。地址翻译模块32可使第一物理页面地址与第二物理页面地址相关。在一些示例中，第一物理页面地址与上页面关联，而第二物理页面地址与下页面关联。
控制器8可经由接口14从主机4接收读取命令。该读取命令可标识逻辑页面地址，并且地址翻译模块32可确定逻辑页面地址与关联于一组存储单元的上页面的物理页面地址关联。读模块38可致使从上页面读取比特的值。例如，图4是例示MLC闪速存储单元的下页面和上页面的单元阈值电压电平和对应比特值的概念图。读模块38可通过致使向MLC闪速存储单元施加第一读基准电压R1以及单独地施加第三读基准电压R3，致使通道控制器42中的一个或多个从上页面读取数据。如图4所示，第一读基准电压R1在对于上页面代表1的第一单元电压状态S1和对于上页面代表0的与第二单元电压状态S2之间。类似地，第三读基准电压R3在对于上页面代表0的第三单元电压状态S3与对于上页面代表1的第四单元电压状态S4之间。
基于MLC闪速存储单元的电压电平是第一(最低)单元电压状态S1、第二(中下)单元电压状态S2、第三(中上)单元电压状态S3还是第四(最高)单元电压状态S4，当施加第一读基准电压R1时并且当施加第三读基准电压R3时，MLC闪速存储单元可以导电或可以不导电。以此方式，读模块38可确定MLC闪速存储单元存储并且与上页面关联的第一比特是0还是1。在一些示例中，控制器8(如读模块38)可致使MLC闪速存储单元存储并且与上页面关联的第一比特的值被易失性存储器12存储。
控制器8还可从主机4接收读取与逻辑页面地址关联的数据的请求，地址翻译模块32确定该逻辑页面地址与关联于MLC闪速存储单元的下页面的物理页面地址关联。读模块38可致使通道控制器42中的一个或多个向MLC闪速存储单元施加第二读基准电压R2。如图4所示，第二读基准电压R2在对于下页面代表1的第二单元电压状态S2与对于下页面代表0的第三单元电压状态S3之间。以此方式，读模块38可确定与关联于下页面的第二物理页面地址关联的第二比特的值。
为了确定与关联于下页面的第二比特关联的软判决值，读模块38可利用通过施加第二读基准电压R2所确定的关联于下页面的第二比特的值、和关联于上页面的第一比特的值。在一些示例中，软判决值可包括LLR。例如，在其中读模块38确定第一比特具有值1并且第二比特具有值0(器指示第二比特具有值0的高概率)的情况下，读模块38可向与第二比特关联的软判决值分配相对大的正值(如100)，而在其中读模块38确定第一比特具有值0并且第二比特具有值0(其指示第二比特具有值0的低概率)的情况下，读模块38可向与第二比特关联的软判决值分配相对小的正值(如10)。作为另一个示例，在其中读模块38确定第一比特具有值1并且第二比特具有值1(其指示第二比特具有值1的高概率)的情况下，读模块38可向与第二比特关联的软判决值(如LLR)分配相对大的负值(如-100)，而在其中读模块38确定第一比特具有值0并且第二比特具有值1(其指示第二比特具有值1的低概率)的情况下，读模块38可向与第二比特关联的软判决值(如LLR)分配相对小的负值(如-10)。在一些示例中，读模块38不可在读取第一比特的值时确定软判决值，并且代替可在读取第二比特之后确定与第二比特关联的软判决值。
在一些示例中，读模块38可基于通过向存储单元施加第二读基准电压R2获得的信息来确定第二比特的值，并且可在错误校正码(ECC)算法中利用软判决值验证分配给第二比特的值。例如，读模块38可在低密度奇偶校验(LDPC)算法中利用软判决值验证分配给第二比特的值。例如，软判决值的相对大的绝对值可指示第二比特的值是使用第二读基准电压R2读取的值的相对较高可能性。相反，软判决值的相对低值可指示第二比特的值是使用第二读基准电压R2读取的值的相对较低可能性。
作为示例，读模块38可在致使向存储单元施加第一读基准电压R1和第三读基准电压R3之后，确定第一比特的值是1。基于第一比特的值是1，读模块38可向第二比特的软判决值分配相对大的绝对值(例如，-100或100)。作为另一个示例，在其中读模块38确定第一比特的值是0的情况下，读模块38可向与第二比特关联的软判决值分配相对小的绝对值(例如，-10或10)。继续该示例，读模块38可致使向存储单元施加第二读基准电压R2，并且可基于第二比特的值确定与第二比特关联的软判决值的符号。可在ECC算法中利用第二比特的软判决值对下页面数据解码。
因为在其中读模块38从下页面读取数据之前已经从上页面读取了数据的情况下、第一和第二物理页面地址相关并且第一比特的值可存储在易失性存储器12(例如，读高速缓存)中，所以读模块38不会致使再次读取上页面以确定与第二比特关联的软判决值。取代的是，读模块38可从易失性存储器12取得第一比特的值并且利用该值确定软判决值。这可降低用于确定第二比特的值的读操作的次数，这可增加读取吞吐量、降低对存储装置16的损耗、或二者。
在一些示例中，利用软判决值确定与下页面关联的第二比特的值可允许修改单元电压状态以便于确定与上页面关联的第一比特值。例如，图5是例示MLC闪速存储单元的下页面、中页面和上页面的单元阈值电压电平和对应比特值的概念图。
如图5所示，上页面判决边界处(第一单元电压状态S1与第二单元电压状态S2之间、以及第三单元电压状态S3与第四单元电压状态S4之间)的电压差或间隔大于下页面判决边界处(第二单元电压状态S2与第三单元电压状态S3之间)的电压差或间隔。如上所述，读模块38可使用读基准电压R1和R3确定与上页面(和第一物理页面地址)关联的第一比特的值，并且可不利用软判决值确定第一比特的值。因为此，所以上页面判决边界处的较大电压差可便于在第一单元电压状态S1(对于上页面表示1)和第二单元电压状态S2(对于上页面表示0)之间或第三单元电压状态S3(对于上页面表示0)和第四单元电压状态S4(对于上页面表示1)之间区分。
第一单元电压状态S1和第二单元电压状态S2之间以及第三单元电压状态S3和第四单元电压状态S4之间的这种较大区分另外可允许降低施加于MLC存储单元以确定与上页面关联的比特的值的读基准电压的数量。例如，在一些情况下，可施加具有S1与S2之间的电压电平的仅单个读基准电压-读基准电压R1，而非具有S1与S2之间的电压电平的多个读基准电压。类似地，在一些情况下，可施加具有S3与S4之间的电压电平的仅单个读基准电压-读基准电压R3，而非具有S3与S4之间的电压电平的多个读基准电压。在一些示例中，这可降低用于确定与上页面关联的第一比特的值的读基准电压的数量。例如，代替使用六个读基准电压(R1和R3附近各3个)，如在一些装置中所做的，可使用仅两个读基准电压(R1和R3)来确定与上页面关联的第一比特的值。
另外，因为读模块38在确定与下页面关联的第二比特的值(和第二物理页面地址)时利用软判决值，所以下页面判决边界处(第二单元电压状态S2与第三单元电压状态S3之间)的电压差或间隔可较小，并且软判决值可有助于读模块38精确确定第二比特的值的能力。此外，基于第一比特的值和第二比特的值利用与下页面关联的第二比特的软判决值可允许仅使用单个读基准电压(第二读基准电压R2)而非使用接近第二读基准电压R2的多个不同的读基准电压来读取下页面的值。例如，代替使用R2附近的三个读基准电压，如在一些装置中所做的，可使用仅单个读基准电压R2来读取与下页面关联的第二比特的值。另外，因为上页面和下页面的逻辑地址关联，所以可不必重复上页面的读取来确定与第二比特关联的软判决值。在最佳情况的场景下，这可将用于确定第一比特和第二比特的值的读周期的数量从9个读周期(6个读周期用于确定第一比特的值，而3个读周期用于确定第二比特的值)降低至3个读周期(2个用于确定第一比特的值，而1个读周期用于确定第二比特的值)。以此方式，软判决值可便于以更少的读操作精确确定第一比特(与上页面关联)和第二比特(与下页面关联)，即使软判决值仅直接被读模块38使用来确定第二比特的值。
图4和5中针对每单元两比特的存储单元描述的概念可应用于存储每单元三比特的存储单元。图6是例示TLC闪速存储单元的下页面、中页面和上页面的单元阈值电压电平和对应比特值的概念图。
控制器8可经由接口14从主机4接收读命令。读命令可标识逻辑页面地址，而地址翻译模块32可确定逻辑页面地址与关联于一组存储单元的上页面的物理页面地址关联。读模块38可致使从上页面读取比特的值。读模块38可致使通道控制器42中的一个或多个通过单独致使第一读基准电压R1、第三读基准电压R3、第五读基准电压R5、和第七读基准电压R7施加于TLC闪速存储单元，来从上页面读取数据。如图6所示，第一读基准电压R1在对于上页面代表1的第一单元电压状态S1和对于上页面代表0的第二单元电压状态S2之间。类似地，第三读基准电压R3在对于上页面代表0的第三单元电压状态S3和对于上页面代表1的第四单元电压状态S4之间；第五读基准电压R5在对于上页面代表1的第五单元电压状态S5和对于上页面代表0的第六单元电压状态S6之间；而第七读基准电压R7在对于上页面代表0的第七单元电压状态S7和对于上页面代表1的第八单元电压状态S8之间。
基于TLC闪速存储单元的电压电平是第一单元电压状态S1、第二单元电压状态S2、第三单元电压状态S3、第四单元电压状态S4、第五单元电压状态S5、第六单元电压状态S6、第七单元电压状态S7还是第八单元电压状态S8，当施加第一读基准电压R1时，当施加第三读基准电压R3时，当施加第五读基准电压R5时，或者当施加第七读基准电压R7时，TLC闪速存储单元可导电或可不导电。以此方式，读模块38可确定TLC闪速存储单元存储的并且与上页面关联的第一比特是0还是1。在一些示例中，控制器8(如读模块38)可致使TLC闪速存储单元存储的并且与上页面关联的第一比特的值被易失性存储器12存储。
控制器8还可从主机4接收读取与逻辑页面地址关联的数据的请求，地址翻译模块32确定该逻辑页面地址与TLC闪速存储单元的中页面所关联的物理页面地址关联。读模块38可致使通道控制器42中的一个或多个向TLC闪速存储单元单独施加第二读基准电压R2和第六读基准电压R6。如图6所示，第二读基准电压R2在对于中页面代表1的第二单元电压状态S2和对于中页面代表0的第三单元电压状态S3之间，而第六读基准电压R6在对于中页面代表0的第六单元电压状态S6和对于中页面代表1的第七单元电压状态S7之间。以此方式，读模块38可确定与关联于中页面的第二物理页面地址关联的第二比特的值。
为了验证与中页面关联的第二比特的值，读模块38可至少部分基于通过施加第二读基准电压R2和第六读基准电压R6所确定的与中页面关联的第二比特的值、以及与上页面关联的第一比特的值，来利用软判决值。在一些示例中，软判决值可包括LLR。例如，在其中读模块38确定第一比特具有值1的情况下，读模块38可向与第二比特关联的软判决值分配相对大的绝对值(例如，对于第二比特1是-100，对于第二比特0是100)。作为另一示例，在其中读模块38确定第一比特具有值0的情况下，读模块38可向与第二比特关联的软判决值分配相对小的绝对值(例如，对于第二比特1是-10，对于第二比特0是10)。
例如，软判决值的相对高的绝对值可指示第二比特的值是正确值的相对较高可能性。相反，软判决值的相对低的绝对值可指示第二比特的值是正确值的相对较低可能性。
在一些示例中，读模块38可基于通过向TLC存储单元施加第二读基准电压R2和第六读基准电压R6获得的信息、来确定第二比特的值，并且可在ECC算法中利用软判决值验证分配给第二比特的值。例如，读模块38可在LDPC算法中利用软判决值验证分配给第二比特的值。在一些示例中，控制器8(如读模块38)可致使TLC闪速存储单元存储的并且与上页面关联的第一比特的值被易失性存储器12存储。
控制器8还可从主机4接收读取与逻辑页面地址关联的数据的请求，地址翻译模块32确定该逻辑页面地址与TLC闪速存储单元的下页面所关联的第三物理页面地址关联。读模块38可致使通道控制器42中的一个或多个向TLC闪速存储单元施加第四读基准电压R4。如图6所示，第四读基准电压R4在对于下页面代表1的第四单元电压状态S4和对于下页面代表0的第五单元电压状态S5之间。以此方式，读模块38可确定与下页面所关联的第三物理页面地址关联的第三比特的值。
为了验证与下页面关联的第三比特的值，读模块38可基于通过施加第四读基准电压R4所确定的与下页面关联的第三比特的值、与上页面关联的第一比特的值、和与中页面关联的第二比特的值，来利用软判决值。在一些示例中，软判决值可包括LLR。例如，在其中读模块38确定第一比特和第二比特均具有值1的情况下，读模块38可向软判决值分配相对大的绝对值(例如，-100、100)。作为另一示例，在其中读模块38确定第二比特具有值0的情况下，读模块38可向软判决值分配相对小的绝对值(例如，-10、10)。作为另一示例，在其中读模块38确定第二比特具有值1并且第一比特具有值0的情况下，读模块38可向软判决值分配中绝对值(例如，-40、40)。读模块38可利用通过施加第四读基准电压R4所确定的与下页面关联的第三比特的值，来向软判决值分配符号(如+或-)。例如，如果通过施加第四读基准电压R4所确定的与下页面关联的第三比特的值是1，则符号可以是负，而如果通过施加第四读基准电压R4所确定的与下页面关联的第三比特的值是0，则符号可以是正。
在一些示例中，读模块38还可基于中页面与上页面之间的逐比特与运算符来利用软判决值。在一些示例中，读模块38可不在读取第一比特的值时或读取第二比特时确定软判决值，而代替的是可在确定关于第三比特的值之后确定软判决值。
在一些示例中，读模块38可基于通过向TLC存储单元施加第四读基准电压R4所获得的信息来确定第三比特的值，并且可在ECC算法中利用软判决值验证分配给第三比特的值。例如，读模块38可在LDPC算法中利用软判决值验证分配给第三比特的值。
在一些示例中，利用软判决值确定与中页面关联的第二比特的值和与下页面关联的第一比特的值可允许修改单元电压状态，以便于确定与上页面关联的第一比特值。例如，图7是例示TLC闪速存储单元的下页面、中页面和上页面的单元阈值电压电平和对应比特值的概念图。
如图7所示，上页面判决边界处(第一单元电压状态S1和第二单元电压状态S2之间，第三单元电压状态S3和第四单元电压状态S4之间，第五单元电压状态S5和第六单元电压状态S6之间，以及第七单元电压状态S7和第八单元电压状态S8之间)的电压差或间隔大于中页面判决边界处(第二单元电压状态S2和第三单元电压状态S3之间，以及第六单元电压状态S6和第七单元电压状态S7之间)的电压差或间隔，并且大于下页面判决边界处(第四单元电压状态S4和第五电压状态S5之间)的电压差或间隔。如上所述，读模块38可使用读基准电压R1、R3、R5、R7确定与上页面关联的第一比特的值(和第一物理页面地址)，并且可不利用软判决值来确定第一比特的值。因为此，上页面判决边界处的较大电压差可便于在第一单元电压状态S1(对于上页面代表1)和第二单元电压状态S2(对于上页面代表0)之间、或第三单元电压状态S3(对于上页面代表0)和第四单元电压状态S4(对于上页面代表1)之间、或第五单元电压状态S5(对于上页面代表1)和第六单元电压状态S6(对于上页面代表0)之间、或第七单元电压状态S7(对于上页面代表0)和第八单元电压状态S8(对于上页面代表1)之间区分。
第一单元电压状态S1和第二单元电压状态S2之间、第三单元电压状态S3和第四单元电压状态S4之间、第五单元电压状态S5和第六单元电压状态S6之间、以及第七单元电压状态S7和第八单元电压状态S8之间的这种较大区分另外可允许降低施加于MLC存储单元以确定与上页面关联的比特的值的读基准电压的数量。例如，在一些情况下，可施加具有S1与S2之间的电压电平的仅单个读基准电压-读基准电压R1，而非具有S1与S2之间的电压电平的多个读基准电压。类似地，在一些情况下，可施加具有S3与S4之间的电压电平的仅单个读基准电压-读基准电压R3，而非具有S3与S4之间的电压电平的多个读基准电压；可施加具有S5与S6之间的电压电平的仅单个读基准电压-读基准电压R5，而非具有S5与S6之间的电压电平的多个读基准电压；并且可施加具有S7与S8之间的电压电平的仅单个读基准电压-读基准电压R7，而非具有S7与S8之间的电压电平的多个读基准电压。在一些示例中，这可降低用于确定与上页面关联的第一比特的值的读基准电压的数量。例如，代替使用12个读基准电压(R1、R3、R5、和R7附近各3个)，如在一些装置中所做的，可使用仅4个读基准电压(R1、R3、R5、和R7)来确定与上页面关联的第一比特的值。
另外，因为读模块38在确定与中页面关联的第二比特的值和与下页面关联的第三比特的值时利用软判决值，所以中页面判决边界和下页面判决边界处的电压差或间隔可较小，并且软判决值可有助于读模块38精确确定第二比特的值和第三比特的值的能力。此外，基于第一比特的值和第二比特的值利用与中页面关联的第二比特的软判决值可允许仅使用两个读基准电压(第二读基准电压R2和第六读基准电压R6)而非使用接近第二读基准电压R2的多个不同读基准电压和接近第六读基准电压R6的多个不同读基准电压、来读取中页面的值。例如，代替使用R2附近的3个读基准电压，如在一些装置中所做的，可使用仅单个读基准电压R2。类似地，代替使用R6附近的3个读基准电压，如在一些装置中所做的，可使用仅单个读基准电压R6。
另外，基于第一比特的值、第二比特的值、和第三比特的值利用与下页面关联的第三比特的软判决值可允许仅使用单个读基准电压(第四读基准电压R4)而非使用接近第四读基准电压R4的多个不同读基准电压来读取下页面的值。例如，代替使用R4附近的3个读基准电压，如在一些装置中所做的，可使用仅单个读基准电压R4来读取与下页面关联的第三比特的值。因为上页面、中页面、下页面的逻辑地址关联，所以可不必重复上页面的读取以确定与第二比特关联的软判决值，并且可不必重复上页面和中页面的读取以确定与第三比特关联的软判决值。这可将用于确定第一比特和第二比特的值的读周期的数量从21个读周期(12个读周期用于确定第一比特的值，6个读周期用于确定第二比特的值，而3个读周期用于确定第三比特的值)降低至7个读周期(4个读周期用于确定第一比特的值，2个读周期用于确定第二比特的值，而1个读周期用于确定第三比特的值)。以此方式，软判决值可便于精确确定第一比特(与上页面关联)、第二比特(与中页面关联)和第三比特(与下页面关联)，即使软判决值不直接由读模块38使用来确定第一比特的值。
图8是例示根据此公开的一种或多种技术的由至少一个处理器使关联于多级存储单元的第一物理页面地址和关联于多级存储单元的第二物理页面地址相关、并且由所述至少一个处理器至少部分基于与第一物理页面地址关联的第一比特的值来确定与第二物理页面地址关联的第二比特的值的示例技术的流程图。为了例示目的，将针对图1的储存环境2以及图1和3的控制器8描述图8的技术。然而，将理解，图8的技术可由不同处理器执行或在不同储存环境中执行，并且控制器8和储存环境2可执行从储存装置16读取数据的其他技术。
图8的技术包括由至少一个处理器(例如，控制器8)使关联于多级存储单元的第一物理页面地址和关联于多级存储单元的第二物理页面地址相关(52)。如上所述，在一些示例中，第一物理页面地址与多级存储单元的上页面关联，而第二物理页面地址与多级存储单元的下页面关联。在一些示例中，地址翻译模块32可使关联于多级存储单元的第一物理页面地址和关联于多级存储单元的第二物理页面地址相关(52)。
图8的技术还包括由所述至少一个处理器(例如，控制器8)致使向多级存储单元应用至少第一读操作、以确定与第一物理页面地址关联的第一比特的值(54)。根据每单元的比特的数量，至少第一读操作可包括例如致使向MLC存储单元施加第一和第二读基准电压，或者致使向TLC存储单元施加第一、第二、第三、和第四读基准电压。在一些示例中，读模块38可控制通道控制器42中的一个，以致使向多级存储单元应用至少第一读操作，从而确定与第一物理页面地址关联的第一比特的值(54)。
图8的技术还包括由所述至少一个处理器(例如，控制器8)致使向多级存储单元应用至少第二读操作、以确定与第二物理页面地址关联的第二比特的值(58)。根据每单元的比特的数量，所述至少第二读操作可包括例如致使向MLC存储单元施加不同的第三读基准电压，或者致使向TLC存储单元施加第五和第六读基准电压。在一些示例中，读模块38可控制通道控制器42中的一个，以致使向多级存储单元应用至少第二读操作，从而确定与第二物理页面地址关联的第二比特的值(58)。
图8的技术还包括由所述至少一个处理器(例如，控制器8)至少部分基于第一比特的值和第二比特的值确定与第二比特关联的软判决值(56)。例如，在其中控制器8确定第一比特具有值1的情况下，控制器8的读模块38可向与第二比特关联的软判决值(如LLR)分配相对大的绝对值(例如，-100，100)。作为另一个示例，在其中读模块38确定第一比特具有值0的情况下，读模块38可向与第二比特关联的软判决值(如LLR)分配相对小的绝对值(例如，-10，10)。在一些示例中，读模块38可以不在读取第一比特的值时确定第二比特的软判决值信息。
图8的技术附加地包括由所述至少一个处理器(例如，控制器8)至少部分基于与第二比特关联的软判决值信息、来验证第二比特的值(60)。例如，读模块38可在ECC算法中利用软判决值信息验证分配给第二比特的值。例如，读模块38可在LDPC算法中利用软判决值信息验证分配给第二比特的值。
尽管已经针对储存装置的控制器描述了之前的示例，但在其他示例中，这里描述的示例可由另一个处理器(诸如，通用目的处理器)或读取通道实现。此外，尽管已经针对闪速存储器描述了示例，但这里描述的技术可与其他类型的多级存储单元一起利用。例如，这里描述的技术可与电阻式RAM、相变存储器、磁阻式RAM、DRAM等一起利用。
此公开中描述的技术可至少部分用硬件、软件、固件或其任意组合实现。例如，描述的技术的各方面可在包括一个或多个微处理器、DSP、ASIC、FPGA或任意其他等效集成或离散逻辑电路、以及这些组件的任意组合的一个或多个处理器内实现。术语“处理器”或“处理电路”可通常指代之前逻辑电路中的任一个、单独或与其他逻辑电路组合、或者任意其他等效电路。包括硬件的控制单元也可执行此公开的技术中的一种或多种。
这样的硬件、软件、和固件可在同一装置内或单独装置内实现，以支持此公开中描述的各种技术。此外，描述的单元、模块或组件中的任一个可一起或单独实现为离散的但可互操作的逻辑装置。作为模块或单元的不同特征的描绘旨在突出不同的功能方面，而不一定意味着这些模块或单元必须由单独的硬件、固件或软件组件实现。相反，与一个或多个模块或单元关联的功能可由单独的硬件、固件或软件组件执行，或者集成在公共或单独的硬件、固件或软件组件内。
此公开中描述的技术也可实施或编码在包括编码有指令的计算机可读储存介质的制品中。嵌入或编码在包括计算机可读储存介质的制品中的指令可致使一个或多个可编程处理器、或其他处理器实现这里描述上的技术中的一种或多个，诸如当包括或编码在计算机可读储存介质中的指令被一个或多个处理器执行时。计算机可读储存介质可包括随机存取存储器(RAM)、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪速存储器、硬盘、致密盘ROM(CD-ROM)、软盘、磁带、磁介质、光介质或其他计算机可读介质。在一些示例中，制品可包括一个或多个计算机可读储存介质。
在一些示例中，计算机可读储存介质可包括非暂时性介质。术语“非暂时性”可指示储存介质没有以载波或传播信号实施。在特定示例中，非暂时性储存介质可存储能随时间改变的数据(例如，在RAM或高速缓存中)。
已经描述了各种示例。这些和其他示例在以下权利要求的范围内。

Claims (20)

1.一种方法，包括：
由至少一个处理器使与多级存储单元关联的第一物理页面地址和与所述多级存储单元关联的第二物理页面地址相关；
由所述至少一个处理器致使向所述多级存储单元应用至少第一读操作，以确定与所述第一物理页面地址关联的第一比特的值；
由所述至少一个处理器致使向所述多级存储单元应用至少第二读操作，以确定与所述第二物理页面地址关联的第二比特的值；
由所述至少一个处理器基于所述第一比特的值和所述第二比特的值确定与所述第二比特关联的软判决值；和
由所述至少一个处理器至少部分基于与第二比特关联的软判决值信息来验证所述第二比特的值。
2.根据权利要求1所述的方法，其中所述第一物理页面地址包括与所述多级存储单元的上页面关联的物理页面地址，并且其中所述第二物理页面地址包括与所述多级存储单元的下页面关联的物理页面地址。
3.根据权利要求1所述的方法，其中：
所述多级存储单元包括每单元两比特的存储单元；
致使向所述多级存储单元应用至少第一读操作包括：致使向所述每单元两比特的存储单元施加两个读基准电压以确定所述第一比特的值；
致使向所述多级存储单元应用至少第二读操作包括：向所述每单元两比特的存储单元施加一个读基准电压；和
验证所述第二比特的值包括：由所述处理器确定对数似然比，并且在用于验证所述第二比特的误差校正码中利用所述对数似然比。
4.根据权利要求3所述的方法，其中，所述对数似然比当所述第一比特等于1时包括第一绝对值，而当所述第一比特等于0时包括第二绝对值，其中所述第一绝对值大于所述第二绝对值。
5.根据权利要求4所述的方法，其中：
第一单元电压状态具有低于第一读基准电压、第二读基准电压和第三读基准电压的电压；
第二单元电压状态具有大于所述第一读基准电压并且小于所述第二读基准电压和所述第三读基准电压的电压；
第三单元电压状态具有大于所述第二读基准电压并且小于所述第三读基准电压的电压；
所述第一单元电压状态与所述第二单元电压状态之间的电压差大于所述第二单元电压状态与所述第三单元电压状态之间的电压差。
6.根据权利要求1所述的方法，其中，使与所述多级存储单元关联的第一物理页面地址和与所述多级存储单元关联的第二物理页面地址相关包括：由所述处理器在读高速缓存中关联从所述第一物理页面地址读取的数据和从所述第二物理页面地址读取的数据。
7.一种储存装置，包括：
包括至少一个多级存储单元的至少一个存储装置；
至少一个处理器，配置为：
使与多级存储单元关联的第一物理页面地址和与所述多级存储单元关联的第二物理页面地址相关；
致使向所述多级存储单元应用至少第一读操作，以确定与所述第一物理页面地址关联的第一比特的值；
致使向所述多级存储单元应用至少第二读操作，以确定与所述第二物理页面地址关联的第二比特的值；
至少部分基于所述第一比特的值和所述第二比特的值，确定与所述第二比特关联的软判决值；和
至少部分基于与第二比特关联的软判决值，来验证所述第二比特的值。
8.根据权利要求7的储存装置，其中，所述第一物理页面地址包括与所述多级存储单元的上页面关联的物理页面地址，并且其中所述第二物理页面地址包括与所述多级存储单元的下页面关联的物理页面地址。
9.根据权利要求7的储存装置，其中：
所述多级存储单元包括每单元两比特的存储单元；
所述至少一个处理器配置为致使向所述每单元两比特的存储单元施加第一读基准电压，并且致使向所述每单元两比特的存储单元施加不同的第二读基准电压，以确定与所述第一物理页面地址关联的第一比特的值；
所述至少一个处理器配置为致使向所述每单元两比特的存储单元施加不同的第三读基准电压，以确定所述第二比特的值；
所述不同的第三读基准电压具有所述第一读基准电压与所述不同的第二读基准电压之间的量值；和
所述至少一个处理器配置为通过至少确定对数似然比并且在用于验证所述第二比特的误差校正码中利用所述对数似然比，来验证所述第二比特的值。
10.根据权利要求9的储存装置，其中，所述对数似然比当所述第一比特等于1时包括第一绝对值，而当所述第一比特等于0时包括第二绝对值，其中所述第一绝对值大于所述第二绝对值。
11.根据权利要求10的储存装置，其中：
第一单元电压状态具有低于第一读基准电压、第二读基准电压和第三读基准电压的电压；
第二单元电压状态具有大于所述第一读基准电压并且小于所述第二读基准电压和所述第三读基准电压的电压；
第三单元电压状态具有大于所述第二读基准电压并且小于所述第三读基准电压的电压；
所述第一单元电压状态与所述第二单元电压状态之间的电压差大于所述第二单元电压状态与所述第三单元电压状态之间的电压差。
12.根据权利要求7的储存装置，其中，所述至少一个处理器配置为通过在读高速缓存中至少关联从所述第一物理页面地址读取的数据和从所述第二物理页面地址读取的数据，使与所述多级存储单元关联的第一物理页面地址和与所述多级存储单元关联的第二物理页面地址相关。
13.根据权利要求7的储存装置，其中，所述至少一个处理器包括所述储存装置的控制器或所述储存装置的读取通道中的至少一个。
14.一种存储指令的计算机可读储存介质，当执行时所述指令致使至少一个处理器：
使与多级存储单元关联的第一物理页面地址和与所述多级存储单元关联的第二物理页面地址相关；
致使向所述多级存储单元应用至少第一读操作，以确定与所述第一物理页面地址关联的第一比特的值；
致使向所述多级存储单元应用至少第二读操作，以确定与所述第二物理页面地址关联的第二比特的值；
至少部分基于所述第一比特的值和所述第二比特的值，确定与所述第二比特关联的软判决值；和
至少部分基于该软判决值来验证所述第二比特的值。
15.根据权利要求14的计算机可读储存介质，其中所述第一物理页面地址包括与所述多级存储单元的上页面关联的物理页面地址，并且其中所述第二物理页面地址包括与所述多级存储单元的下页面关联的物理页面地址。
16.根据权利要求14的计算机可读储存介质，其中：
所述多级存储单元包括每单元两比特的存储单元；
所述指令当执行时，致使所述至少一个处理器致使向所述每单元两比特的存储单元施加第一读基准电压，并且致使向所述每单元两比特的存储单元施加不同的第二读基准电压，以确定与所述第一物理页面地址关联的第一比特的值；
所述指令当执行时，致使所述至少一个处理器致使向所述每单元两比特的存储单元施加不同的第三读基准电压，以确定所述第二比特的值；
所述不同的第三读基准电压具有所述第一读基准电压与所述不同的第二读基准电压之间的量值；和
所述指令当执行时，致使所述至少一个处理器通过至少确定对数似然比并且在用于验证所述第二比特的误差校正码中利用所述对数似然比，来验证所述第二比特的值。
17.根据权利要求16的计算机可读储存介质，其中，所述对数似然比当所述第一比特等于1时包括第一绝对值，而当所述第一比特等于0时包括第二绝对值，其中所述第一绝对值大于所述第二绝对值。
18.根据权利要求17的计算机可读储存介质，其中：
第一单元电压状态具有低于第一读基准电压、第二读基准电压和第三读基准电压的电压；
第二单元电压状态具有大于所述第一读基准电压并且小于所述第二读基准电压和所述第三读基准电压的电压；
第三单元电压状态具有大于所述第二读基准电压并且小于所述第三读基准电压的电压；
所述第一单元电压状态与所述第二单元电压状态之间的电压差大于所述第二单元电压状态与所述第三单元电压状态之间的电压差。
19.根据权利要求14的计算机可读储存介质，其中，所述至少一个处理器配置为通过在读高速缓存中关联从所述第一物理页面地址读取的数据和从所述第二物理页面地址读取的数据，使与所述多级存储单元关联的第一物理页面地址和与所述多级存储单元关联的第二物理页面地址相关。
20.一种储存装置，包括：
包括至少一个多级存储单元的至少一个存储装置；
用于使与多级存储单元关联的第一物理页面地址和与所述多级存储单元关联的第二物理页面地址相关的部件；
用于向所述多级存储单元应用至少第一读操作、以确定与所述第一物理页面地址关联的第一比特的值的部件；
用于向所述多级存储单元应用至少第二读操作、以确定与所述第二物理页面地址关联的第二比特的值的部件；
用于至少部分基于所述第一比特的值和所述第二比特的值、确定软判决值的部件；和
用于至少部分基于该软判决值、验证所述第二比特的值的部件。
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