CN106411277A - 用于可编程增益放大器的开关和可编程增益放大器 - Google Patents

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Abstract

本发明涉及用于可编程增益放大器的开关和可编程增益放大器。可编程增益放大器PGA和用于PGA中的开关电路。所述开关电路包含：第一晶体管，其具有用以接受输入信号的源极端子、用以提供输出信号的漏极端子以及栅极。电力供应器提供用于所述第一晶体管的栅极电压。所述开关电路还可包含用以将开关信号耦合到所述栅极的电路。当所述开关信号为‘低’时，所述电路针对所述输入信号的所有值将所述第一晶体管‘断开’。所述PGA包含输入级，其具有用以耦合所述输入信号的输入节点，和用以提供门信号的输出节点；以及至少一第一增益级，其包含电阻器和所述开关电路。可包含差分增益放大器以从所述增益信号提供输出电压信号。

Description

用于可编程增益放大器的开关和可编程增益放大器
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2010年10月21日、申请号为201080069714.8、发明名称为“用于可编程增益放大器的开关和可编程增益放大器”的发明专利申请案。
技术领域
本文中揭示的实施例涉及用于可编程增益放大器中的开关电路的领域。更明确地说，本发明的实施例涉及可处置高输入摆动信号(包含负电压)的可编程增益放大器。
背景技术
在可编程增益放大器(PGA)的当前技术应用中(例如，在功率表和温度传感器中)，高输入电压摆动正变成常见情况。一般来说，已使用包含运算放大器(op-amp)、开关和电阻器的闭合环路PGA来处置此高输入电压摆动。开关用以选择某一输入信号所需的增益电平。需要PGA装置的线性响应以便在广泛输入值内保持适当性能。在大多数情况下，用于现有技术的开关是基于晶体管的装置，其可能因为晶体管内的漏电流而不能完全“断开”。在一些情况下一些开关不能“断开”可能会导致放大器的非线性响应，尤其在接收到高输入摆动时。
需要可针对可编程增益放大器中的宽输入电压摆动(包含负电压)而完全“断开”的开关电路。
发明内容
根据一些实施例的开关电路可包含：第一晶体管，其具有用以接受输入信号的源极端子、用以提供输出信号的漏极端子以及栅极；电力供应器，其提供第一栅极电压；以及电路，其用以将开关信号耦合到所述栅极；其中当所述开关信号为‘低’时，所述电路针对所述输入信号的所有值将所述第一晶体管‘断开’。
根据一些实施例的可编程增益放大器可包含：输入级，其具有用以耦合输入信号的输入节点，和用以提供门信号的输出节点；至少一个第一增益级，其用以使用所述输入信号提供增益信号，所述至少一个第一增益级包含用以激活所述增益级和使用开关信号来提供增益信号的电阻器和开关电路。可包含差分增益放大器以从所述增益信号提供输出信号；且另外其中所述第一增益级中的所述电阻器可耦合到所述输入级中的所述输入节点。所述输出节点中的所述门信号可耦合到所述第一增益级中的所述开关电路，使得当所述开关信号为‘低’时，所述开关电路针对所述输入信号的所有值‘断开’。
一种用于使用处理器芯片来控制可编程增益放大器(PGA)中的开关的方法可包含与本文中描述的实施例一致的以下步骤：在所述PGA的所述输入级处接收输入信号；以及通过所述PGA从所述输入信号产生门信号，所述PGA包含输入级、包含开关和晶体管的至少一个增益级以及放大器。另外，可在一些实施例中包含以下步骤：通过所述处理器芯片而将迭代参数设置为‘一’；基于所述迭代参数而选择增益级；以及将输入信号提供到所述增益级。在一些实施例中还可包含以下步骤：确定用于所述选定增益级的开关信号为‘接通’还是‘断开’；如果所述开关信号为‘断开’，那么将门信号提供到所述选定增益级的所述开关中的所述晶体管以使所述开关‘断开’，通过所述处理器将所述迭代参数增加一并选择下一增益级直到已选择所述PGA中的所有增益级为止。如果所述开关信号为‘接通’，那么在一些实施例中还可包含将增益信号从所述选定增益级提供到所述PGA电路中的所述放大器的步骤。
下文将参看附图进一步详细描述这些和其它实施例。
附图说明
图1展示根据一些实施例的使用差分增益放大器和增益级的可编程增益放大器(PGA)。
图2展示根据一些实施例的可编程增益放大器的输入波形。
图3展示根据一些实施例的用于PGA中的基于晶体管的开关。
图4展示根据一些实施例的基于晶体管的开关。
图5展示根据一些实施例的当开关信号为‘低’时用于基于晶体管的开关的输入波形、内部波形和门信号波形。
图6展示根据一些实施例的基于晶体管的开关。
图7展示根据一些实施例的使用差分增益放大器和基于晶体管的开关的PGA。
图8展示与根据图1的PGA的总谐波失真(THD)相比的根据一些实施例的PGA的THD。
图9展示根据一些实施例的使用可编程增益放大器中的开关的方法的流程图。
只要可能，贯穿图式使用相同参考数字来指代相同或相似元件。
具体实施方式
在当前应用中，可编程增益放大器(PGA)的线性为高度需要的特性。PGA的非线性行为的一个表现为来自PGA的输出信号的频谱分解中出现强高次谐波。较高次谐波可在较高频率下产生干扰真实信号的信号伪影。较高次谐波还可通过将基音(主频率分量)中的能量带到较高谐波中而削弱基音中的真实信号。此可降低信号的检测效率或产生效率。PGA的线性取决于到PGA的输入信号的强度。在许多情况下，PGA的输出可为线性的，只要输入电压(输入‘摆动’)的范围足够小。然而，PGA的许多当前应用可将装置置于具有大输入电压摆动的环境中，从而迫使装置设计者包含额外电路以用于输出信号的线性化。
图1展示使用差分增益放大器160和增益级180-1到180-n的可编程增益放大器(PGA)170。PGA 170中所使用的增益级的数目‘n’可根据装置应用而变化。增益级180-i中的每一者包含电阻器150-i和开关输入电压100-i，其中‘i’表示1与n之间的任意级。可通过改变开关设置来对定义为Vout 172与Vin 171之间的比率的PGA 170的增益编程。举例来说，当开关输入100-i为‘高’且所有其它开关输入为‘低’时，来自PGA 170的增益为：
其中R1到Rn分别为电阻器150-1到150-n的值。根据一些实施例，图1中的开关信号100-1到100-n可耦合到NMOS晶体管。图1展示向差分增益放大器160的正部分馈电的电路的部分。在一些实施例中，具有如图1所示的晶体管开关和电阻器的类似电路耦合到差分增益放大器160的负部分。举例来说，如果差分增益放大器的正部分包含如图1中描绘的NMOS晶体管开关，那么差分增益放大器160的负部分可包含PMOS晶体管开关。
在图1中耦合到开关信号100-1到100-n的晶体管350-1到350-n可包含栅极连接120-1到120-n、源极连接130-1到130-n和漏极连接140-1到140-n。应注意，在图1中描绘的实施例中，晶体管350-1到350-n为NMOS晶体管。在一些实施例中，晶体管350-1到350-n可为PMOS晶体管。此外，在一些实施例中，端子130-1到130-n可为漏极端子且端子140-1到140-n可为源极端子。对于广泛输入电压171，PGA 170的线性可由恒定增益值(等式1)指示。然而，如图1中所描绘，当开关信号100-1到100-n耦合到基于晶体管的开关350-1到350-n时，PGA170的线性在某些情况下可能会受损。举例来说，对于输入电压171的某些值，晶体管350-1到350-n中的一些可能无法按需要完全‘断开’。
图2展示根据一些实施例的可编程增益放大器170的输入波形271。作为PGA 170的实例，可考虑电力管理系统。在图2中，输入信号271可包含具有0V的共同电压的高摆动正弦波。栅极120-1到120-n处的电压可被视为输入信号271的0V的共同电压。PGA 170的设计可使用仅一个将在给定时间‘接通’的晶体管开关，例如，由开关输入100-n控制的晶体管。因此，所有其它晶体管开关可使其栅极120-1到120-(n-1)处于0V。但在输入信号271的情况下，级180-1处的源极电压130-1在信号271的周期的一半期间可为负的。在此情形中，使级180-1中的NMOS晶体管的阈值电压等于VTh，则可能发生V120-1–V130-1>VTh。因此，导电沟道可形成在漏极140-1与源极130-1之间，从而导致电流在这两个元件之间流动。且级180-1中的晶体管开关不再处于‘断开’状态。此可剧烈地改变电阻器150-1(R1)上的电压降的值，从而损害PGA 170的线性。
图3展示根据一些实施例的用于PGA 170中的基于晶体管的开关300。根据上文在图1中描绘的实施例，开关300可包含在PGA 170的增益级180-i中。‘i’的值可为1与‘n’之间的任何整数，其中‘n’为PGA 170中的总增益级数。晶体管350-i(标记为Mi)可为具有以下三个端子的NMOS晶体管：栅极120-i、源极130-i(Si)和漏极140-i(Di)。将开关信号100-i施加到晶体管350-i的栅极120-i。当信号100-i为‘高’时，晶体管350-i‘接通’且电流在源极130-i与漏极140-i之间流动。然而，如上所述，即使将信号100-i设置为0V，源极130-i仍可设置为负电压且晶体管350-i可传导电流且为‘接通’的。此结果是不合需要的。
使PGA 170具有如图1中描绘的放大级180-1到180-n的一个合乎需要的结果为当输入电压171变成负的时，栅极电压120-1到120-n遵照输入电压171。如果输入电压171变成正的，那么除非提供了‘高’开关电压100-i(其中‘i’为1与‘n’之间的任何整数)，否则需要将晶体管350-i的栅极电压设置为0V。除非按需要施加‘高’开关信号100-i以‘接通’开关300中的一者(即，第i级)，否则级180-1到180-n中的开关300可在所有情况下保持‘断开’。
图4展示根据一些实施例的用以替换开关300(参看图3)的基于晶体管的开关400。开关400可包含在包含从1到‘n’的级的PGA的第i增益级中，其中‘n’可为任何级数。开关400可包含耦合到PMOS晶体管412-i(Mia)的NMOS晶体管350-i(参看图3)、NMOS晶体管411(Ma)、401(Mb)和402-i(Mib)、反相器450-i和开关信号100-i。开关400可由Vdd电压420-i供电，且可具有源极端子130-i(Si)和漏极端子140-i(Di)。应注意，根据图4中描绘的实施例，在多级PGA电路中仅可存在晶体管411(Ma)和401(Mb)中的一者，例如将关于图7更详细地描述。然而，根据一些实施例，晶体管411(Ma)和401(Mb)可存在于多级PGA电路中的一个或一个以上级中。
返回图4，NMOS晶体管411和401可存在于PGA电路170(参看上文图1)的第一开关级400-1上以接收输入信号171(Vin)。晶体管401的栅极耦合到输入节点A，且晶体管411的栅极和源极耦合到节点B。此外，输入节点A可耦合到晶体管411的漏极，且晶体管401的漏极可耦合到接地。在一些实施例中，开关400可不包含NMOS晶体管411和401。另外，尽管图4中的晶体管411和401被指示为是NMOS晶体管，但此类命名仅为示范性的，且可使用与一些实施例一致的MOS晶体管的其它布置。
图5展示根据一些实施例的当开关信号100-i为‘低’时用于基于晶体管的开关400的输入波形571(VSi)、中间波形581(VB)和门信号波形591(VGi)。波形571可为节点Si处的信号电压的值，且波形581可为开关400(参看图4)中的节点B处的电压值。根据例如图4中所描绘的一些实施例，在节点B处所见的来自晶体管402-i的源极的阻抗可能较高，因为晶体管412-i或402-i中的任一者可为‘断开’的。当晶体管412-i因为节点Ci处的低电压值而‘接通’时，则晶体管402-i可‘断开’。同样，当晶体管412-i因为节点Ci处的高电压值而‘断开’时，则晶体管402-i可‘接通’。当晶体管402-i‘接通’时，其可通过节点B的电压在节点Gi处将门信号591提供到晶体管350-i。因为晶体管402-i的源极相对于节点B的高阻抗，所以接着可通过节点Si处的电压和晶体管411(Ma)和401(Mb)的电阻来确定节点B的电压。
如图4中描绘的开关400的操作使得当波形571为正的时，波形581为零，如下。当波形571为正的时，则NMOS晶体管411(Ma)‘断开’且NMOS晶体管401(Mb)‘接通’。晶体管401接着将节点B耦合到接地(0V)。当波形571为正的时，其可能仍低于晶体管401的阈值电压VTh。在此情形中，在节点B处晶体管401中的源极与漏极之间的阻抗可远低于晶体管411中的源极与漏极之间的阻抗。结果为在0<VSi<VTh_Mb的情况下，节点B处的电压耦合到接地(0V)。
此外，当波形571为负的时，波形581遵照波形571且也为负的，如下。当波形571为负的时，NMOS 411(Ma)的源极和漏极交换角色且NMOS 411(Ma)‘接通’，NMOS 401(Mb)‘断开’，且晶体管411将节点B耦合到输入波形571(VSi)。在一些情况下，波形571可为负的但大于晶体管411(Ma)的阈值电压的负值，即-VTh_Ma<VSi<0。在此情形中，在节点B处晶体管411中的漏极与源极之间的阻抗可低于晶体管401中的漏极与源极之间的阻抗。因此，节点B处的电压可较接近波形571(VSi)且遵照VSi(其可为负的)。
根据例如图4中所描绘的一些实施例，开关400可‘断开’，即，提供到开关400中的反相器450-i的电压信号100-i可为0V或为‘低’(参看图4)。接着，表示节点B处的电压值的波形581还可表示节点Gi处的电压值，节点Gi耦合到NMOS晶体管350-i的栅极120-i。此描绘为图5中的波形591，如下。当电压100-i为‘低’(0V)时，则反相器450-i将节点Ci置于高电压。因此，NMOS晶体管402-i(Mib)在阈值电压以上，‘接通’，同时PMOS晶体管412-i‘断开’。节点Gi的电压接着耦合到节点B的电压。因此，当100-i处的开关信号为‘低’时，节点Gi(VGi)处的电压根据图5中的迹线591而遵照电压VB。此又引起晶体管350-i‘断开’，而不管输入波形571(其可为负的)的摆幅如何。
根据例如图4中所描绘的一些实施例，开关400可‘接通’，即，提供到开关400中的反相器450-i的电压信号100-i可为‘高’。接着，反相器450-i将节点Ci处的电压设置为‘低’，从而使PMOS晶体管412-i(Mia)‘接通’，同时NMOS晶体管402-i‘断开’。当晶体管Mia‘接通’时，电压420-i(Vdd)耦合到NMOS晶体管350-i的栅极120-i，从而使晶体管350-i‘接通’。根据一些实施例，0<VTh_Mi<Vdd。因此，每当开关电压100-i为‘高’时，晶体管350-i将‘接通’，而不管VSi的值如何。
图6展示根据一些实施例的基于晶体管的开关600。开关600可包含在包含从1到‘n’的级的PGA的第i增益级中，其中‘n’可为任何级数。开关600可包含NMOS晶体管350'-i、NMOS晶体管611(Ma)和PMOS晶体管612-i(Mia)、NMOS晶体管601(Mb)和602-i(Mib)、反相器651-i和652-i以及开关电压100-i。开关600可进一步包含电压420-i处的电力供应器Vdd，和电压620-i处的电力供应器Vdd-low。NMOS晶体管350'-i具有源极端子130'-i(Si)、漏极端子140'-i(Di)，且可使其衬底耦合到节点B。应注意，根据图6中描绘的实施例，在多级PGA电路中仅可存在晶体管611(Ma)和601(Mb)中的一者，例如将关于图7更详细地描述。然而，根据一些实施例，晶体管611(Ma)和601(Mb)可存在于多级PGA电路中的一个或一个以上级中。
根据一些实施例，NMOS晶体管611和NMOS晶体管601可为放置在PGA电路770的第一增益级780-1(参看下文图7)之前的输入级以接收输入信号771(Vin)。在例如图6中描绘的一些实施例中，晶体管611(Ma)和601(Mb)的角色类似于图4中的晶体管Ma和Mb的角色。也就是说，晶体管601的栅极耦合到节点A，且晶体管611的栅极和源极耦合到节点B。根据例如图6中所描绘的一些实施例，在节点B处所见的来自晶体管602-i的源极的阻抗可能较高，因为晶体管612-i或602-i中的任一者可为‘断开’的。当晶体管612-i因为节点Ci处的低电压值而‘接通’时，则晶体管602-i可‘断开’。同样，当晶体管612-i因为节点Ci处的高电压值而‘断开’时，则晶体管602-i可‘接通’。当晶体管602-i‘接通’时，其可将等于节点B处的电压的门信号591在节点Gi处提供到晶体管350'-i。因为晶体管602-i的源极相对于节点B的高阻抗，所以接着可通过节点Si处的电压和晶体管611(Ma)和601(Mb)的电阻来确定节点B的电压。此外，节点A可耦合到晶体管611的漏极，且晶体管601的漏极可耦合到接地。因此，晶体管611和601的配置诱导节点B在输入波形571施加在节点Si处之后遵照波形581(参看图5)，如下。
当波形571为正的时，则NMOS晶体管611(Ma)‘断开’且NMOS晶体管601(Mb)‘接通’。晶体管601接着将节点B耦合到接地(0V)。当波形571为正的时，其可能仍低于晶体管601的阈值电压VTh_Mb。在此情形中，在节点B处晶体管601中的源极与漏极之间的阻抗可低于晶体管611中的源极与漏极之间的阻抗。结果为在0<VSi<VTh_Mb的情况下，节点B处的电压可耦合到接地(0V)。
此外，当波形571为负的时，波形581遵照波形571且也为负的，如下。当波形571为负的时，NMOS 611的源极和漏极交换角色且NMOS 611(Ma)‘接通’，NMOS 601(Mb)‘断开’，且晶体管611将节点B耦合到输入波形571(VSi)。在一些情况下，波形571可为负的但大于晶体管611(Ma)的阈值电压的负值，即-VTh_Ma<VSi<0。在此情形中，在节点B处晶体管611中的漏极与源极之间的阻抗可低于晶体管601中的漏极与源极之间的阻抗。因此，节点B处的电压可较接近波形571(VSi)且遵照VSi(其可为负的)。
在例如图6中描绘的一些实施例中，PMOS晶体管612-i可在节点Gi处将电压420-i(Vdd)耦合到晶体管350'-i的栅极120'-i。晶体管612-i通过节点Ci处的‘低’电压而‘接通’，此可由将‘高’电压开关信号100-i提供到开关600中的反相器651-i而产生。在一些实施例中，NMOS晶体管602-i可将节点B耦合到晶体管350'-i的栅极120'-i。当‘低’电压开关信号100-i耦合到开关600时，晶体管602-i借助于由反相器652-i提供的‘高’电压620-i(Vdd-Low)而‘接通’。
根据例如图6中描绘的一些实施例，NMOS晶体管611、601、602-i和350'-i可为NMOS深n阱晶体管，其中所述晶体管的衬底耦合到节点B。这些NMOS晶体管的深n阱可连接到Vdd以消除来自芯片衬底的漏电流。另外根据图6中描绘的一些实施例，可包含将节点B耦合到接地(0V)的电阻器610(R)。电阻器610可具有在输入电压VSi接近0V时(如在波形571的一些部分中)降低节点B的阻抗的效应。因此，对于可为正的但低于VTh_Mb的VSi的值，节点B仍可耦合到0V。针对VSi的低值将节点B耦合到0V可降低由外部电路诱发的对开关600的操作的干扰。
在例如图6中描绘的开关600的一些实施例中，电阻器630-i(Ria)可置于节点B与NMOS晶体管602-i的源极之间。当晶体管602-i的栅极电压为零且节点B为负的时，此配置可防止晶体管602-i中的漏电流导致节点Gi与节点B之间的短路。
根据例如图6中描绘的开关600的一些实施例，电力供应器Vdd_low可提供电压620-i，电压620-i为正的且低于电力供应器Vdd提供的电压420-i。也就是说，在一些实施例中，0<Vdd_low<Vdd。使电压620-i低于电压420-i可降低晶体管602-i处的栅极-源极击穿的风险。此在一些实施例中可为有益的，尤其当正栅极电压提供到NMOS晶体管602-i而节点B正遵照输入波形571上的大的负摆动(参看图5)时。
图7展示使用差分增益放大器160和增益级780-1、780-2、780-3和780-4的PGA770。尽管图7仅展示四个增益级，但PGA 770可包含多于或少于四个增益级。实际上，类似于本文中所揭示的其它实施例，PGA可包含‘n’个增益级。根据一些实施例，增益级780-1、780-2和780-3包含开关600(参看图6)，且增益级780-4包含开关300(参看图3)。上文关于图6提供了对增益级780-1、780-2和780-3的组件和操作的描述。上文关于图3提供了对增益级780-4的组件和操作的描述。此外，上文还关于图6提供了耦合到输入波形771、到接地和到节点B的晶体管611和601的描述。关于图6详细描述了图7所示的节点B。
根据图7描绘的实施例，电压420-1、420-2和420-3对应于Vdd，Vdd可(例如)为2V。电压620-1、620-2和620-3对应于Vdd_low，Vdd_low可(例如)为1V。电阻器150-1可(例如)为1kΩ；电阻器150-2可(例如)为0.8kΩ；电阻器150-3可(例如)为1.2kΩ；电阻器150-4可(例如)为1.5kΩ；且电阻器150-5可(例如)为4.5kΩ。借助于此电阻器配置，可借助于PGA 770实现的增益模式可(例如)为：1X(级780-4中的开关300‘接通’，所有其它开关‘断开’)；2X(级780-3中的开关600‘接通’，所有其它开关‘断开’)；4X(级780-2中的开关600‘接通’，所有其它开关‘断开’)；以及8X(级780-1中的开关600‘接通’，所有其它开关‘断开’)。在例如图7中描述的一些实施例中，级780-4可包含如图3中描述的开关300，因为在一些实施例中，晶体管350-4的源极在PGA 770的操作期间不可能变成负的。在图7所示的实施例中，级780-4为放大电路中的最后一级，且因此源极电压可通过一系列相对大的电阻器耦合到输入电压771。如果输入电压771为负的，那么尽管在晶体管350-4的源极处的所得电压为负的，但可非常低。因此，在如图7所描绘的一些实施例中，Vgate–Vsource>VTh_350-4的状况可能不发生。
根据例如图7中描绘的一些实施例，电阻器610可(例如)为R＝1MΩ且电阻器630-1、630-2和630-3可都等于100kΩ。这些电阻器值仅为示范性的，且根据一些实施例可使用其它值。一些实施例可使用具有由50.0/0.2μm给出的沟道长度/宽度的晶体管611。此外，一些实施例可使用具有可(例如)为1.0/1.0μm的沟道长度/宽度的晶体管601。此外，一些实施例可包含具有(例如)1.0/1.0μm的沟道长度/宽度的晶体管612-1、612-2、612-3以及602-1、602-2和602-3。这些沟道长度/宽度仅为示范性的，且根据PGA 770的应用，可在一些实施例中使用其它值。
在图7中描绘的实施例中，输入信号771可从几微伏摆动到高达几百毫伏，此取决于可使用PGA 770的不同应用。在一些实施例中，可能会遇到具有高达600mV或800mV的振幅的输入信号771，其中共同电压为0V。
图8展示根据例如图7中描绘的一些实施例的PGA 770的总谐波失真801(THD)。图8还展示根据图1中描绘的实施例的PGA 170的THD 802。用以获得THD 801和THD 802的输入信号为1.6V完全差分，50Hz的正弦波形。单端最低电压为-0.8V。由PGA 770和PGA 170产生的谐波失真由来自50Hz下的基音的处于较高频率的一系列波峰展示。较高次波峰具有递减振幅，且每一波峰在频率上与前一波峰相隔约100Hz。THD 801中的谐波波峰811-1到811-10由PGA 770产生，而THD 802中的谐波波峰812-1到812-10由PGA 170产生。在PGA 770的输出波形772中，第三谐波811-2与基音811-1之间的振幅的比率为-108.3dB。也就是说，根据一些实施例，在PGA 770的输出中，第三谐波比基音弱1010倍以上。通过比较，在PGA 170的输出波形172中，第三谐波812-2与基音812-1之间的振幅的比率为-30.86dB。也就是说，在PGA170的输出中，第三谐波比基音弱104倍以下。因此，根据本文中描述的实施例的包含增益级780-i的PGA 770中的第三谐波的抑制可为77dB的因子，其优于在图1所示的实施例中观察到的抑制。在此描述中，使用以dB为单位的因子‘y’与其当量‘x’之间的以下关系：
y＝10x/10。 (2)
因此，PGA 770的非线性抑制因子比PGA 170的非线性抑制因子大107(1千万)倍以上。
图9展示根据一些实施例的使用PGA中的开关的方法的流程图。可通过使用耦合到PGA的处理器芯片，执行存储在耦合到所述处理器的存储装置中的命令来执行使用PGA中的开关的方法。可使用PGA 770(参看上文图7)或适合于执行图9中描绘的步骤的任何其它电路来执行图9中描绘的方法。能够执行图9中的步骤的PGA电路可包含输入级和某一数目‘n’个增益级，其中‘n’为任何整数。举例来说，根据图7中描绘的实施例，在PGA 770中n＝4。此外，增益级中的每一者可包含基于晶体管的开关以将输入信号耦合到增益信号。举例来说，增益级‘i’中的开关可使用例如PGA 770中的晶体管350-i(参看图7)等晶体管，其中‘i’为1与‘n’之间的整数。能够执行图9中描绘的步骤的PGA电路还可包含使用增益信号来提供经放大的输出信号的差分放大器电路。举例来说，可使用例如PGA 770中的电路160等差分放大器电路(参看图7)。
在步骤910中，在PGA电路的输入级处接收输入信号。在一些实施例中，输入信号可为VSi 571(参看图5)。在步骤920中，输入级从输入信号产生门信号。举例来说，当开关信号为‘低’时，由输入级提供的门信号可为例如VGi 591(参看图5)。在步骤930中，通过处理器芯片将迭代参数‘i’设置为一(i＝1)。迭代参数‘i’可从1变化到‘n’，其中‘n’为根据一些实施例的PGA电路中的增益级的数目。在步骤940中，选择‘第i’增益级。在步骤950中，将输入信号提供到增益级。在步骤960中，检查用于‘第i’增益级的开关信号。举例来说，开关信号可作为提供到PGA 770(参看图7)中的‘第i’增益级的信号100-i。在步骤970中，决定用于‘第i’增益级的开关信号是‘接通’(‘高’)还是‘断开’(‘低’)。
如果开关信号‘断开’，那么在步骤980中将步骤920中产生的门信号提供到由‘第i’增益级包含的开关中的晶体管。此步骤将产生使‘第i’增益级中的开关‘断开’的效应。此可有效地从PGA中的信号放大移除‘第i’增益级。在步骤985中通过处理器芯片使迭代参数‘i’递增一，且从步骤940开始重复所述步骤直到迭代参数‘i’达到值‘n’为止。如果在步骤970中开关信号为‘接通’，那么在步骤990中将来自‘第i’增益级的增益信号提供到PGA电路中的差分放大器。因此，在步骤995中通过差分放大器产生经放大的输出信号。
本文中描述的实施例仅为示范性的。所属领域的技术人员可通过具体揭示的实施例认识到各种替代实施例。也希望那些替代实施例在本发明的范围内。因而，所述实施例仅受所附权利要求书限制。

Claims (20)

1.一种开关电路，其包括：
第一晶体管，其具有用以接收输入信号的源极、用以提供输出信号的漏极以及栅极；
第二晶体管，其可操作以接收开关信号，并在所述开关信号为“接通”时将栅极电压耦合到所述第一晶体管的所述栅极；以及
第三晶体管，其可操作以接收所述开关信号，并在所述开关信号为“断开”时将栅极信号耦合到所述第一晶体管的所述栅极，
其中所述第一晶体管可操作以：
针对所述输入信号的值在所述开关信号为“断开”时由所述栅极信号断开，且
在所述开关信号为“接通”时由所述栅极电压接通，并基于所述输入信号输出所述输出信号。
2.根据权利要求1所述的开关电路，其中所述第二晶体管可操作以在所述第二晶体管的源极处接收所述栅极电压并在所述第二晶体管的栅极处接收所述开关信号，且所述第一晶体管的所述栅极耦合到所述第二晶体管的漏极，
其中所述第三晶体管可操作以在所述第三晶体管的源极处接收所述栅极信号并在所述第三晶体管的栅极处接收所述开关信号，且所述第一晶体管的所述栅极耦合到所述第三晶体管的漏极，以及
其中所述第二晶体管的所述栅极耦合到所述第三晶体管的所述栅极。
3.根据权利要求1所述的开关电路，其进一步包含反相器，其耦合到所述第二晶体管的栅极和所述第三晶体管的栅极，所述开关信号通过所述反相器而提供至所述第二晶体管和所述第三晶体管。
4.根据权利要求1所述的开关电路，其进一步包含输入级，其包括用于接收所述输入信号的第一节点和用于提供栅极信号的第二节点，
其中所述输入级可操作以基于所述输入信号来产生所述栅极信号。
5.根据权利要求4所述的开关电路，其中所述输入级包含第四晶体管和第五晶体管，且其中：
所述第一节点耦合至所述第一晶体管的所述源极、所述第四晶体管的漏极以及所述第五晶体管的栅极，
所述第二节点耦合到所述第三晶体管的源极、所述第四晶体管的源极和栅极以及所述第五晶体管的源极，以及
所述第五晶体管的漏极耦合到接地。
6.根据权利要求5所述的开关电路，其中所述第四晶体管和所述第五晶体管为NMOS晶体管。
7.根据权利要求4所述的开关电路，其中所述第一晶体管和所述第二晶体管的衬底耦合到所述第二节点，且
其中所述第二晶体管的所述衬底耦合到所述第二晶体管的源极。
8.根据权利要求7所述的开关电路，其中所述输出节点：
通过第一电阻耦合到接地，并
通过第二电阻耦合到所述第三晶体管的源极。
9.根据权利要求8所述的开关电路，其进一步包含：
第一反相器，其耦合到所述第二晶体管的栅极和所述第三晶体管的栅极的；以及
第二反相器，其耦合到所述第三晶体管的所述栅极，
其中通过所述第一反相器和所述第二反相器来提供所述开关信号。
10.根据权利要求8所述的开关电路，其中所述第三晶体管可操作以接收低于所述栅极电压的第二栅极电压。
11.根据权利要求1所述的开关电路，其中所述第一晶体管为NMOS晶体管。
12.根据权利要求1所述的开关电路，其中所述第二晶体管为PMOS晶体管，且所述第三晶体管为NMOS晶体管。
13.一种可编程增益放大器，其包括：
至少一个增益级，其可操作以使用输入信号提供增益信号，所述至少一个增益级包含可操作以激活所述至少一个增益级并使用开关信号来提供增益信号的如权利要求1所述的开关电路；以及
放大器，其可操作以从所述增益信号提供输出信号。
14.根据权利要求13所述的可编程增益放大器，其进一步包含输入级，所述输入级具有用于耦合所述输入信号的第一节点和用于提供所述栅极信号的第二节点，
其中所述输入级可操作以基于所述输入信号产生所述栅极信号。
15.根据权利要求14所述的可编程增益放大器，其中所述至少一个增益级包含电阻，所述电阻直接耦合到所述输入级中的所述第一节点。
16.根据权利要求14所述的可编程增益放大器，其包含多个增益级，每个增益级包括各自的电阻和各自的开关电路以激活所述增益级并使用各自的开关信号来提供各自的增益信号，
其中每个增益级中的各自的电阻耦合到前一增益级中的各自的电阻。
17.根据权利要求16所述的可编程增益放大器，其中在所述输入级的所述第二节点中的所述栅极信号被耦合到每个增益级中的各自的所述开关电路，以便在所述开关信号为“关断”时针对所述输入信号的值而关断各自的所述开关电路。
18.一种系统，其包含：
可编程增益放大器PGA，其包括至少一个增益级，所述至少一个增益级包括如权利要求1所述的开关电路以及一放大器；以及
处理器，其可操作以控制可编程增益放大器中的所述开关电路，且
其中所述处理器可操作以：
将迭代参数设置为一；
基于所述迭代参数而选择所述PGA的增益级；
确定用于所述PGA的经选定的所述增益级的开关信号为“接通”还是“断开”；以及
响应于对所述开关信号为“断开”的确定，将所述迭代参数增加一并选择所述PGA中的下一增益级，且
其中所述PGA可操作以：
如果所述开关信号为“关断”，则将栅极信号提供到经选定的所述增益级的所述开关电路中的晶体管从而“断开”所述开关电路；以及
如果所述开关信号为“接通”，则将增益信号从经选定的所述增益级的所述开关电路提供到所述放大器。
19.根据权利要求18所述的系统，其中所述PGA进一步包含输入级，其具有用以耦合输入信号的第一节点和用以提供栅极信号的第二节点，
其中所述输入级可操作以基于所述输入信号来产生所述栅极信号，且
其中所述开关电路可操作以基于所述输入信号产生所述增益信号。
20.根据权利要求19所述的系统，其中所述PGA包含多个增益级，每个增益级包括各自的电阻和各自的开关电路以激活所述增益级并使用各自的开关信号来提供各自的增益信号，
其中每个增益级中的各自的电阻耦合到前一增益级中的各自的电阻，且
其中在所述输入级的所述第二节点中的所述栅极信号被耦合到每个增益级中的各自的所述开关电路，以便在所述开关信号为“关断”时针对所述输入信号的值而关断各自的所述开关电路。
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