CN106409697A - 芯片内高速差分信号的管脚排布方法 - Google Patents
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Abstract
本发明揭示了一种芯片内高速差分信号的管脚排布方法，包括将基板分成触点阵列，将传输信号，以及接收信号分别进行分组，每2个、3个或者4个一组，将分组后的接收触点对，以及分组后的传输触点对沿着基板的横向依次排列，每组接收触点对之间设有接地触点，每组传输触点对之间设有接地触点，每组接收触点对中相邻接收触点对之间偏移至少一行，每组传输触点对中相邻传输触点对之间偏移至少一行。本发明能够在保证信号传输质量的同时，减少芯片封装的面积，减少PCB板的层数，降低芯片开发成本，以及减少PCB板设计成本。
Description
技术领域
本发明涉及一种封装设计技术领域，尤其是涉及一种芯片内高速差分信号的管脚排布方法。
背景技术
随着微电子技术的飞速发展，大规模集成电路高集成度、高时钟频率以及低功耗的发展趋势，对系统互联设计提出了严峻的挑战。
随着信号传输速率的不断提高，芯片封装结构非理想寄生分布特性将导致衰减、串扰等一系列信号完整性问题，成为制约系统整体性能的主要因素。
针对高速信号传输，差分信号传输方式相对于单端传输方式，具有抑制共模噪声、提高噪声余量的显著优势。随着传输速率的逐步提高，对高速差分信号在芯片内部的排布提出了更高的要求。如中国专利文献CN 102859685 A公开了一种用于收发器封装的互联图案，包括信号触点和接地触点位于沿互联封装诸如BGA封装的至少一个边缘的至少两个平行的直线中，在第一行中，多个接地触点中的每个位于两对用于接收差分信号的触点之间。在第二行中，多个接地触点中的每个位于两对用于发送差分信号的触点之间，第二行中的接地触点相对于第一行中的接地触点偏移一列(或一个触点)。虽然减少了接地触点的数量相应的提高了性能，但无法相应的减少基板的面积，同时兼顾PCB设计层数要求。
发明内容
本发明的目的在于克服现有技术的缺陷，提供一种芯片内高速差分信号的管脚排布方法，能够保证信号质量的同时，减少芯片封装的面积，减少PCB板的层数。
为实现上述目的，本发明提出如下技术方案：一种芯片内高速差分信号的管脚排布方法，其特征在于，包括以下步骤：
一种芯片内高速差分信号的管脚排布方法，包括以下步骤：
S101，将基板分成N行，M列触点阵列；
S102，将高速差分信号的接收触点对分组，以及传输触点对分组；
S103，将分组后的接收触点对，以及分组后的传输触点对沿着基板的横向依次排列，每组接收触点对之间设有接地触点，每组传输触点对之间设有接地触点，每组接收触点对中相邻接收触点对之间偏移至少一行，每组传输触点对中相邻传输触点之间偏移至少一行。
优选地，所述将高速差分信号的接收触点对分组，以及传输触点对分组包括将接收触点对每三个分组，将传输触点对每三个分组，且所述每组接收触点对与每组传输触点对偏移两列排布。
优选地，所述接收触点对包括正极接收触点和负极接收触点，传输触点对包括正极传输触点对和负极传输触点对，每组接收触点对中的接收触点对按照正极接收触点、负极接收触点依次排列于同行触点上，每组传输触点对中的传输触点对按照负极传输触点、正极传输触点依次排列于同行触点上。
优选地，所述基板的边缘触点上设有一接收触点对，以及一传输触点对。
优选地，所述将高速差分信号的接收触点对分组，以及传输触点对分组包括将接收触点对每两个分组，将传输触点对每两个分组。
优选地，所述将高速差分信号的接收触点对分组，以及传输触点对分组包括将接收触点对每四个分组，将传输触点对每四个分组。
优选地，所述每组接收触点对与所述每组传输触点对同列排布，所述接收触点对和与所述接收触点对相配合的传输触点对同列排布，且所述每组接收触点对之间设有一列接地触点，每组传输触点之间设有一列接地触点，每组接收触点对与每组传输触点对之间设有一行接地触点。
优选地，所述接收触点对包括正极接收触点和负极接收触点，传输触点对包括正极传输触点对和负极传输触点对，每组接收触点对中的接收触点对按照正极接收触点、负极接收触点依次排列于同行触点上，每组传输触点对中的传输触点对按照正极传输触点、负极接收触点依次排列与同行触点上。
优选地，所述将高速差分信号的接收触点对分组，以及传输触点对分组包括将接收触点对每三个分组，将传输触点对每两个分组。
优选地，所述每组传输触点对中相邻传输触点对之间偏移两行。
本发明的有益效果是：
本发明所述的芯片内高速差分信号的管脚排布方法能够在保证信号质量的同时，减少芯片封装的面积，减少PCB板的层数，降低芯片开发成本，及PCB板设计成本。
附图说明
图1是本发明的芯片内高速差分信号的管脚排布方法一示意图；
图2是本发明的芯片内高速差分信号的管脚排布方式一示意图；
图3是本发明的芯片内高速差分信号的管脚排布方式二示意图；
图4是本发明的芯片内高速差分信号的管脚排布方式三示意图；
图5是本发明的CTC8096芯片内高速差分信号的管脚排布方式示意图。
具体实施方式
下面将结合本发明的附图，对本发明实施例的技术方案进行清楚、完整的描述。
结合图1、图2、图3和图4所示，本发明所揭示的一种芯片内高速差分信号的管脚排布方法，所述芯片采用BGA(Ball Grid Array，球栅阵列)封装技术进行封装，本发明所述的高速差分信号的管脚排布方法，不仅能够满足信号传输质量的要求，还能够减少芯片封装的面积，满足PCB(Printed Circuit Board，印刷电路板)板设计层数的要求，本实施例中，以传输速率小于15Gbps的高速差分信号管的管脚排布对本发明所揭示的芯片内管脚排布方法以及应用该方法进行封装的芯片作进一步的说明。
具体的，所述一种芯片内高速差分信号的管脚排布方法包括：
S101，将基板分成N行，M列触点阵列；
本实施例中，以设有8行，24列触点阵列的基板为例进行详细的说明，如图2所示，在8行，24列触点阵列上设置有16对高速差分信号的接收信号，以及与所述16对接收信号相配合的传输信号，每对高速差分信号的接收信号对应一个接收触点对，每对高速差分信号的传输信号对应一个传输触点对，所述接收触点对包括正极接收触点和负极接收触点，传输触点对包括正极传输触点和负极传输触点。
更进一步地，为了更方便、直观的显示16对接收信号，以及16对传输信号的管脚排布，所述触点阵列的行分别用数字1，2，3，4，5，6，7，8表示，所述触点阵列的列分别用字母A，B，C，D，E，F，G，H，J，K，L，M，N，P，R，T，U，V，W，Y，AA，AB，AC，AD表示，并且16对高速差分信号接收触点对分别用SRX0_P/SRX0_N，SRX1_P/SRX1_N，S RX2_P/SRX2_N，SRX3_P/SRX3_N，SRX4_P/SRX4_N，SRX5_P/SRX5_N，SRX6_P/SRX6_N，SRX7_P/SRX7_N，SRX8_P/_SRX8_N，SRX9_P/SRX9_N，SRX10_P/SRX10_N，SRX11_P/SRX11_N，SRX12_P/SRX12_N，SRX13_P/SRX13_N，SRX14_P/SRX14_N，SRX15_P/SRX15_N表示，16 对高速差分信号传输触点对分别用STX0_P/STX0_N，STX1_P/STX1_N，S TX2_P/STX2_N，STX3_P/STX3_N，STX4_P/STX4_N，STX5_P/STX5_N，STX6_P/STX6_N，STX7_P/STX7_N，STX8_P/STX8_N，STX9_P/STX9_N，STX10_P/STX10_N，STX11_P/STX11_N，STX12_P/STX12_N，ST X13_P/STX13_N，STX14_P/STX14_N，STX15_P/STX15_N表示。
S102，将高速差分信号的接收触点对分组，以及传输触点对分组；
如图2和图3所示，图2中是将高速差分信号的接收触点对每两个进行分组，以及传输触点对每两个进行分组，图3中是将高速差分信号的接收触点对每四个进行分组，以及传输触点对每四个进行分组，进一步地，每个接收触点对和与之相配合的传输触点对处于同列并排布在基板上，优选地，每个接收触点对和与之相配合的传输触点对之间设有两个接地触点，如图2中的接收触点对SRX0_P/SRX0_N与传输触点对STX0_P/STX0_N处于同列并排布在基板的A列上，并且接收触点对SRX0_P/SRX0_N中的负极接收触点SRX0_N与传输触点对STX0_P/STX0_N中的正极传输触点STX0_P之间设有两个接地触点。
S103，将分组后的接收触点对，以及分组后的传输触点对沿着基板的横向依次排列，每组接收触点对之间设有接地触点，每组传输触点对之间设有接地触点，每组接收触点对中相邻接收触点对之间偏移至少一行，每组传输触点对中相邻传输触点之间偏移至少一行。
如图2所示，16个高速差分信号的接收触点对共分为8组，沿着基板的横向依次排列，8组接收触点对沿着基板的上边缘进行横向排列，并且每组接收触点对中的接收触点对按照正极接收触点、负极接收触点依次排列于同行触点上，具体的，第一组接收触点对中的接收触点对SRX0_P/SRX0_N设于基板的2行，A列中，接收触点对SRX1_P/SRX1_N设于基板的1行，B列中，接收触点对SRX0_P/SRX0_N的正极接收触点SRX0_P与接收触点对SRX1_P/SRX1_N的负极接收触点SRX1_N处于同一行，位于2行；每两组接收触点对之间都设有接地触点，具体的，第二组接收触点对与第一组接收触点对之间设有一列接地触点，第三组接收触点对与第二组接收触点对之间设有一列接地触点，因此8组接收触点对之间都设有一列接地触点，使得设有8行，24列触点阵列的基板刚好放下16对接收信号。
同样的，与每组接收触点对相配合的每组传输触点对之间也同样的沿着基板的横向依次排列，每两组传输触点对之间都设有接地触点，并且每组传输触点对中的传输触点对按照正极传输触点、负极接收触点依次排列与同行触点上，即传输触点对STX0_P/STX0_N设于基板的6行，A列，传输触点对STX1_P/STX1_N设于基板的5行，B列，传输触点对STX0_P/STX0_N的正极传输触点与传输触点对STX1_P/STX1_N的负极传输触点STX1_N处于同一行，位于第6行。
进一步地，每组传输触点对和与之相配合的每组接收触点对处于相同的列，所述接收触点对和与所述接收触点对相配合的传输触点对同列排布，并且每组接收触点对和与之相配合的每组传输触点对之间设有一行接地触点，具体的，第一组传输触点对与第一组接收触点对都位于A列和B列，第二组传输触点对与第一组传输触点对之间设有C列接地触点，第一组接收触点对与第一组传输触点对之间设有一行接地触点，即第4行接地触点；每组接收触点对中的相邻接收触点对之间偏移一行，本实施例中，每组中的接收触点对位于右侧的接收触点对向下偏移一行，使得前一个接收触点对的正极接收触点与后一个接收触点对的负极接收触点处于同一行，整体呈锯齿形分布。
通过上述方法进行高速差分信号引脚的排列，使得设有8行、24列触点阵列的基板刚好放下16对传输信号和16对接收信号；
如图3所示，将16对传输信号，以及16对接收信号每四个进行分组排列，每组接收触点对和与之相配合的每组传输触点对处于同列并排列在基板上，所述每组接收触点对之间设有一列接地触点，每组传输触点对之间设有一列接地触点，每组接收触点对与每组传输触点对之间设有一行接地触点，每组接收触点对中的相邻接收触点对偏移一行，每组传输触点对中的相邻传输触点对偏移一行，具体的，四组接收触点对从E列开始沿着基板的上边缘依次进行横向排列，并且每组接收触点对之间设有一列接地触点，同样的，四组传输触点对从E列开始依次进行横向排列，使得每组接收触点对与每组传输触点对占据相同的列，并且每组接收触点对中的接收触点对，如SRX0_P/SRX0_N，与每组传输触点对中的传输触点对，如STX0_P/STX0_N，两者处于相同的列，如图中的E列，每组接收触点对与每组传输触点对之间都设有一行接地触点，如图中的第4行接地触点，每组接收触点对之间设有一列接地触点，如图中的J列接地触点。
更进一步地，每组接收触点对中的接收触点对按照正极接收触点、负极接收触点依次排列于同行触点上，每组传输触点对中的传输触点对按照正极传输触点、负极接收触点依次排列与同行触点上，具体的，每组接收触点对中的第一接收触点对，如图中第一组接收触点对中的第一个接收触点对SRX0_P/SRX0_N和第三接收触点对SRX2_P/SRX2_N向下偏移一行，使得第一组接收触点对中第一接收触点对的正极接收触点、第二接收触点对的负极接收触点、第三接收触点对的正极接收触点，以及第四接收触点对的负极接收触点处于同一行中，如图中的第2行，每组接收触点对整体呈锯齿状排列。
同样的，每组传输触点对中的第一传输触点对，如图中第一组传输触点对中的第一个传输触点对STX0_P/STX0_N和第三接收触点对STX2_P/STX2_N向下偏移一行，使得第一组传输触点对中第一传输触点对的正极接收触点、第二传输触点对的负极接收触点、第三传输触点对的正极接收触点，以及第四传输点对的负极接收触点处于同一行中，如图中的第6行，每组接收触点对整体呈锯齿状排列，通过此种方法对高速差分信号管脚进行排布，能够节约A、B、C、D四列触点，能够减少芯片封装面积。
当然，还可以通过将高速差分信号的接收信号与传输信号每三个进行分组进行排列，且所述每组接收触点对与每组传输触点对偏移两列排布，基板的边缘触点上设有一接收触点对，以及一传输触点对。通过这种方式对高速差分信号的引脚的合理排布，能够有效的减少芯片封装的面积。
如图4所示，高速差分信号的接收信号每三个为一组，由于采用16对接收信号，以及16对传输信号，因此分为5组后余下一对接收信号和传输信号，余下的接收信号和传输信号设于基板边缘，本实施例中，接收触点对SRX0_P/SRX0_N，以及传输触点对STX15_P/STX15_N单独排布在基板上，接收触点对SRX0_P/SRX0_N设于C列中，其余5组接收触点对沿着基板的上边缘依次排列，每组接收触点对之间设有接地触点，第一组接收触点对与接收触点对SRX0_P/SRX0_N之间同样设有接地触点。
传输触点对STX15_P/STX15_N设于A列，C列中，并且5组传输触点对从第4行，C列开始依次沿着横向排列，每组传输触点对之间设有接地触点，第五组传输触点对与传输触点对STX15_P/STX15_N之间同样设有接地触点。
进一步地，每组接收触点对中的接收触点对之间偏移一行，每组传输触点对中相邻传输触点之间偏移一行，使得每组接收触点对中的接收触点对按照负极接收触点、正极接收触点依次排列于同行触点上，每组传输触点对中的传输触点对按照正极传输触点、负极接收触点依次排列与同行触点上，具体的，如图4中所示，每组接收触点对中的中间一个接收触点对向下偏移一行，如第一组接收触点对中中间的接收触点对SRX2_P/SRX2_N向下偏移一行，使得接收触点对SRX1_P/SRX1_N的负极接收触点，接收触点对SRX2_P/SRX2_N的正极接收触点，接收触点对SRX3_P/SRX3_N的正极接收触点处于同一行，即图中的第2行，每组传输触点对中的中间一个传输触点对向上偏移一行，如第一组传输触点对中中间的传输触点对STX1_P/STX1_N向上偏移一行，使得传输触点对STX0_P/STX0_N的正极传输触点，传输触点对STX1_P/STX1_N的负极传输触点，传输触点对STX3_P/STX3_N的正极传输触点处于同一行，即图中的第5行，使得整体呈互补的山形结构，通过此种方法对高速差分信号进行排布，节约了A、B两列触点，同时节约了第8行触点。
如图5所示，一种采用上述管脚排布方法封装的芯片，本实施例中，以型号为CTC8096的芯片为例，CTC8096芯片的管脚图如图所示，所述CTC8096芯片的管脚图排布方式权衡各种因素，其中，接收信号采用如图5所示的山形排布方式，传输信号综合面积和串扰的考虑，对传输信号进行部分调整和变形，采用长锯齿型的排布，具体的如图5所示，CTC8096芯片共采用20对传输信号和21对接收信号，本实施例中，其中传输信号每2个一组，采用长锯齿形排布方式，沿着基板的底边缘排列在基板上。
具体的，20对传输信号用HS0_S0_TX2_P/HS0_S0_TX2_N，HS0_S0_TX3_P/HS0_S0_TX3_N，HS0_S1_TX0_P/HS1_S1_TX0_N，HS0_S1_TX1_P/HS1_S1_TX1_N，HS0_S1_TX2_P/HS1_S1_TX2_N，HS0_S1_TX3_P/HS0_S1_TX3_N，HS0_S2_TX0_P/HS0_S2_TX0_N，HS0_S2_TX1_P/HS0_S2_T X1_N，HS0_S2_TX2_P/HS0_S2_TX2_N，HS0_S2_TX3_P/HS0_S2_TX3_N，HS0_S3_TX0_P/HS0_S3_TX0_N，HS0_S3_TX1_P/HS0_S3_TX1_N，HS0_S3_TX2_P/HS0_S3_TX2_N，HS0_S3_TX3_P/HS0_S3_TX3_N，HS0_S4_T X0_P/HS0_S4_TX0_N，HS0_S4_TX1_P/HS0_S4_TX1_N，HS0_S4_TX2_P/HS0_S4_TX2_N，HS0_S4_TX3_P/HS0_S4_TX3_N，HS0_S5_TX0_P/HS0_S5_TX0_N，HS0_S5_TX1_P/HS0_S5_TX1_N表示。
21对接收信号用HS0_S1_RX0_P/HS1_S1_RX0_N，HS0_S1_RX1_P/H S1_S1_RX1_N，HS0_S1_RX2_P/HS1_S1_RX2_N，HS0_S1_RX3_P/HS0_S1_RX3_N，HS0_S2_RX0_P/HS0_S2_RX0_N，HS0_S2_RX1_P/HS0_S2_RX 1_N，HS0_S2_RX2_P/HS0_S2_RX2_N，HS0_S2_RX3_P/HS0_S2_RX3_N，HS0_S3_RX0_P/HS0_S3_RX0_N，HS0_S3_RX1_P/HS0_S3_RX1_N，HS0_S3_RX2_P/HS0_S3_RX2_N，HS0_S3_RX3_P/HS0_S3_RX3_N，HS0_S4_RX0_P/HS0_S4_RX0_N，HS0_S4_RX1_P/HS0_S4_RX1_N，HS0_S4_RX2_P/HS0_S4_RX2_N，HS0_S4_RX3_P/HS0_S4_RX3_N，HS0_S5_RX0_P/HS0_S5_RX0_N，HS0_S5_RX1_P/HS0_S5_RX1_N，HS0_S5_RX2_P/HS0_S5_RX2_N，HS0_S5_RX3_P/HS0_S5_RX3_N表示。
进一步地，20对传输触点对每2个一组，共分为10组，从第5行，E列依次沿着基板的底边缘横向进行排布，每组中相邻传输触点对之间偏移两行，具体的，传输触点对HS0_S0_TX2_P/HS0_S0_TX2_N处于第5行、E列，HS0_S0_TX3_P/HS0_S0_TX3_N处于第7行、F列，第一组传输触点对中中的传输触点对HS0_S0_TX3_P/HS0_S0_TX3_N相对于传输触点对HS0_S0_TX2_P/HS0_S0_TX2_N向下偏移两行，其余的每组传输触点对中传输触点对依次偏移两行进行排布。
21对接收触点对每3个一组，分为6组，余下的3个触点对单独排布，具体的，第2行、C列设有接收触点对HS0_S2_RX0_P/HS0_S2_RX0_N，第1行、D列设有HS0_S2_RX1_P/HS0_S2_RX1_N，第8行，A例设有接收触点对HS0_S1_RX0_P/HS1_S1_RX0_N；从F列开始沿着基板上边缘依次排布有5组接收触点对，并且每组接收触点对之间设有接地触点；所述5组接收触点对与10组传输触点对之间设有接地触点；第六组接收触点对从第4行、A列排布，具体的，第4行、A列和B列中设有接收触点对HS0_S1_RX1_P/HS1_S1_RX1_N，第5行、B列和C列中设有接收触点对HS0_S1_RX2_P/HS1_S1_RX2_N，以及第6行、A列和B列中设有接收触点对HS0_S1_RX3_P/HS0_S1_RX3_N；每组接收触点对中位于中间的接收触点对偏移一行，使得接收触点对呈山形分布，并且每组接收触点对中的接收触点对按照负极接收触点、正极接收触点依次排列于同行触点上，如图5中的第2行中的5组接收触点对。
本发明所述的芯片内高速差分信号的管脚排布方法可以根据实际需求，进行组合使用，本发明所述的芯片内高速差分信号的管脚排布方法能够在保证信号质量的同时，减少芯片封装的面积，减少PCB板的层数，降低芯片开发成本，及PCB板设计成本。
本发明的技术内容及技术特征已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰，因此，本发明保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求所涵盖。
Claims (10)
1.一种芯片内高速差分信号的管脚排布方法，其特征在于，包括以下步骤：
S101，将基板分成N行，M列触点阵列；
S102，将高速差分信号的接收触点对分组，以及传输触点对分组；
S103，将分组后的接收触点对，以及分组后的传输触点对沿着基板的横向依次排列，每组接收触点对之间设有接地触点，每组传输触点对之间设有接地触点，每组接收触点对中相邻接收触点对之间偏移至少一行，每组传输触点对中相邻传输触点之间偏移至少一行。
2.根据权利要求1所述的方法，其特征在于，所述将高速差分信号的接收触点对分组，以及传输触点对分组包括将接收触点对每三个分组，将传输触点对每三个分组，且所述每组接收触点对与每组传输触点对偏移两列排布。
3.根据权利要求2所述的方法，其特征在于，所述接收触点对包括正极接收触点和负极接收触点，传输触点对包括正极传输触点对和负极传输触点对，每组接收触点对中的接收触点对按照负极接收触点、正极接收触点依次排列于同行触点上，每组传输触点对中的传输触点对按照正极传输触点、负极传输触点依次排列于同行触点上。
4.根据权利要求2所述的方法，其特征在于，所述基板的边缘触点上设有一接收触点对，以及一传输触点对。
5.根据权利要求1所述的方法，其特征在于，所述将高速差分信号的接收触点对分组，以及传输触点对分组包括将接收触点对每两个分组，将传输触点对每两个分组。
6.根据权利要求1所述的方法，其特征在于，所述将高速差分信号的接收触点对分组，以及传输触点对分组包括将接收触点对每四个分组，将传输触点对每四个分组。
7.根据权利要求5或6所述的方法，其特征在于，所述每组接收触点对与所述每组传输触点对同列排布，所述接收触点对和与所述接收触点对相配合的传输触点对同列排布，且所述每组接收触点对之间设有一列接地触点，每组传输触点对之间设有一列接地触点，每组接收触点对与每组传输触点对之间设有一行接地触点。
8.根据权利要求5或6所述的方法，其特征在于，所述接收触点对包括正极接收触点和负极接收触点，传输触点对包括正极传输触点对和负极传输触点对，每组接收触点对中的接收触点对按照正极接收触点、负极接收触点依次排列于同行触点上，每组传输触点对中的传输触点对按照正极传输触点、负极接收触点依次排列与同行触点上。
9.根据权利要求1所述的方法，其特征在于，所述将高速差分信号的接收触点对分组，以及传输触点对分组包括将接收触点对每三个分组，将传输触点对每两个分组。
10.根据权利要求9所述的方法，其特征在于，所述每组传输触点对中相邻传输触点对之间偏移两行。
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- 2016-11-03 CN CN201610957544.6A patent/CN106409697A/zh active Pending
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