CN106341106A - 双重采样状态保持触发器 - Google Patents

Abstract

本发明公开一种装置和方法的实施例。在实施例中，公开一种触发器电路。所述触发器电路包括：主锁存器；从锁存器，所述从锁存器连接到所述主锁存器；以及双重功能电路，所述双重功能电路连接在所述主锁存器和所述从锁存器之间，且被配置成执行状态保持和双重采样。

Description

双重采样状态保持触发器

技术领域

本发明涉及触发器。

背景技术

触发器电路是可以用于多种应用中的数据存储的存储元件。例如，触发器电路被用作顺序逻辑的构建块。触发器电路可以通过在高电压和低电压之间切换时钟信号来控制。

发明内容

本发明公开一种装置和方法的实施例。在实施例中，公开一种触发器电路。触发器电路包括：主锁存器；从锁存器，该从锁存器连接到主锁存器；以及双重功能电路，该双重功能电路连接在主锁存器和从锁存器之间，且被配置成执行状态保持和双重采样。

在实施例中，气球锁存器包括第一对反相器和第一开关，第一开关被配置成由第一对互补信号控制。

在实施例中，影子锁存器包括第二对反相器和第二开关，第二开关被配置成由第二对互补信号控制。

在实施例中，触发器电路进一步包括开关电路，该等开关电路连接到触发器电路的输入端子、连接到主锁存器、连接到从锁存器、连接到气球锁存器且连接到影子锁存器。

在实施例中，触发器电路进一步包括控制电路，该控制电路被配置成基于时钟信号和该时钟信号的延迟版本来产生用于开关电路的控制信号。

在实施例中，触发器电路进一步包括错误逻辑电路，该错误逻辑电路被配置成基于来自主锁存器、影子锁存器以及控制电路的信号来产生错误信号。

在实施例中，双重功能电路包括共享锁存器，该共享锁存器被配置成响应于第一对互补信号执行状态保持和双重采样。

在实施例中，共享锁存器包括一对反相器和开关，该开关被配置成由第一对互补信号控制。

在实施例中，触发器电路进一步包括开关电路，该等开关电路连接到触发器电路的输入端子、连接到主锁存器、连接到从锁存器且连接到共享锁存器。

在实施例中，触发器电路进一步包括：控制电路，该控制电路被配置成基于时钟信号和该时钟信号的延迟版本来产生控制信号；以及复用器逻辑电路，该复用器逻辑电路被配置成产生用于共享锁存器的传输门和开关电路的互补信号。

在实施例中，触发器电路进一步包括错误逻辑电路，该错误逻辑电路被配置成基于来自主锁存器、共享锁存器以及控制电路的信号来产生错误信号。

在实施例中，触发器装置包括：触发器电路，该触发器电路包括主锁存器、连接到主锁存器的从锁存器以及双重功能电路，该双重功能电路连接在主锁存器和从锁存器之间且被配置成执行状态保持和双重采样；电力管理单元，该电力管理单元被配置成产生用于触发器电路的通电信号和断电信号；以及时钟产生单元，该时钟产生单元被配置成产生用于触发器电路的时钟信号。

在实施例中，触发器电路包括：主锁存器；从锁存器，该从锁存器连接到主锁存器；双重功能电路，该双重功能电路连接在主锁存器和从锁存器之间，且被配置成执行状态保持和双重采样；以及开关电路，该等开关电路连接到触发器电路的输入端子、连接到主锁存器、连接到从锁存器且连接到双重功能电路。

在实施例中，双重功能电路包括：气球锁存器，该气球锁存器连接到从锁存器且被配置成执行状态保持；以及影子锁存器，该影子锁存器连接到主锁存器且被配置成执行双重采样。气球锁存器包括第一对反相器和第一开关，该第一开关被配置成由第一对互补信号控制。影子锁存器包括第二对反相器和第二开关，该第二开关被配置成由第二对互补信号控制。

在实施例中，触发器电路进一步包括控制电路，该控制电路被配置成基于时钟信号和该时钟信号的延迟版本来产生用于开关电路的控制信号。主锁存器和从锁存器包括传输门，该等传输门被配置成由时钟信号和该时钟信号的互补时钟信号控制。

在实施例中，控制电路包括“与非”门、具有反相输入的“与非”门以及两个反相器。

在实施例中，触发器电路进一步包括：控制电路，该控制电路被配置成基于时钟信号和该时钟信号的延迟版本来产生控制信号；以及复用器逻辑电路，该复用器逻辑电路被配置成产生用于双重功能电路的传输门和开关电路的互补信号。

在实施例中，双重功能电路包括共享锁存器，该共享锁存器被配置成响应于来自复用器逻辑电路的第一对互补信号执行状态保持和双重采样。共享锁存器包括一对反相器和开关，该开关被配置成由第一对互补信号控制。

在实施例中，一种用于操作触发器电路的方法包括：使用触发器电路来执行双重采样以及使用触发器电路来执行状态保持。

根据本发明的其它方面将从借助于本发明原理的实例说明的结合附图进行的以下详细描述中变得显而易见。

附图说明

图1是触发器装置的示意性框图。

图2描绘图1中所描绘的触发器装置的触发器电路的实施例，该实施例包括用于状态保持的气球锁存器和用于双重采样的影子锁存器。

图3是图2中所描绘的触发器电路的信号时序图。

图4描绘图1中所描绘的触发器装置的触发器电路的实施例，该实施例将共享锁存器用于状态保持和双重采样。

图5是图4中所描绘的触发器电路的信号时序图。

图6是根据本发明的实施例的用于操作触发器电路的方法的过程流程图。

贯穿描述，可以使用类似的参考标号来识别类似的元件。

具体实施方式

将容易理解，如本文中大体描述且在附图中示出的实施例的组件可以用各种各样不同的配置来布置和设计。因此，以下如图中所表示的各种实施例的更详细描述并非意图限制本发明的范围，而仅仅是表示各种实施例。尽管在图式中呈现了实施例的各个方面，但是除非特别地说明，否则图式未必按比例绘制。

在不脱离本发明精神或基本特性的情况下，可以其它特定形式实施本发明。所描述的实施例应视为在所有方面均仅为说明性而非限制性的。因此，本发明的范围由所附权利要求书而不是由此具体实施方式来指示。在权利要求书等效物的含义和范围内的所有变化均被涵盖在权利要求书的范围内。

贯穿本说明书对特征、优点或类似语言的涉及并不暗示可以本发明实现的所有特征和优点都应该在或在本发明的任何单一实施例中。相反地，涉及特征和优点的语言应理解成意指结合实施例描述的特定特征、优点或特性包括在本发明的至少一个实施例中。因此，贯穿本说明书对特征和优点的论述以及类似语言可以(但未必)涉及同一实施例。

此外，本发明的所描述的特征、优点和特性可以任何合适方式在一个或多个实施例中组合。相关领域的技术人员将认识到，鉴于本文中的描述，本发明可在无特定实施例的特定特征或优点中的一个或多个特征或优点的情况下实践。在其它情况下，在某些实施例中可以认识到可能不是存在于本发明的所有实施例中的另外的特征和优点。

贯穿本说明书对“一个实施例”、“实施例”或类似语言的涉及意味着，结合所指示实施例而描述的特定特征、结构或特性包含在本发明的至少一个实施例中。因此，贯穿本说明书的短语“在一个实施例中”、“在实施例中”和类似语言可以但未必都涉及同一实施例。

在备用模式下关闭触发器电路的电源可以减少触发器电路中的漏电。然而，存储在触发器电路中的信息可以在断电之后丢失。避免丢失存储在触发器电路中的信息的技术包括使用状态保持触发器电路，该状态保持触发器电路具有保持其值的第二锁存器。

一些应用需要在触发器电路中更好的数据弹性。双重采样触发器电路可以用于改进触发器电路中的数据弹性，且减少由技术按比例缩放导致的过程余裕。例如，双重采样触发器电路可以对输入数据进行两次采样/记录，且使用后一采样值来检测主锁存器是否已经由于设置违约而发生故障。后一采样值还可以用于覆写由主锁存器在从锁存器中设定的值。

图1是触发器装置100的示意性框图。在图1中所描绘的实施例中，触发器装置包括：电力管理单元102；时钟产生单元104；触发器单元106，该触发器单元106包括多个触发器电路108-1、108-2、……、108-N(其中N是大于一的整数)；以及组合逻辑单元110。触发器装置可以实施为集成电路(IC)装置，例如IC芯片。触发器装置组合状态保持触发器电路和双重采样触发器电路的功能。具体来说，触发器装置可以执行状态保持以用于低泄漏电流，且执行双重采样以用于感测或用于增加弹性。

触发器装置100的电力管理单元102被配置成产生用于触发器电路108-1、……、108-N的电力管理信号。在图1中所描绘的实施例中，电力管理单元在触发器装置进入低电量模式之前产生用于触发器电路的保存信号“B1”，或在触发器装置退出低电量模式之后产生用于触发器电路的恢复信号“B2”。在一些实施例中，电力管理单元包括反相器，该反相器将保存信号B1转换成互补信号“B1′”，和/或将恢复信号B2转换成互补信号“B2′”。

触发器装置100的时钟产生单元104被配置成产生用于触发器电路108-1、……、108-N的时钟信号。在图1中所描绘的实施例中，时钟产生单元产生：用于双重采样功能性的两个时钟信号“CK”、“CK_DEL”，这两个时钟信号具有相同频率但具有不同的相位；以及可选的双重采样启用信号“TBEN”。时钟信号CK用于初始数据采样。时钟信号CK_DEL是时钟信号CK的延迟版本，且用于后一数据采样。在一些实施例中，时钟产生单元包括反相器，该反相器将时钟信号CK转换成互补信号“CK′”，将延迟时钟信号CK_DEL转换成互补信号“CLK_DEL′”，和/或将信号TBEN转换成互补信号“TBEN′”。

与典型的状态保持触发器电路或典型的双重采样触发器电路相比，图1中所描绘的触发器单元106的触发器电路108-1、……、108-N中的每一个触发器电路充当状态保持触发器电路且充当双重采样触发器电路。例如，每个触发器电路可以在断电之后保持所存储的信息。另外，每个触发器电路可以在不同时间点处顺序地对输入数据采样，例如，一个时间点在时钟信号CK的上升沿，而另一个时间点在时钟信号CK_DEL的上升沿，时钟信号CK_DEL是时钟信号CK的延迟版本。因为如图1中所描绘的每个触发器电路都可以执行状态保持以及双重采样，所以相对应的触发器装置可以用于需要高数据弹性的广泛范围的应用。

触发器装置100的组合逻辑单元110被配置成组合存储在触发器单元106的触发器电路108-1、……、108-N中的数据。在一些实施例中，组合逻辑单元在布尔电路中实施。组合逻辑单元可以用于对输入信号和存储数据执行布尔代数。组合逻辑单元的实例包括，但不限于，算术逻辑单元(ALU)、加法器、减法器、复用器和解复用器。

在一些实施例中，触发器电路108-1、……、108-N中的每一个触发器电路包括用于状态保持的气球锁存器和用于双重采样的影子锁存器。图2描绘图1中所描绘的触发器电路108的实施例，该实施例包括用于状态保持的气球锁存器和用于双重采样的影子锁存器。在图2中所描绘的实施例中，触发器电路208包括：输入端子212；主锁存器214；从锁存器216；双重功能电路218，该双重功能电路218包括用于执行状态保持的气球锁存器220和用于执行双重采样的影子锁存器222；开关电路224；控制逻辑电路226；错误逻辑电路228；以及输出端子230。触发器电路可以通过在断电后保持所存储的信息来执行状态保持，且通过在不同时间点处顺序地对输入数据采样来执行双重采样。图2中所描绘的触发器电路是图1中所描绘的触发器电路的一个可能的实施例。然而，图1中所描绘的触发器电路不限于图2中示出的实施例。

在图2中所描绘的触发器电路中，主锁存器214包括两个反相器232、234和第一传输门236。传输门可以在信号的输入和信号的输出之间选择性地通过或阻断信号。在一些实施例中，传输门包括PMOS晶体管和NMOS晶体管，且PMOS晶体管和NMOS晶体管的栅极端子以互补方式偏置，使得PMOS晶体管和NMOS晶体管两者被接通或断开。在图2中所描绘的实施例中，第一传输门由互补时钟信号“CK”、“CK′”控制。从锁存器216包括：两个反相器238、240；第二传输门242，该第二传输门242由互补控制信号“B2”、“B2′”控制；以及第三传输门244，该第三传输门244由互补时钟信号CK、CK′控制。在操作中，主锁存器在时钟信号CK的低相位中保存数据，且气球锁存器220在电源关闭之后保持该值。

气球锁存器220属于与主锁存器214和从锁存器216的电源域不同的电源域，且该不同的电源域在主锁存器和从锁存器的断电阶段中保持通电。在图2中所描绘的实施例中，气球锁存器包括两个反相器246、248以及第四传输门250，该第四传输门250由来自电力管理单元102的互补信号B1、B1′控制。在操作中，在触发器电路208的断电之前，切换保存信号B1，这样做使得将触发器电路的输出值Q保存在气球锁存器中。在触发器电路的通电之后，切换恢复信号B2以基于保存在气球锁存器中的值来重述从锁存器中的触发器电路的输出值Q。

影子锁存器222用于在时钟信号CK的延迟版本CK_DEL的低相位中保持输入数据“D”，且在延迟时钟CK_DEL的上升沿处将输入数据D传送到输出Q上。在图2中所描绘的实施例中，影子锁存器包括两个反相器252、254和第五传输门256，该第五传输门256由互补时钟信号CK_DEL、CK_DEL′控制。在操作中，如果输入数据D在时钟信号CK的上升沿与延迟时钟信号CK_DEL的上升沿之间的时间段期间改变，那么检测到可能的时序违约。因此，以新值更新输出Q且标记‘错误’信号。

控制逻辑电路226用于基于时钟信号CK和时钟信号CK的延迟版本CK_DEL来产生用于开关电路224的控制信号。在图2中所描绘的实施例中，控制逻辑电路包括“与非”门258、具有反相输入的“与非”门260以及两个反相器262、264。在图2中所描绘的实施例中，将时钟信号CK、CK_DEL对应地输入到“与非”门258和具有反相输入的“与非”门260中。将“与非”门258和具有反相输入的“与非”门260的输出“P0”、“P1”对应地输入到反相器262、264中，从反相器262、264输出信号“P0′”、“P1′”。

开关电路224用于接通或断开输入端子212、主锁存器214、从锁存器216、气球锁存器220、影子锁存器222、错误逻辑电路228以及输出端子230之间的连接。在图2中所描绘的实施例中，开关电路包括第六传输门266、第七传输门268、第八传输门270、第九传输门272、第十传输门274以及第十一传输门276。第六传输门266位于输入端子212和主锁存器214之间，且由互补时钟信号CK、CK′控制。第七传输门268位于输入端子212和影子锁存器222之间，且由互补时钟信号CK_DEL、CK_DEL′控制。第八传输门270位于主锁存器214和从锁存器216之间，且由互补信号P0、P0′控制。第九传输门272位于影子锁存器222和从锁存器之间，且由互补信号P1、P1′控制。第九传输门274位于从锁存器和气球锁存器之间，且由互补信号B2、B2′控制。第十一传输门276位于从锁存器和气球锁存器之间，且由互补信号B1、B1′控制。

错误逻辑电路228被配置成基于来自主锁存器214、影子锁存器222以及控制逻辑电路226的信号来产生错误信号“ERROR”。在图2中所描绘的实施例中，错误逻辑电路包括“异或”门278和具有反相输入的“与”门280。“异或”门接收来自主锁存器和来自影子锁存器的输入。将“异或”门的输出和来自控制逻辑电路的信号P1输入到具有反相输入的“与”门中，在该“与”门处产生错误信号ERROR。

图3是图2中所描绘的触发器电路208的信号时序图。如图3中示出，输入数据D在时钟信号CK的上升沿和延迟时钟信号CK_DEL的上升沿之间从逻辑0改变成逻辑1。在输入数据D的改变期间，触发器电路在从锁存器216中记录输入数据D的值变化(如在触发器电路的输出Q中示出)。另外，触发器电路在延迟时钟信号CK_DEL的上升沿和时钟信号CK的下降沿之间标记低电平有效信号ERROR。在触发器电路断电之前，切换保存信号B1，这样做使得将触发器电路的输出值Q保存在气球锁存器220中。在触发器电路通电之后，切换恢复信号B2以基于保存在气球锁存器中的值来恢复从锁存器216中的触发器电路的输出值Q。

在一些实施例中，触发器电路108-1、……、108-N中的每一个触发器电路使用一个锁存器用于状态保持和双重采样。图4描绘图1中所描绘的触发器电路108的实施例，该实施例将共享锁存器用于状态保持和双重采样，且使用传输复用器来选择所希望的功能。在图4中所描绘的实施例中，触发器电路408包括输入端子412、主锁存器414、从锁存器416、用于执行状态保持和双重采样的共享锁存器418、复用器逻辑电路420、开关电路424、控制逻辑电路426、错误逻辑电路428以及输出端子430。触发器电路可以通过在断电之后保持所存储的信息来执行状态保持，且通过在不同时间点处顺序地对输入数据采样来执行双重采样。图4中所描绘的触发器电路是图1中所描绘的触发器电路的一个可能的实施例。然而，图1中所描绘的触发器电路不限于图4中示出的实施例。

在图4中所描绘的触发器电路中，主锁存器414包括两个反相器432、434以及第一传输门436，该第一传输门436由互补时钟信号CK、CK′控制。从锁存器416包括：两个反相器438、440；第二传输门442，该第二传输门442由互补控制信号B2、B2′控制；以及第三传输门444，该第三传输门444由互补时钟信号CK、CK′控制。在实施例中，主锁存器在时钟信号CK的低相位中保存数据，且共享锁存器418在电源关闭之后保持该值。

在图4中所描绘的实施例中，共享锁存器418包括两个反相器446、448以及第四传输门450，该第四传输门450由互补控制信号“S2”、“S2′”控制。共享锁存器可以执行状态保持或双重采样。当共享锁存器用于执行状态保持时，在触发器电路的断电之前，切换控制信号S2，这样做使得将触发器电路的输出值Q保存在共享锁存器中。在触发器电路的通电之后，切换控制信号S3以基于保存在共享锁存器中的值来恢复从锁存器中的触发器电路的输出值Q。

当共享锁存器418用于执行双重采样时，共享锁存器在时钟信号CK的延迟版本CK_DEL的低相位中保持输入数据D，且在延迟时钟CK_DEL的上升沿中将输入数据D传送到输出Q上。如果输入数据D在时钟信号CK的上升沿和延迟时钟信号CK_DEL的上升沿之间的时间段期间改变，那么检测到可能的时序违约。因此，以新值更新输出Q且标记‘错误’信号。

控制逻辑电路426用于基于时钟信号CK和时钟信号CK的延迟版本CK_DEL来产生用于开关电路424的控制信号。在图4中所描绘的实施例中，控制逻辑电路包括“与非”门458、具有反相输入的“与非”门460以及两个反相器462、464。在图4中所描绘的实施例中，将时钟信号CK、CK_DEL对应地输入到“与非”门458和具有反相输入的“与非”门460中。将“与非”门458和具有反相输入的“与非”门460的输出“P0”、“P1”输入到反相器中，从该等反相器输出信号“P0′”、“P1′”。

复用器逻辑电路420被配置成产生用于共享锁存器418和开关电路424的互补信号。在图4中所描绘的实施例中，复用器逻辑电路包括五个逻辑单元476、477、478、479、480。第一逻辑单元476包括第五传输门461、第六传输门462以及反相器471。第二逻辑单元477包括第七传输门463、第八传输门464以及反相器472。第三逻辑单元478包括第九传输门465、第十传输门466以及反相器473。第四逻辑单元479包括第十一传输门467、第十二传输门468以及反相器474。第五逻辑单元480包括第十三传输门469、第十四传输门470以及反相器475。十个传输门中的每一个传输门都由互补信号“TBEN”、“TBEN′”控制。第一逻辑单元的传输门461、462接收信号CK_DEL′和0，且产生输出信号“S1”。第一逻辑单元的反相器471使信号S1反相以产生互补信号“S1′”。第二逻辑单元的传输门463、464接收信号CK_DEL′和B1′，且产生输出信号“S2”。第二逻辑单元的反相器472使信号S2反相以产生互补信号“S2′”。第三逻辑单元的传输门465、466接收信号P1′和B2，且产生输出信号“S3”。第三逻辑单元的反相器473使信号S3反相以产生互补信号“S3′”。第四逻辑单元的传输门467、468接收信号0和B1，且产生输出信号“S4”。第四逻辑单元的反相器474使信号S4反相以产生互补信号“S4′”。第五逻辑单元的传输门469、470接收信号P0′和CK，且产生输出信号“S5”。第五逻辑单元的反相器475使信号S5反相以产生互补信号“S5′”。

开关电路424用于接通或断开在输入端子412、主锁存器414、从锁存器416、共享锁存器418、错误逻辑电路428以及输出端子430之间的连接。在图4中所描绘的实施例中，开关电路包括第十五传输门482、第十六传输门484、第十七传输门486、第十八传输门488以及第十九传输门490。第十五传输门482位于输入端子和主锁存器之间且由互补时钟信号CK、CK′控制。第十六传输门484位于输入端子和共享锁存器之间且由互补时钟信号S1、S1′控制。第十七传输门486位于共享锁存器和从锁存器之间且由互补信号S3、S3′控制。第十九传输门488位于共享锁存器和从锁存器之间且由互补信号S4、S4′控制。第十九传输门490位于主锁存器和从锁存器之间且由互补信号S5、S5′控制。

错误逻辑电路428被配置成基于来自主锁存器414、共享锁存器418以及控制逻辑电路426的信号来产生错误信号“ERROR”。在图4中所描绘的实施例中，错误逻辑电路包括“异或”门492和具有反相输入的“与”门494。“异或”门接收对应地来自主锁存器和来自共享锁存器的输入“L1”、“L2”。将“异或”门492的输出和来自控制逻辑电路的信号P1输入到具有反相输入的“与”门494中，在该“与”门494处产生错误信号ERROR。

图5是图4中所描绘的触发器电路408的信号时序图。如图5中所示，输入数据D在时钟信号CK的上升沿和延迟时钟信号CK_DEL的上升沿之间从逻辑0变化到逻辑1。在输入数据D的改变期间，触发器电路在从锁存器416中记录输入数据D的值变化(如在触发器电路的输出Q中示出)。另外，触发器电路在延迟时钟信号CK_DEL的上升沿和时钟信号CK的下降沿之间标记低电平有效信号ERROR。在触发器电路断电之前，切换保存信号B1，这样做使得将触发器电路的输出值Q保存在共享锁存器418中，在触发器电路通电之后，切换恢复信号B2以基于保存在共享锁存器中的值来恢复从锁存器416中的触发器电路的输出值Q。

图6是根据本发明的实施例的用于操作触发器电路的方法的过程流程图。在框602处，使用触发器电路来执行双重采样。在框604处，使用触发器电路来执行状态保持。触发器电路可以与图1中所描绘的触发器电路、图2中所描绘的触发器电路和/或图4中所描绘的触发器电路相同或相似。

在以上描述中，提供各种实施例的具体细节。然而，可以在并没有这些具体细节中全部细节的情况下实践一些实施例。在其它情况下，为了简洁和清晰起见，除了本发明的各种实施例之外不再详细描述某些方法、过程、组件、结构和/或功能。

尽管以特定次序示出和描述了本文中的方法的操作，但是可以更改每个方法的操作次序，使得可以逆序执行某些操作，或使得可以至少部分地与其它操作同时执行某些操作。在另一实施例中，可以间断的和/或交替的方式实施不同操作的指令或子操作。

还应注意，本文中所描述的方法的至少一些操作可以使用存储于计算机可用存储媒体上的软件指令来实施，以供计算机执行。作为实例，计算机程序产品的实施例包括用于存储计算机可读程序的计算机可用存储媒体。

计算机可用存储媒体或计算机可读存储媒体可以是电子、磁性、光学、电磁、红外线或半导体系统(或设备或装置)。非暂时性计算机可用存储媒体和计算机可读存储媒体的实例包括半导体或固态存储器、磁带、可拆卸计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和光盘。光盘的当前实例包括具有只读存储器的高密度磁盘(CD-ROM)、具有读/写的高密度磁盘(CD-R/W)以及数字视频光盘(DVD)。

替代地，本发明的实施例可以完全实施于硬件中或实施于包含硬件元件和软件元件两者的实施方案中。在使用软件的实施例中，软件可以包括但不限于固件、常驻软件、微码等。

尽管已经描述和示出了本发明的具体实施例，但是本发明不限于如此描述和示出的部分的特定形式或布置。本发明的范围将由在此所附的权利要求书及其等效物限定。

Claims (20)

1.一种触发器电路，其特征在于，所述触发器电路包括：

主锁存器；

从锁存器，所述从锁存器连接到所述主锁存器；以及

双重功能电路，所述双重功能电路连接在所述主锁存器和所述从锁存器之间，且被配置成执行状态保持和双重采样。

2.根据权利要求1所述的触发器电路，其特征在于，所述双重功能电路包括：

气球锁存器，所述气球锁存器连接到所述从锁存器且被配置成执行状态保持；以及

影子锁存器，所述影子锁存器连接到所述主锁存器且被配置成执行双重采样。

3.根据权利要求2所述的触发器电路，其特征在于，所述气球锁存器包括第一对反相器和第一开关，所述第一开关被配置成由第一对互补信号控制。

4.根据权利要求3所述的触发器电路，其特征在于，所述影子锁存器包括第二对反相器和第二开关，所述第二开关被配置成由第二对互补信号控制。

5.根据权利要求2所述的触发器电路，其特征在于，进一步包括多个开关电路，所述开关电路连接到所述触发器电路的输入端子、连接到所述主锁存器、连接到所述从锁存器、连接到所述气球锁存器且连接到所述影子锁存器。

6.根据权利要求5所述的触发器电路，其特征在于，进一步包括控制电路，所述控制电路被配置成基于时钟信号和所述时钟信号的延迟版本来产生用于所述开关电路的多个控制信号。

7.根据权利要求6所述的触发器电路，其特征在于，进一步包括错误逻辑电路，所述错误逻辑电路被配置成基于来自所述主锁存器、所述影子锁存器以及所述控制电路的信号来产生错误信号。

8.根据权利要求1所述的触发器电路，其特征在于，所述双重功能电路包括共享锁存器，所述共享锁存器被配置成响应于第一对互补信号执行状态保持和双重采样。

9.根据权利要求8所述的触发器电路，其特征在于，所述共享锁存器包括一对反相器和开关，所述开关被配置成由所述第一对互补信号控制。

10.根据权利要求8所述的触发器电路，其特征在于，进一步包括多个开关电路，所述开关电路连接到所述触发器电路的输入端子、连接到所述主锁存器、连接到所述从锁存器且连接到所述共享锁存器。

11.根据权利要求10所述的触发器电路，其特征在于，进一步包括：

控制电路，所述控制电路被配置成基于时钟信号和所述时钟信号的延迟版本来产生多个控制信号；以及

复用器逻辑电路，所述复用器逻辑电路被配置成产生用于所述共享锁存器的传输门和所述开关电路的多个互补信号。

12.根据权利要求11所述的触发器电路，其特征在于，进一步包括错误逻辑电路，所述错误逻辑电路被配置成基于来自所述主锁存器、所述共享锁存器以及所述控制电路的信号来产生错误信号。

13.一种触发器装置，其特征在于，包括：根据权利要求1所述的触发器电路；电力管理单元，所述电力管理单元被配置成产生用于所述触发器电路的通电信号和断电信号；以及时钟产生单元，所述时钟产生单元被配置成产生用于所述触发器电路的时钟信号。

14.一种触发器电路，其特征在于，所述触发器电路包括：

主锁存器；

从锁存器，所述从锁存器连接到所述主锁存器；

双重功能电路，所述双重功能电路连接在所述主锁存器和所述从锁存器之间，且被配置成执行状态保持和双重采样；以及

多个开关电路，所述开关电路连接到所述触发器电路的输入端子、连接到所述主锁存器、连接到所述从锁存器且连接到所述双重功能电路。

15.根据权利要求14所述的触发器电路，其特征在于，所述双重功能电路包括：

气球锁存器，所述气球锁存器连接到所述从锁存器且被配置成执行状态保持，其中所述气球锁存器包括第一对反相器和第一开关，所述第一开关被配置成由第一对互补信号控制；以及

影子锁存器，所述影子锁存器连接到所述主锁存器且被配置成执行双重采样，其中所述影子锁存器包括第二对反相器和第二开关，所述第二开关被配置成由第二对互补信号控制。

16.根据权利要求14所述的触发器电路，其特征在于，进一步包括控制电路，所述控制电路被配置成基于时钟信号和所述时钟信号的延迟版本来产生用于所述开关电路的多个控制信号，其中所述主锁存器和所述从锁存器包括多个传输门，所述传输门被配置成由所述时钟信号和所述时钟信号的互补时钟信号控制。

17.根据权利要求16所述的触发器电路，其特征在于，所述控制电路包括“与非”门、具有反相输入的“与非”门以及两个反相器。

18.根据权利要求14所述的触发器电路，其特征在于，进一步包括：

控制电路，所述控制电路被配置成基于时钟信号和所述时钟信号的延迟版本来产生多个控制信号；以及

复用器逻辑电路，所述复用器逻辑电路被配置成产生用于所述双重功能电路的传输门和所述开关电路的多个互补信号。

19.根据权利要求18所述的触发器电路，其特征在于，所述双重功能电路包括共享锁存器，所述共享锁存器被配置成响应于来自所述复用器逻辑电路的第一对互补信号执行状态保持和双重采样，并且其中所述共享锁存器包括一对反相器和开关，所述开关被配置成由所述第一对互补信号控制。

20.一种用于操作触发器电路的方法，其特征在于，所述方法包括：

使用所述触发器电路来执行双重采样；以及

使用所述触发器电路来执行状态保持。