CN106340508B - 电感的形成方法及电感 - Google Patents

电感的形成方法及电感 Download PDF

Info

Publication number
CN106340508B
CN106340508B CN201610884648.9A CN201610884648A CN106340508B CN 106340508 B CN106340508 B CN 106340508B CN 201610884648 A CN201610884648 A CN 201610884648A CN 106340508 B CN106340508 B CN 106340508B
Authority
CN
China
Prior art keywords
inductor
substrate
trench
groove
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610884648.9A
Other languages
English (en)
Other versions
CN106340508A (zh
Inventor
黎坡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201610884648.9A priority Critical patent/CN106340508B/zh
Publication of CN106340508A publication Critical patent/CN106340508A/zh
Application granted granted Critical
Publication of CN106340508B publication Critical patent/CN106340508B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种电感的形成方法及电感，电感的形成方法包括：提供衬底，所述衬底中具有第一金属层；在所述衬底中形成第一沟槽和第二沟槽，所述第二沟槽与所述第一金属层连通；在在所述第一沟槽和所述第二沟槽内填充导电材料；在所述衬底上形成第二金属层，刻蚀所述第二金属层形成电感线圈。在本发明提供的电感的形成方法及电感中，通过在衬底中形成的第一沟槽和第二沟槽，当在第一沟槽上形成第二金属层时，第二金属层会在第一沟槽处的上表面形成凹陷，从而通过第二沟槽增加了电感线圈的表面积，因此，本发明通过增加线圈表面积提高了电感的性能。

Description

电感的形成方法及电感
技术领域
本发明涉及半导体制造领域，特别涉及一种电感的形成方法及电感。
背景技术
随着无线移动通信技术的迅猛发展，射频集成电路(RFIC，Radio FrequencyIntegrated Circuit)变得越来越重要，射频集成电路是一种工作在300MHz～300GHz频率范围内的集成电路。并且由于硅基集成电路制造成本相对较低，使得硅基射频集成电路对GaAs基等集成电路具有相当大的竞争力。在射频集成电路中，电感起着非常重要的作用，成为一种关键的电子元器件而广泛地应用在各种射频集成电路中，例如电压控振荡器(VCO，Voltage Control Oscillator)、低噪声放大器(LNA，Low-noise Amplifier)以及混频器(Mixer)等都需要使用电感。
评价电感性能好坏的一个重要指标是电感的品质因子Q，品质因子Q的定义是：储存于电感器中的能量和每一震荡周期损耗能量的比。品质因子Q越高，电感器的效率就越高。影响品质因子Q的因素有：金属线圈的欧姆损耗、电感器的寄生电容以及衬底的损耗。在低频段，电感器的性能主要由形成电感器的金属线的特性来决定(主要是金属的损耗)；在高频段，衬底损耗和金属线的表面电阻将成为决定电感器性能的主要因素。
在通常的无线产品中，电感元件对总的射频性能有很重要的影响，因此对这些电感元件的设计和分析也得到了广泛的研究，为电感运用中的减小趋肤效应和邻近效应，研究人员提出了许多新颖的电感结构。电感作为射频电路的核心部件，它通常可以影响到整个电路的整体性能。如何提高电感的性能是本领域技术人员努力的方向。
发明内容
本发明的目的在于提供一种电感的形成方法及电感，以提高现有技术的电感的性能。
为解决上述技术问题，本发明提供一种电感的形成方法，包括如下步骤，
S10：提供衬底，所述衬底中具有第一金属层；
S20：在所述衬底中形成第一沟槽和第二沟槽，所述第二沟槽与所述第一金属层连通；
S30：在所述第一沟槽和所述第二沟槽内填充导电材料；
S40：在所述衬底上形成第二金属层，刻蚀所述第二金属层形成电感线圈。
优选的，在所述电感的形成方法中，所述电感线圈为螺旋形。
优选的，在所述电感的形成方法中，所述第一沟槽的深度为0.4μm～4μm，所述第一沟槽的宽度为0.4μm～4μm。
优选的，在所述电感的形成方法中，所述第二沟槽的深度为0.4μm～4μm，所述第二沟槽的宽度为0.1μm～1μm。
优选的，在所述电感的形成方法中，所述导电材料为钨。
优选的，在所述电感的形成方法中，在步骤S40之后还包括在所述衬底上形成钝化层的步骤。
优选的，在所述电感的形成方法中，所述第一金属层和第二金属层的材料为铝。
本发明还提供一种电感，根据上述方法形成的电感，所述电感包括衬底及形成于所述衬底中的电感线圈。
综上所述，在本发明提供的电感的形成方法及电感中，通过在衬底中形成的第一沟槽和第二沟槽，当在第一沟槽上形成第二金属层时，第二金属层会在第一沟槽处的上表面形成凹陷，从而通过第一沟槽增加了电感线圈的表面积，因此，本发明通过增加线圈表面积提高了电感的性能。
附图说明
图1是本发明实施例的电感的形成方法的流程图；
图2～图6是本发明实施例的电感的剖面示意图；
图7是本发明实施例的电感的俯视图。
具体实施方式
为了使本发明的目的、特征和优点能够更加明显易懂，请参阅附图。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
如图1所示，本发明提供一种电感的形成方法，包括如下步骤，
S10：提供衬底，所述衬底中具有第一金属层；
S20：在所述衬底中形成第一沟槽和第二沟槽，所述第二沟槽与所述金属层连通；
S30：在所述第一沟槽和所述第二沟槽内填充导电材料；
S40：在所述衬底上形成第二金属层，刻蚀所述第二金属层形成电感线圈。
下面根据图1所示步骤结合形成电感的剖视图更详细的介绍本发明。
首先，如图2所示，根据步骤S10，提供衬底10，所述衬底10中具有第一金属层20。在本实施例中，所述衬底10的材料为硅、氧化硅或氮化硅，衬底的材料为半导体材料中的一种，本发明中的衬底即可以作为单独的结构，也可以是其它半导体器件中部分的结构，本发明不对衬底的相对位置关系做限制。
接着，如图3所示，根据步骤S20，在所述衬底10中形成第一沟槽30和第二沟槽40，所述第二沟槽40与所述第一金属层20连通。优选的，所述第一沟槽的深度为0.4μm～4μm，所述第一沟槽的宽度为0.4μm～4μm。优选的，所述第二沟槽的深度为0.4μm～4μm，所述第二沟槽的宽度为0.1μm～1μm。可以理解的是，第一沟槽的深度与第二沟槽的深度相近，第一沟槽的宽度是第二沟槽的宽度的1.5～15倍。
下一步，根据步骤S30，在所述第一沟槽30和所述第二沟槽内40填充导电材料50。当然，在步骤S30之后也还可以进行化学机械研磨步骤，通过化学机械研磨去除掉多余的导电材料50，并使得表面更为平整，得到如图4所示结构。优选的，所述导电材料50为钨。
然后，如图5所示，根据步骤S40，在所述衬底10上形成第二金属层60，提着如图6所示，刻蚀所述第二金属层60形成电感线圈。
如图7所示，在电感表面形成多个凹坑，其中所述电感线圈为螺旋形，也可为八角形、正方形、长方形以及其它任何形状。
优选的，在步骤S40之后还包括在所述衬底上形成钝化层的步骤，通过在电感表面形成钝化层来保护电感。
本发明还提供一种电感，所述电感通过上述的电感的形成方法形成，所述电感包括衬底及形成于所述衬底中的电感线圈。
综上所述，在本发明提供的电感的形成方法及电感中，通过在衬底中形成的第一沟槽和第二沟槽，当在第一沟槽上形成第二金属层时，第二金属层会在第一沟槽处的上表面形成凹陷，从而通过第一沟槽增加了电感线圈的表面积，因此，本发明通过增加线圈的表面积提高了电感的性能，而在形成该电感的同时不增加任何额外的工艺步骤或成本。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (9)

1.一种电感的形成方法，其特征在于，包括如下步骤，
S10：提供衬底，所述衬底中具有第一金属层；
S20：在所述衬底中形成第一沟槽和第二沟槽，所述第二沟槽与所述第一金属层连通，所述第一沟槽的宽度是第二沟槽的宽度的1.5～15倍；
S30：在所述第一沟槽和所述第二沟槽内填充导电材料，所述导电材料填满所述第二沟槽，但未填满所述第一沟槽；
S40：在所述衬底上形成第二金属层，刻蚀所述第二金属层形成电感线圈，所述电感线圈中的第二金属层在所述第一沟槽处的上表面形成凹陷，且所述第二金属层填充在所述第一沟槽中的部分形成为凸向所述第一沟槽的底面的凸起。
2.根据权利要求1所述的电感的形成方法，其特征在于，所述电感线圈为螺旋形。
3.根据权利要求1所述的电感的形成方法，其特征在于，所述第一沟槽的深度为0.4μm～4μm，所述第一沟槽的宽度为0.4μm～4μm。
4.根据权利要求1所述的电感的形成方法，其特征在于，所述第二沟槽的深度为0.4μm～4μm，所述第二沟槽的宽度为0.1μm～1μm。
5.根据权利要求1所述的电感的形成方法，其特征在于，所述导电材料为钨。
6.根据权利要求1所述的电感的形成方法，其特征在于，在步骤S30之后还包括化学机械研磨步骤。
7.根据权利要求1所述的电感的形成方法，其特征在于，在步骤S40之后还包括在所述衬底上形成钝化层的步骤。
8.根据权利要求1所述的电感的形成方法，其特征在于，所述第一金属层和第二金属层的材料为铝。
9.一种电感，其特征在于，根据权利要求1至8中任意一项所述的电感的形成方法形成的电感，所述电感包括衬底及形成于所述衬底中的电感线圈。
CN201610884648.9A 2016-10-10 2016-10-10 电感的形成方法及电感 Active CN106340508B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610884648.9A CN106340508B (zh) 2016-10-10 2016-10-10 电感的形成方法及电感

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610884648.9A CN106340508B (zh) 2016-10-10 2016-10-10 电感的形成方法及电感

Publications (2)

Publication Number Publication Date
CN106340508A CN106340508A (zh) 2017-01-18
CN106340508B true CN106340508B (zh) 2019-12-24

Family

ID=57839217

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610884648.9A Active CN106340508B (zh) 2016-10-10 2016-10-10 电感的形成方法及电感

Country Status (1)

Country Link
CN (1) CN106340508B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11984411B2 (en) 2021-01-14 2024-05-14 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103400828A (zh) * 2013-07-24 2013-11-20 上海宏力半导体制造有限公司 电感及其形成方法、集成无源器件及其形成方法
CN103811308A (zh) * 2014-03-06 2014-05-21 上海华虹宏力半导体制造有限公司 电感的形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750750B2 (en) * 2001-12-28 2004-06-15 Chartered Semiconductor Manufacturing Ltd. Via/line inductor on semiconductor material
SG119329A1 (en) * 2004-07-29 2006-02-28 Fujikura Ltd Semiconductor device and method for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103400828A (zh) * 2013-07-24 2013-11-20 上海宏力半导体制造有限公司 电感及其形成方法、集成无源器件及其形成方法
CN103811308A (zh) * 2014-03-06 2014-05-21 上海华虹宏力半导体制造有限公司 电感的形成方法

Also Published As

Publication number Publication date
CN106340508A (zh) 2017-01-18

Similar Documents

Publication Publication Date Title
US7948055B2 (en) Inductor formed on semiconductor substrate
US7977767B2 (en) Spiral planar inductor and manufacturing method thereof
US9818688B2 (en) Dielectric region in a bulk silicon substrate providing a high-Q passive resonator
US8212725B2 (en) Method for production of chip-integrated antennae with an improved emission efficiency
US8912844B2 (en) Semiconductor structure and method for reducing noise therein
US8575717B2 (en) Integrated circuit device and method of manufacturing the same
US8722443B2 (en) Inductor structures for integrated circuit devices
CN104409442A (zh) 一种深槽结构电容及其制造方法
Chen et al. A deep submicron CMOS process compatible suspending high-Q inductor
CN106340508B (zh) 电感的形成方法及电感
US20240145587A1 (en) Gallium nitride-on-silicon devices
CN102456612A (zh) 半导体集成电感的制作方法及结构
US20160181242A1 (en) Passive device and manufacturing method thereof
CN101894742A (zh) 高q值电感器的制作方法
CN103311181B (zh) 改善金属层-绝缘介质层-金属层失配参数的方法
CN105789189B (zh) 基于绝缘体上硅衬底的射频电感元件及其制备方法
CN203179874U (zh) 一种圆片级高q值硅基电感结构
Stojanović et al. A new fractal-based design of stacked integrated transformers
US11031382B2 (en) Passive element, electronic device and method for manufacturing the same
CN102437176B (zh) 一种提高集成电路电容密度的工艺
KR101764761B1 (ko) 수동소자 및 그 제조방법
CN104637933A (zh) 串并联电感结构及其制造方法
CN102592968A (zh) 一种多层金属-氮化硅-金属电容的制造方法
US20100164060A1 (en) Inductor for semiconductor device and method for fabricating the same
Wang et al. The development of wafer-level 3D high-density junction capacitor for passive device integration in SiP

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant