CN106301344B

CN106301344B - 具有保护电路的半导体元件

Info

Publication number: CN106301344B
Application number: CN201510274178.XA
Authority: CN
Inventors: 曹斯钧
Original assignee: Elite Semiconductor Memory Technology Inc
Current assignee: Elite Semiconductor Memory Technology Inc
Priority date: 2015-05-26
Filing date: 2015-05-26
Publication date: 2019-10-15
Anticipated expiration: 2035-05-26
Also published as: CN106301344A

Abstract

一种具有保护电路的半导体元件，包含一输出级和一电压箝制电路。该输出级包括一输出端、一PMOS晶体管和一NMOS晶体管。该电压箝制电路包括一第一晶体管、一第二晶体管和一第一开关。该等第一和第二晶体管用以箝制该输出级的该PMOS晶体管的一栅极的电压。该等第一和第二晶体管以串联方式连接于该第一电源电压和该PMOS晶体管的该栅极之间。该第一开关连接于该第一电源电压和一第一节点之间，该第一节点位于该第一晶体管和该第二晶体管的交越点间。该第一开关用以选择性地连接该第一电源电压至该第一节点。

Description

具有保护电路的半导体元件

技术领域

本发明涉及一种半导体元件，尤其涉及一种具有一保护电路以保护一输出级的半导体元件。

背景技术

随着半导体工艺技术的发展，电子元件的尺寸逐渐缩小。因此，元件的散热能力和防止故障的设计已成为电子元件设计的重要课题。在音频系统中由于输出级被设计以驱动大电流，因此元件的散热能力和防止故障的设计也额外重要。一个可能让输出级出现故障的状况是在输出级意外短路至地端或供电端时，此时会有一过电流状况发生。如果该过电流持续流入输出级，输出级会因过热而造成损害。在已知技术中，该短路状况发生时会藉由导通一二极管以箝制输出级的驱动电压，藉以降低输出级的电流至一固定值。然而，该种箝制方式所产生的输出级的电流大于一正常运作电流数倍，故若该短路状况持续发生时，该输出级还是可能会产生损害。

发明内容

本发明提供一种半导体元件，其包括一输出级和一第一电压箝制电路。该输出级包括一输出端、一PMOS晶体管和一NMOS晶体管。该输出端用以产生一输出信号。该PMOS晶体管具有耦接至一第一电源电压的一源极。该NMOS晶体管具有耦接至该PMOS晶体管的一漏极的一漏极和具有耦接至一第二电源电压的一源极。该第一电压箝制电路包括一第一晶体管、一第二晶体管和一第一开关。该等第一和第二晶体管用以箝制该输出级的该PMOS晶体管的一栅极的电压。该等第一和第二晶体管以串联方式连接于该第一电源电压和该PMOS晶体管的该栅极之间。该第一开关连接于该第一电源电压和一第一节点之间，该第一节点位于该第一晶体管和该第二晶体管的交越点间。该第一开关用以选择性地连接该第一电源电压至该第一节点。

附图说明

图1显示结合本发明一实施例的半导体元件的方块示意图。

图2显示结合本发明一实施例的该等电压箝制电路的部分电路图。

图3显示结合本发明一实施例的该保护电路中的该控制电路的电路图。

图4显示当该保护电路运作于该返折模式时的电路图。

图5显示结合本发明一实施例的该保护电路由该返折模式回到正常模式下的运作示意图。

图6显示当该保护电路运作于该返折模式时的电路图。

图7显示结合本发明一实施例的该保护电路由返折模式回到正常模式下的运作示意图。

图8显示结合本发明一实施例的输出电压和输出电流运作于正常模式和返折模式下的波形图。

图9显示结合本发明另一实施例的该等电压箝制电路的部分电路图。

【符号说明】

100 保护电路

102 反馈电路

104 输出级驱动电路

110 电压箝制电路

120 电压箝制电路

130 控制电路

300 逻辑电路

301 逻辑电路

302 比较器

303 反相器

310 或非门

320 或非门

350 反相器

MP 晶体管

MN 晶体管

M1～M4 晶体管

Mb1～Mb2 偏压晶体管

SW1～SW2 开关

具体实施方式

在说明书及所附的权利要求书当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及所附的权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及所附的权利要求书当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。

图1显示结合本发明一实施例的半导体元件的方块示意图，该半导体元件包含一保护电路100以防止一过电流状况发生于一输出级。如图1所示，该保护电路100包含一反馈电路102、一输出级驱动电路104、电压箝制电路110和120以及一控制电路130。该输出级包含两晶体管MP和MN以及用以输出一输出电压Vout的一输出端。

如图1所示，一电压源VB提供该输出级的偏压电压。该反馈电路102用以回馈该输出电压Vout至该输出级驱动电路104以稳定系统。该输出级驱动电路104用以驱动该输出级。该电压箝制电路110用以箝制该输出级的晶体管MP的一栅极端电压。当该输出电压Vout下降至接近于一地端电压VSS时，该电压箝制电路110运作于一返折(Fold-back)模式以避免大电流流过该晶体管MP而造成损害。该电压箝制电路120用以箝制该输出级的晶体管MN的一栅极端电压。当该输出电压Vout上升至接近于一电源电压VDD时，该电压箝制电路120运作于该返折模式以避免大电流流过该晶体管MN而造成损害。该控制电路130用以控制该等电压箝制电路110和120进入该返折模式。

图2显示结合本发明一实施例的该等电压箝制电路110和120的部分电路图。参照图2，该电压箝制电路110包含两晶体管M1和M2、一开关SW1以及一偏压晶体管Mb1。该等晶体管M1和M2以串联方式连接，其用以箝制该输出级的晶体管MP的该栅极端电压。该晶体管M1的一源极耦接至该电源电压VDD。该晶体管M2的一漏极耦接至该输出级中晶体管MP的一栅极。该晶体管M2的一源极和该晶体管M1的一漏极耦接至一节点N1。该晶体管M2的一栅极和该晶体管M1的一栅极耦接至该输出级中该晶体管MP的该栅极。

该开关SW1耦接于该电源电压VDD和该节点N1之间。当该开关SW1导通时，该节点N1会电性连接至该电源电压VDD。在本实施例中，该开关SW1是由一PMOS晶体管所构成。该偏压晶体管Mb1用以镜射(mirror)晶体管M1的电流。该偏压晶体管Mb1的一源极耦接至该电源电压VDD，一栅极耦接至晶体管M1的该栅极，且一漏极耦接至一电流源。

参照图2，该电压箝制电路120包含两晶体管M3和M4、一开关SW2以及一偏压晶体管Mb2。该等晶体管M3和M4以串联方式连接，其用以箝制该输出级的晶体管MN的该栅极端电压。该晶体管M3的一源极耦接至该接地电压VSS。该晶体管M4的一漏极耦接至该输出级中晶体管MN的一栅极。该晶体管M4的一源极和该晶体管M3的一漏极耦接至一节点N2。该晶体管M4的一栅极和该晶体管M3的一栅极耦接至该输出级中该晶体管MN的该栅极。

该开关SW2耦接于该接地电压VSS和该节点N2之间。当该开关SW2导通时，该节点N2会电性连接至该接地电压VSS。在本实施例中，该开关SW2是由一NMOS晶体管所构成。该偏压晶体管Mb2用以镜射(mirror)晶体管M3的电流。该偏压晶体管Mb2的一源极耦接至该接地电压GND，一栅极耦接至该晶体管M3的该栅极，且一漏极耦接至一电流源。

图3显示结合本发明一实施例的该保护电路100中的该控制电路130的电路图。参照图3，该控制电路130包含两逻辑电路300和301、一比较器302以及一反相器303。该逻辑电路300用以产生一控制信号Q1，藉以导通或关闭该开关SW1以控制该电压箝制电路110运作于正常模式或返折模式。该逻辑电路301用以产生一控制信号Q2，藉以导通或关闭该开关SW2以控制该电压箝制电路120运作于正常模式或返折模式。

该比较器302用以比较该输出电压Vout和一共同电压VCM以产生一信号Preset，其中该共同电压VCM为该输出电压Vout的电压摆幅的中心值。该信号Preset用以指示该电压箝制电路110由返折模式回到正常模式运作。该反相器303用以反向该信号Preset以产生一信号Nreset。该信号Nreset用以指示该电压箝制电路120由返折模式回到正常模式运作。

该逻辑电路300包含两或非门(NOR)310和320。如图3所示，该等或非门310和320构成一SR锁存器，其接收该等信号S1和Preset以输出信号Q1至该开关SW1的该栅极。该逻辑电路301包含两或非门330和340和一反相器350。如图3所示，该等或非门330和340构成一SR锁存器，其接收该信号S2的反相信号和该信号Nreset以输出信号Q2至该开关SW2的该栅极。

图4显示当该保护电路100运作于该返折模式时的电路图，在本例中由于有一故障状况发生，例如输出端意外短路至接地电压VSS，使得该输出电压Vout突然下降。当该输出电压Vout下降至低于一第一临界电压，该输出级驱动电路104会经由图2中的反馈电路102得知，并据以降低输出级中晶体管MP的栅极电压，藉以增加流过晶体管MP的电流以提高该输出电压Vout。如图4所示，当晶体管MP的栅极电压降低时，偏压晶体管Mb1的栅极电压也随之降低，这会使得流过偏压晶体管Mb1的电流增加。当流过偏压晶体管Mb1的电流大于电流源的电流Ib1时，该信号S1转态为逻辑1，且该电压箝制电路110进入返折模式。当该信号S1转态为逻辑1时，该控制信号Q1根据SR锁存器的特性会转态为逻辑0。该控制信号Q1传送至该开关SW1的栅极，使得开关SW1导通。藉由该开关SW1，该节点N1会连接至该电源电压VDD使得节点N1的电压上升。因此，晶体管M2的栅极电压(亦即晶体管MP的栅极电压)会上升。当晶体管MP的栅极电压上升后，流过晶体管MP的电流会下降，避免晶体管MP造成损害。同时，伴随晶体管M2的栅极电压之上升，偏压晶体管Mb1的电流会下降，使得该信号S1回到逻辑0。当该故障状况解除且该输出电压Vout再次超过该共同电压VCM时，该电压箝制电路110回到正常模式。

图5显示结合本发明一实施例的该保护电路100由该返折模式回到正常模式下的运作示意图。如图5所示，由于该输出电压Vout大于该共同电压VCM，该比较器302输出逻辑1的信号Preset。该信号Preser送至逻辑电路300中的该或非门320，使得该控制信号Q1转态为逻辑1。逻辑1的该控制信号会关闭该开关SW1，因此，该电压箝制电路110由折返模式回到正常模式下运作。

图6显示当该保护电路100运作于该返折模式时的电路图，在本例中由于有一故障状况发生，例如输出端意外短路至电源电压VDD，使得该输出电压Vout突然上升。当该输出电压Vout上升至高于一第二临界电压时，该输出级驱动电路104会经由图2中的反馈电路102得知，并据以增加输出级中晶体管MN的栅极电压，藉以增加流过晶体管MN的电流以降低该输出电压Vout。如图6所示，当晶体管MN的栅极电压增加时，偏压晶体管Mb2的栅极电压也随之增加，这会使得流过偏压晶体管Mb2的电流增加。当流过偏压晶体管Mb2的电流大于电流源的电流Ib2时，该信号S2转态为逻辑0，且该电压箝制电路120进入返折模式。同时，由于该输出电压Vout大于该共同电压VCM，该信号Nreset如图6所示变成逻辑0。因此，该控制信号Q2根据SR锁存器的特性会转态为逻辑1。该控制信号Q2传送至该开关SW2的栅极，使得开关SW2导通。藉由开关SW2，该节点N2会连接至该接地电压VSS使得节点N2的电压下降。由于节点N2的电压下降，晶体管M4的栅极电压(亦即晶体管MN的栅极电压)会下降。当晶体管MN的栅极电压下降后，流过晶体管MN的电流会下降，避免晶体管MN造成损害。同时，伴随晶体管MN的栅极电压之下降，偏压晶体管Mb2的电流会下降，使得该信号S2回到逻辑1。当该故障状况解除且该输出电压Vout低于该共同电压VCM时，该电压箝制电路120回到正常模式。

图7显示结合本发明一实施例的该保护电路100由返折模式回到正常模式下的运作示意图。如图7所示，由于该输出电压Vout低于该共同电压VCM时，该反相器303输出逻辑1的信号Nreset。该信号Nreser送至逻辑电路301中的该或非门340，使得该控制信号Q2转态为逻辑0。逻辑0的该控制信号Q2会关闭该开关SW2，因此，该电压箝制电路120由折返模式回到正常模式下运作。

图8显示结合本发明一实施例的输出电压Vout和输出电流I_load运作于正常模式和返折模式下的波形图。如图8所示，该输出电压Vout为以该共同电压VCM为中心的弦波电压。在正常模式运作时，当一故障状况使得该输出电压Vout下降至接近该接地电压VSS时，该晶体管MP的栅极电压会藉由该输出级驱动电路104下拉以增加流过该晶体管MP的输出电流I_load。接着，该电压箝制电路110进入折返模式以减少该输出电流I_load，避免该晶体管MP损害。在该故障状态移除时，该输出电压回复至高于该共同电压VCM。此时，该电压箝制电路110回到正常模式下运作。

图2至图7中的晶体管M1，M2，M3和M4是由PMOS晶体管和NMOS晶体管所实施。然而，本发明不以此为限。在其他实施例中，晶体管M1，M2，M3和M4可由其他元件，例如二极管或是以二极管连接方式所实施的晶体管元件，如图9所示。此外，图2至图7中的开关SW1和SW2是由PMOS晶体管和NMOS晶体管所实施。然而，本发明不以此为限。在其他实施例中，可以将节点N1连接至电源电压VDD和将节点N2连接至接地电压VSS的元件，均可实施为开关元件。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求书界定范围为准。

本发明的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为所附的权利要求书所涵盖。

Claims

1.一种半导体元件，包括：

输出级，该输出级包括：

输出端，用以产生输出信号；

PMOS晶体管，具有耦接至第一电源电压的源极；和

NMOS晶体管，具有耦接至该PMOS晶体管的漏极的漏极和具有耦接至第二电源电压的源极；

控制电路，用以根据该输出级的该PMOS晶体管的栅极的电压值控制第一开关的状态，该控制电路还包括：逻辑电路，该逻辑电路用以接收第一信号和第二信号以产生控制信号，该控制信号用以控制该第一开关的状态；以及比较器，用以比较该输出级的该输出信号和共同电压以产生该第二信号；以及

第一电压箝制电路，该第一电压箝制电路包括：

第一晶体管；

第二晶体管；和

第一开关；

其中，所述第一晶体管和所述第二晶体管用以箝制该输出级的该PMOS晶体管的栅极的电压，所述第一晶体管和所述第二晶体管以串联方式连接于该第一电源电压和该PMOS晶体管的该栅极之间；且

其中，该第一开关连接于该第一电源电压和第一节点之间，该第一节点位于该第一晶体管和该第二晶体管的交越点间，该第一开关用以选择性地连接该第一电源电压至该第一节点。

2.如权利要求1所述的半导体元件，其中该第一晶体管为PMOS晶体管，该第二晶体管为PMOS晶体管，该第一晶体管具有耦接至第一电源电压的源极，而该第二晶体管具有耦接至该第一晶体管的漏极的源极和耦接至该输出级的该PMOS晶体管的该栅极的漏极，且该第一开关用以选择性地连接该第一电源电压至该第一晶体管的该漏极。

3.如权利要求2所述的半导体元件，其中该第一晶体管的一栅极和该第二晶体管的一栅极耦接至该输出级的该PMOS晶体管的该栅极。

4.如权利要求1所述的半导体元件，其中

所述共同电压为所述输出信号的电压摆幅的中心值。

5.如权利要求1所述的半导体元件，其中该第一电压箝制电路还包括：

偏压晶体管，该偏压晶体管具有耦接至第一供应电压的源极，耦接至该输出级的该PMOS晶体管的该栅极的栅极，和用以提供该第一信号的漏极。

6.如权利要求1所述的半导体元件，还包括：

第二电压箝制电路，该第二电压箝制电路包括：

第三晶体管；

第四晶体管；和

第二开关；

其中，所述第三晶体管和所述第四晶体管用以箝制该输出级的该NMOS晶体管的栅极的电压，所述第三晶体管和所述第四晶体管以串联方式连接于该第二电源电压和该NMOS晶体管的该栅极之间；且

其中，该第二开关连接于该第二电源电压和第二节点之间，该第二节点位于该第三晶体管和该第四晶体管的交越点间，该第二开关用以选择性地连接该第二电源电压至该第二节点。

7.如权利要求6所述的半导体元件，其中该第一晶体管为PMOS晶体管，该第二晶体管为PMOS晶体管，该第一晶体管具有耦接至该第一电源电压的源极，和耦接至该第二晶体管的源极的漏极，而该第二晶体管具有耦接至该输出级的该PMOS晶体管的该栅极的漏极，且该第一开关用以选择性地连接该第一电源电压至该第一晶体管的该漏极，其中该第三晶体管为NMOS晶体管，该第四晶体管为NMOS晶体管，该第三晶体管具有耦接至该第二电源电压的源极，该第四晶体管具有耦接至第二晶体管的漏极的源极，和耦接至该输出级的该NMOS晶体管的该栅极的漏极，且该第二开关用以选择性地连接该第二电源电压至该第三晶体管的该漏极。

8.如权利要求7所述的半导体元件，其中该第一晶体管的栅极和该第二晶体管的栅极耦接至该输出级的该PMOS晶体管的该栅极，且该第三晶体管的栅极和该第四晶体管的栅极耦接至该输出级的该NMOS晶体管的该栅极。

9.如权利要求8所述的半导体元件，还包括：

第一逻辑电路，用以接收第一信号和第二信号以产生第一控制信号，该第一控制信号用以控制该第一开关的状态；

第二逻辑电路，用以接收第三信号和第四信号以产生第二控制信号，该第二控制信号用以控制该第二开关的状态；以及

比较器，用以比较该输出信号和共同电压以产生所述第二信号和所述第四信号，其中该共同电压为该输出信号的电压摆幅的中心值。

10.如权利要求9所述的半导体元件，其中该第一电压箝制电路还包括第一偏压晶体管，该第一偏压晶体管具有耦接至第一供应电压的源极，耦接至该输出级的该PMOS晶体管的该栅极的栅极，和用以提供该第一信号的漏极，且该第二电压箝制电路还包括第二偏压晶体管，该第二偏压晶体管具有耦接至第二供应电压的源极，耦接至该输出级的该NMOS晶体管的该栅极的栅极，和用以提供该第三信号的漏极。