CN106298925A - 一种vdmos器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种VDMOS器件的制作方法，包括：在第一导电类型的衬底上形成第一导电类型的外延层；在所述外延层对应有源区的部分形成第一氧化层；进行第一导电类型离子的第一次注入，在所述有源区对应的外延层内形成第一注入区；去除所述第一氧化层，暴露出所述有源区对应的外延层；进行氧化工艺，以使暴露出的所述有源区对应的外延层表面的硅原子发生氧化反应，生成第二氧化层；去除所述第二氧化层；在所述有源区对应的外延层上依次形成栅氧化层和多晶硅层；刻蚀所述多晶硅层，形成多晶硅栅；在所述有源区对应的外延层内形成体区、源区及结型场效应晶体管JFET离子区。本发明改善了VDMOS器件中栅氧化层质量，提高了器件性能。
Description
技术领域
本发明涉及半导体制作领域，尤其涉及一种VDMOS器件及其制作方法。
背景技术
垂直双扩散金属氧化物半导体晶体管(Vertical Double diffused Metal OxideSemiconductor，简称VDMOS)作为一种功率器件，具有输入阻抗高、导通压降低、开关速度快和驱动电流小等优点，受到了非常广泛的应用。
图1为现有技术中VDMOS器件的剖面结构示意图，如图1所示，由半导体衬底101、外延层102、栅氧化层103、多晶硅栅极104、体区105、结型场效应晶体管JFET离子区106和源区107组成。JFET离子区106的作用是防止多晶硅栅极104下的两个体区105接触，从而扩宽电流通道，以降低导通电阻。但对VDMOS器件进行后续电性测试时，发现有栅源漏电(IGSS)现象。通常采用增加栅极和源极之间的介质层，如栅氧化层103的厚度来改善IGSS失效，然而增加介质层厚度必然会使器件的导通电阻增加，因而大大降低器件的驱动能力。
在实际VDMOS器件制造过程中，容易出现栅氧化层性能不佳造成栅极漏电流增大，因而在后续电性测试栅源漏电(IGSS)时发生失效的现象。通常采用增加漏极和栅极之间的介质层厚度来改善IGSS失效，然而增加介质层厚度必然会使器件的导通电阻增加，因而大大降低器件的驱动能力。
发明内容
本发明提供一种VDMOS器件及其制作方法，以解决VDMOS器件中IGSS失效的问题。
本发明实施例一方面提供了VDMOS器件的制作方法，包括：
在第一导电类型的衬底上形成第一导电类型的外延层；
在所述外延层对应有源区的部分形成第一氧化层；
进行第一导电类型离子的第一次注入，在所述有源区对应的外延层内形成第一注入区；
去除所述第一氧化层，暴露出所述有源区对应的外延层；
进行氧化工艺，以使暴露出的所述有源区对应的外延层表面的硅原子发生氧化反应，生成第二氧化层；
去除所述第二氧化层；
在所述有源区对应的外延层上依次形成栅氧化层和多晶硅层；
刻蚀所述多晶硅层，形成多晶硅栅；
在所述有源区对应的外延层内形成体区、源区及结型场效应晶体管JFET离子区。
较佳地，所述第一注入区为所述有源区对应的外延层的全部区域；或，
所述第一注入区为所述有源区对应的外延层的部分区域。
较佳地，所述形成所述体区，包括：
在所述第一注入区为所述有源区对应的外延层的全部区域时，进行第二导电类型离子注入并驱入，在所述有源区对应的外延层内形成所述体区，所述第二导电类型离子部分与所述第一注入区内的第一导电类型的离子中和；
所述多晶硅栅对应的未中和的第一注入区为所述JFET离子区。
较佳地，所述形成源区，包括：
定义出源区注入区，并进行第一导电类型离子的第二次注入；
所述第二次注入的第一导电类型离子的浓度大于所述第一次注入的第一导电类型离子的浓度。
较佳地，所述第一氧化层厚度范围为200～800埃，所述第二氧化层厚度范围400～1000埃。
较佳地，所述进行氧化工艺，以使暴露出的所述外延层表面的硅原子发生氧化反应，生成第二氧化层，包括：
根据所述第一导电类型离子的第一次注入时的注入能量确定所述氧化工艺的工艺参数。
较佳地，所述去除所述第一氧化层，包括：
通过至少包含氢氟酸的蚀刻溶液进行蚀刻；或/和，
所述去除所述第二氧化层，包括：
通过至少包含氢氟酸的溶液进行蚀刻。
较佳地，根据所述蚀刻溶液对所述第一氧化层蚀刻率确定第一蚀刻时间；和/或，
根据所述蚀刻溶液对所述第二氧化层的蚀刻率确定第二蚀刻时间。
较佳地，在第一导电类型的衬底上形成第一导电类型的外延层之后，还包括：
在所述第一导电类型的外延层上生长场氧化层；
刻蚀所述场氧化层，形成有源区。
本发明实施例另一方面还提供了一种根据所述VDMOS器件的制作方法制成的VDMOS器件。
申请人经过研究发现，栅氧化层性能不佳会导致IGSS失效，而外延层表面的硅原子质量是影响栅氧化层质量的重要因素，申请人进一步发现JFET离子注入会导致外延层表面的硅原子受到严重损伤，因而直接影响后续生长的栅氧化层的质量，从而导致IGSS失效。在本发明实施例中，通过：
在JFET离子注入之前生长第一氧化层，作为JFET离子注入的保护层和缓冲层，以使注入至外延层内的离子分布更加均匀，同时减少了离子注入对外延层表面的硅原子的损伤。进一步地，通过氧化工艺使外延层表面受损伤的硅原子生成第二氧化层，使得去除第二氧化层之后的外延层表面无受损伤的硅原子，且硅原子排布均匀整齐。经过以上两步优化后，后续在外延层上生长的栅氧化层质量会比现有技术好很多，可以有效解决现有技术中的IGSS失效。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中VDMOS器件的剖面结构示意图；
图2为本发明实施例一VDMOS器件制作方法流程图；
图3(a)至图3(h)为本发明实施例二VDMOS器件制作流程中各阶段的剖面结构示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
实施例一
如图2所示，为本发明实施例一种VDMOS器件制作方法流程图，方法包括：
S201、在第一导电类型的衬底上形成第一导电类型的外延层；
S202、在所述外延层对应有源区的部分形成第一氧化层；
S203、进行第一导电类型离子的第一次注入，在所述有源区对应的外延层内形成第一注入区；
S204、去除所述第一氧化层，暴露出所述有源区对应的外延层；
S205、进行氧化工艺，以使暴露出的所述有源区对应的外延层表面的硅原子发生氧化反应，生成第二氧化层；
S206、去除所述第二氧化层；
S207、在所述有源区对应的外延层上依次形成栅氧化层和多晶硅层；
S208、刻蚀所述多晶硅层，形成多晶硅栅；
S209、在所述有源区对应的外延层内形成体区、源区及结型场效应晶体管JFET离子区。
现有技术中，由于VDMOS器件栅氧化层质量不佳、绝缘性能差，经长期工作累积高温冲击影响之后，器件性能蜕化变差，具体表现为栅极漏电流明显变大，使得栅极电压控制漏极电流能力变差。研究表明，外延层表面的硅原子质量为影响栅氧化层质量的重要因素，而外延层表面的硅原子通常因JFET离子注入而受到严重损伤，直接影响后续生长的栅氧化层的质量，因而导致IGSS失效，对功率器件的可靠性造成严重影响甚至导致整个电路系统的故障。
本发明实施例一提供的VDMOS器件制作方法，在JFET离子注入之前生长第一氧化层，作为JFET离子注入的保护层和缓冲层，以使注入至外延层内的离子分布更加均匀，同时减少了离子注入对外延层表面的硅原子的损伤。进一步地，通过氧化工艺使外延层表面受损伤的硅原子与氧气发生反应生成第二氧化层，去除第二氧化层之后外延层表面无受损伤的硅原子，且硅原子排布均匀整齐。经过以上两步优化后，后续在外延层上生长的栅氧化层质量会比现有技术好很多，因而可以有效解决现有技术中的IGSS失效。
较佳地，在步骤S202之前，还包括：在第一导电类型的外延层上生长场氧化层，刻蚀场氧化层，形成有源区。其中，场氧化层在器件的整个制作工艺过程中起到隔离保护作用，刻蚀场氧化层形成的有源区作为制作器件的工作区域。
较佳地，步骤S202中，第一氧化层厚度范围为200～800埃。在此厚度范围内，第一氧化层可作为第一导电类型离子的第一次注入(JFET离子注入)的保护层和缓冲层，既不会阻挡JFET离子注入到外延层，又能使注入至外延层内的离子分布更加均匀，同时减少了离子注入对外延层表面的硅原子的损伤。
较佳地，步骤S203中，第一注入区为有源区对应的外延层的全部区域；或，第一注入区为有源区对应的外延层的部分区域。在VDMOS制作中，通常通过注入JFET离子来扩宽电流通道，降低导通电阻，因而JFET离子注入对改善VDMO性能起着重要的作用。
进一步地，步骤S203中，在第一注入区为有源区对应的外延层的全部区域，对所述全部区域进行JFET离子注入；在第一注入区为有源区对应的外延层的部分区域时，对所述部分区域进行光刻然后注入JFET离子，形成JFET离子区。本实施例中提供两种不同的工艺过程，制作工艺更加灵活。
较佳地，步骤S204具体包括：通过至少包含氢氟酸的蚀刻溶液进行蚀刻去除第一氧化层，并根据蚀刻溶液对所述第一氧化层蚀刻率确定第一蚀刻时间。蚀刻去除第一氧化层后的有源区对应的外延层表面硅原子分布均匀，只存留了少量因JFET离子注入而受损伤的硅原子。
较佳地，步骤S205具体包括，根据第一导电类型离子的第一次注入时的注入能量确定氧化工艺的工艺参数，并且第二氧化层厚度范围400～1000埃。通过氧化工艺使外延层表面少量受损伤的硅原子与氧气发生反应生成第二氧化层，因而将受伤的硅原子消耗掉。
较佳地，步骤S206具体包括：通过至少包含氢氟酸的溶液进行蚀刻去除第二氧化层，并根据蚀刻溶液对第二氧化层的蚀刻率确定第二蚀刻时间。去除第二氧化层之后外延层表面无受损伤的硅原子，且硅原子分布均匀。
较佳地，步骤S207中，在有源区对应的外延层上依次形成栅氧化层和多晶硅层。经过以上步骤的优化后，在外延层表面的上生长的栅氧化层质量比现有技术好很多，因而可以承受长期工作累积高温冲击的影响，优化了VDMOS性能。
较佳地，步骤S209具体包括，在第一注入区为有源区对应的外延层的全部区域时，进行第二导电类型离子注入并驱入，在有源区对应的外延层内形成体区，第二导电类型离子部分与第一注入区内的第一导电类型的离子中和；多晶硅栅对应的未中和的第一注入区为JFET离子区；在第一注入区为有源区对应的外延层的部分区域时，进行第二导电类型离子注入并驱入，在有源区对应的外延层内形成体区。此实施例中，在有源区对应的外延层的全部区域进行第一次注入(JFET离子注入)后，无需进行光刻刻蚀，即可形成体区，工艺过程简单且工艺成本低。
进一步地，步骤S209还包括，定义出源区注入区，并进行第一导电类型离子的第二次注入；第二次注入的第一导电类型离子的浓度大于第一次注入的第一导电类型离子的浓度。
本发明实施例另一方面还提供了一种VDMOS器件。如图3(h)所示，至少包括：第一导电类型的衬底301，位于衬底301上的外延层302，位于外延层302表面的栅极结构，所述栅极结构包括栅极氧化层306及位于栅极氧化层306表面的多晶硅层307，位于栅极结构两侧外延层302内的体区308及位于体区内的源区309，多晶硅层307构成了VDMOS器件的栅极，源区309构成了VDMOS器件的源极，所述半导体衬底301构成了VDMOS器件的漏极。
实施例二
下面以N型导电类型衬底为例，详细描述本发明的技术方案。如这里所用的，对导电类型的引用限于所描述的实施例。然而，本领域技术人员知道，P型导电类型能够与N型导电类型调换，并且能达到同样的器件功能。如图3(a)～3(h)所示，为本发明实施例二公开的VDMOS器件制作流程中各阶段的剖面结构示意图。
S301、如图3(a)，在N型衬底301上形成N型外延层302，在N型外延层302表面生长一层场氧化层，在场氧化层上刻蚀出有源区，作为制作器件的工作区域，在外延层对应有源区的部分形成第一氧化层303。本实施例中剖面结构示意图只涉及有源区，但本发明实施例不仅限于有源区，包含除有源区以外的其他区域。
具体地，可以在1100～1200度的范围内进行氧化工艺，生成的场氧化层厚可以在0.8～1.4微米之间。
具体地，第一氧化层303可以通过为干法氧化工艺形成，氧化工艺温度范围为800～1100度，第一氧化层303厚度值范围为200～800埃。
S302、如图3(b)，进行N型离子(JFET离子)注入，在有源区对应的外延层302内形成第一注入区304，同时，外延层302表面存留了少量因JFET离子注入而受损伤的硅原子302’。
具体地，注入的N型离子可以为磷离子，注入能量范围为40～120kev，剂量范围为1E12～1E13/cm2。
S303、如图3(c)，去除第一氧化层303，暴露出有源区对应的外延层302。
具体地，可以用氢氟酸溶液蚀刻第一氧化层303，蚀刻时间以氢氟酸对第一氧化层的蚀刻率而定。
S304、如图3(d)，进行氧化工艺，以使暴露出的有源区对应的外延层302表面的硅原子发生氧化反应，生成第二氧化层305；
具体地，第二氧化层305可以通过为干法氧化工艺形成，氧化工艺温度范围为600～1100度，第二氧化层305厚度值范围为400～1000埃。
具体地，根据JFET离子注入的能量确定氧化工艺的工艺参数。
进一步地，在本步骤中，外延层302表面受损伤的硅原子302’与氧气发生反应生成二氧化硅。
S305、如图3(e)，去除第二氧化层305。
具体地，可以用氢氟酸溶液蚀刻第二氧化层305，蚀刻时间以氢氟酸对第二氧化层的蚀刻率而定。
S306、如图3(f)，在有源区对应的外延层302上依次形成栅氧化层306和多晶硅层307，刻蚀多晶硅层，形成多晶硅栅。
具体地，栅氧化层306的厚度范围为600～1200埃，通常以器件的工作电压而定。
S307、如图3(g)，在有源区对应的外延层内形成体区308和JFET离子区304’。
具体地，通过在多晶硅层307的两侧向外延层302注入P型离子并驱入形成体区308。
进一步地，注入的P型离子可以为硼，注入能量范围为80～120kev，剂量范围为1.0E13～1.0E14/cm2。对体区的P型离子进行驱入，以使注入的P型离子达到所需要的深度，通常工艺温度范围为900～1200度，时间为50～200分钟。
进一步地，P型离子部分与所述第一注入区内的N型的离子中和，多晶硅层307对应的未中和的第一注入区304为所述JFET离子区304’。
S308、如图3(h)，在体区308内形成源区309。
具体地，通过光刻工艺，定义出源区309，并注入N型离子，注入的N型离子可以为砷(As)，注入能量范围为50～120kev，剂量范围为1.0E15～1.0E16/cm2。
进一步地，介质层的生长、接触孔的形成、正面金属的形成、背面减薄以及背面金属溅镀等工艺，都是现有的成熟工艺，在此不作叙述。
在现有技术中，因为外延层302为外延单晶硅，晶格排列整齐，而注入的离子具有较高的能量及较大的注入角度，若离子直接注入至外延层302，不但会导致外延层302内的离子掺杂浓度不均匀和掺杂厚度不标准，而且会使外延层302表面的硅原子受到严重损伤，从而直接影响后续生成的栅氧化层质量甚至导致IGSS失效。
本发明实施例提供的VDMOS器件制作方法，在JFET离子注入之前生长第一氧化层，作为JFET离子注入的保护层和缓冲层，以使注入至外延层内的离子分布更加均匀，同时减少了离子注入对外延层表面的硅原子的损伤。进一步地，通过氧化工艺使外延层表面受损伤的硅原子与氧气发生反应生成第二氧化层，去除第二氧化层之后外延层表面无受损伤的硅原子，且硅原子排布均匀整齐。经过以上两步优化后，后续在外延层上生长的栅氧化层质量会比现有技术好很多，可以有效解决现有技术中的IGSS失效。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种垂直双扩散金属氧化物半导体晶体管VDMOS器件的制作方法，其特征在于，包括：
在第一导电类型的衬底上形成第一导电类型的外延层；
在所述外延层对应有源区的部分形成第一氧化层；
进行第一导电类型离子的第一次注入，在所述有源区对应的外延层内形成第一注入区；
去除所述第一氧化层，暴露出所述有源区对应的外延层；
进行氧化工艺，以使暴露出的所述有源区对应的外延层表面的硅原子发生氧化反应，生成第二氧化层；
去除所述第二氧化层；
在所述有源区对应的外延层上依次形成栅氧化层和多晶硅层；
刻蚀所述多晶硅层，形成多晶硅栅；
在所述有源区对应的外延层内形成体区、源区及结型场效应晶体管JFET离子区。
2.如权利要求1所述的方法，其特征在于，所述第一注入区为所述有源区对应的外延层的全部区域；或，
所述第一注入区为所述有源区对应的外延层的部分区域。
3.如权利要求2所述的方法，其特征在于，所述形成所述体区，包括：
在所述第一注入区为所述有源区对应的外延层的全部区域时，进行第二导电类型离子注入并驱入，在所述有源区对应的外延层内形成所述体区，所述第二导电类型离子部分与所述第一注入区内的第一导电类型的离子中和；
所述多晶硅栅对应的未中和的第一注入区为所述JFET离子区。
4.如权利要求3所述的方法，其特征在于，所述形成源区，包括：
定义出源区注入区，并进行第一导电类型离子的第二次注入；
所述第二次注入的第一导电类型离子的浓度大于所述第一次注入的第一导电类型离子的浓度。
5.如权利要求1所述的方法，其特征在于，所述第一氧化层厚度范围为200～800埃，所述第二氧化层厚度范围400～1000埃。
6.如权利要求1所述的方法，其特征在于，所述进行氧化工艺，以使暴露出的所述外延层表面的硅原子发生氧化反应，生成第二氧化层，包括：
根据所述第一导电类型离子的第一次注入时的注入能量确定所述氧化工艺的工艺参数。
7.如权利要求1所述的方法，其特征在于，所述去除所述第一氧化层，包括：
通过至少包含氢氟酸的蚀刻溶液进行蚀刻；或/和，
所述去除所述第二氧化层，包括：
通过至少包含氢氟酸的溶液进行蚀刻。
8.如权利要求7所述的方法，其特征在于，根据所述蚀刻溶液对所述第一氧化层蚀刻率确定第一蚀刻时间；和/或，
根据所述蚀刻溶液对所述第二氧化层的蚀刻率确定第二蚀刻时间。
9.如权利要求1所述的方法，其特征在于，在第一导电类型的衬底上形成第一导电类型的外延层之后，还包括：
在所述第一导电类型的外延层上生长场氧化层；
刻蚀所述场氧化层，形成有源区。
10.一种VDMOS器件，其特征在于，根据权利要求1至9任一项所述VDMOS器件的制作方法制成的VDMOS器件。
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- 2015-06-04 CN CN201510303431.XA patent/CN106298925A/zh active Pending
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