CN106298506A - 一种半导体器件及形成方法 - Google Patents
一种半导体器件及形成方法 Download PDFInfo
- Publication number
- CN106298506A CN106298506A CN201510271611.4A CN201510271611A CN106298506A CN 106298506 A CN106298506 A CN 106298506A CN 201510271611 A CN201510271611 A CN 201510271611A CN 106298506 A CN106298506 A CN 106298506A
- Authority
- CN
- China
- Prior art keywords
- threshold voltage
- layer
- semiconductor device
- dielectric layer
- forming method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 111
- 238000000034 method Methods 0.000 title claims abstract description 90
- 239000010410 layer Substances 0.000 claims abstract description 226
- 239000000758 substrate Substances 0.000 claims abstract description 96
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 230000008569 process Effects 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 27
- 230000015572 biosynthetic process Effects 0.000 claims description 23
- 230000004888 barrier function Effects 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 17
- 239000007792 gaseous phase Substances 0.000 claims description 14
- 239000000126 substance Substances 0.000 claims description 14
- 238000005240 physical vapour deposition Methods 0.000 claims description 11
- 238000005137 deposition process Methods 0.000 claims description 5
- -1 TixAl1-x Inorganic materials 0.000 claims description 4
- 229910017121 AlSiO Inorganic materials 0.000 claims description 3
- 229910004129 HfSiO Inorganic materials 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229910004490 TaAl Inorganic materials 0.000 claims description 3
- 229910010041 TiAlC Inorganic materials 0.000 claims description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 3
- 229910052593 corundum Inorganic materials 0.000 claims description 3
- QZQVBEXLDFYHSR-UHFFFAOYSA-N gallium(III) oxide Inorganic materials O=[Ga]O[Ga]=O QZQVBEXLDFYHSR-UHFFFAOYSA-N 0.000 claims description 3
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 claims description 3
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims description 3
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 claims description 3
- 239000003795 chemical substances by application Substances 0.000 claims 1
- 230000008021 deposition Effects 0.000 claims 1
- 150000002500 ions Chemical class 0.000 description 23
- 239000002184 metal Substances 0.000 description 20
- 229910052751 metal Inorganic materials 0.000 description 20
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 230000000694 effects Effects 0.000 description 7
- 230000007547 defect Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000011435 rock Substances 0.000 description 2
- 238000012216 screening Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910015621 MoO Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/3115—Doping the insulating layers
- H01L21/31155—Doping the insulating layers by ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体器件及形成方法，所述半导体器件的形成方法包括：提供半导体衬底，所述半导体衬底包括第一阈值电压区、第二阈值电压区、第三阈值电压区，各阈值电压区的半导体衬底上具有栅极凹槽；在栅极凹槽底部形成层间介质层；在栅极凹槽的底部和侧壁形成高K介质层；对第二阈值电压区和第三阈值电压区的栅极凹槽内的所述高K介质层进行第一次离子掺杂；在栅极凹槽的高K介质层之上形成衬垫层；对第三阈值电压区的栅极凹槽内的所述衬垫层进行第二次离子掺杂。所述半导体器件及形成方法可以使得MOS管的高K介质层、衬垫层具有不同的功函数，从而在形成具有不同阈值电压的MOS晶体管的同时减小了EOT的厚度。
Description
技术领域
本发明涉及半导领域，具体涉及一种半导体器件及其形成方法。
背景技术
随着半导体技术的不断进步，半导体器件的特征尺寸逐渐变小。而半导体器件特征尺寸的逐渐变小给半导体制造工艺提出了更高的要求。
随着半导体技术的不断发展，MOS晶体管的特征尺寸不断缩小，MOS晶体管中栅介质层的厚度也按等比例缩小的原则变得越来越薄，当所述栅介质层的厚度薄到一定的程度后，其可靠性问题，尤其是与时间相关的击穿、热载流子效应、栅电极中的杂质向衬底的扩散等问题，将严重影响器件的稳定性和可靠性。现在，氧化硅层作为栅介质层已经达到其物理极限，利用高k材料的栅介质层替代氧化硅栅介质层，可以在保持等效氧化层厚度(EOT)不变的情况下大大增加其物理厚度，从而减小了栅极漏电流。在要求MOS晶体管体积的同时，市场还要求半导体器件具有较为灵活的阈值电压(VT)，也就是使半导体器件中的晶体管具有多种不同的阈值电压(multi-VT)。
现有技术中形成具有多种不同阈值电压的晶体管时，会受到MOS晶体管的特征尺寸的限制。
发明内容
本发明解决的问题是如何形成减小具有多种不同阈值电压的晶体管EOT厚度。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
提供半导体衬底，所述半导体衬底包括第一阈值电压区、第二阈值电压区、第三阈值电压区，各阈值电压区的半导体衬底上具有栅极凹槽；
在栅极凹槽底部形成层间介质层；
在栅极凹槽的底部和侧壁形成高K介质层；
对第二阈值电压区和第三阈值电压区的栅极凹槽内的所述高K介质层进行第一次离子掺杂；
在栅极凹槽的高K介质层之上形成衬垫层；
对第三阈值电压区的栅极凹槽内的的所述衬垫层进行第二次离子掺杂可选的，所述半导体衬底为P型衬底，所述第一阈值电压小于所述第二阈值电压，所述第二阈值电压小于所述第三阈值电压。
可选的，所述第一次掺杂是掺杂以下元素中至少一种：Al、Cl、F。
可选的，所述第二次掺杂是掺杂N。
可选的，所述半导体衬底为N型衬底，所述第一阈值电压大于所述第二阈值电压，所述第二阈值电压大于所述第三阈值电压。
可选的，所述第一次掺杂采是掺杂以下元素中至少一种：Mg、La、Sr。
可选的，所述第二次掺杂是掺杂以下元素中至少一种：Ti、Al。
可选的，所述掺杂方式为等离子注入。
可选的，所述等离子注入的偏置功率为50～1000W；所述等离子注入的压强为2～5mTorr(毫托)；所述等离子注入的离子能量小于2kev(2000电子伏)；所述等离子注入的剂量大于1e1014atoms/cm3(10的1014次方个原子每立方厘米)。
可选的，所述的半导体器件的形成方法还包括：
在所述衬垫层之上形成阻挡层；
在所述阻挡层之上形成功函数层。
可选的，所述半导体衬底为P型衬底时，所述功函数层材料为TixN1-x、TaC、MoN或TaN。
可选的，所述半导体衬底为N型衬底时，所述功函数层材料为Ti、Al、TixAl1-x、TiC或TiAlC。
可选的，所述高K介质层材料为LaO、AlO、BaZrO、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、BST、Al2O3或Si3N4；所述高K介质层的形成工艺为化学气相沉淀工艺、原子层沉积工艺或物理气相沉淀工艺；所述高K介质层的厚度为10-30埃。
可选的，所述衬垫层材料为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN或TixN1-x；所述衬垫层的形成工艺为化学气相沉淀工艺、原子层沉积工艺或物理气相沉淀工艺；所述衬垫层层的厚度为5-20埃。
可选的，所述阻挡层材料为TaN、Ta或TaAl；所述阻挡层的形成工艺为化学气相沉淀工艺、原子层沉积工艺或物理气相沉淀工艺；所述阻挡层的厚度为5-20埃。
可选的，所述功函数层的形成工艺为化学气相沉淀工艺、原子层沉积工艺或物理气相沉淀工艺；述功函数层的厚度为10-80埃。
本发明实施例还提供一种半导体器件，包括：至少三种不同阈值电压区；
第一阈值电压区包括：未经掺杂的高K介质层和未经掺杂的衬垫层；
第二阈值电压区包括：掺杂后的高K介质层和未经掺杂的衬垫层；
第三阈值电压区包括：掺杂后的高K介质层和掺杂后的衬垫层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
对第二阈值电压区和第三阈值电压区的栅极凹槽内的所述高K介质层进行第一次离子掺杂，对第三阈值电压区的栅极凹槽内的所述衬垫层进行第二次离子掺杂，使得MOS管的高K介质层、衬垫层具有不同的功函数，得到具有相同数目的功函数层，但阈值不同电压的晶体管，从而不再需要通过改变功函数层的层数以形成具有不同阈值电压的MOS晶体管，简化了工艺，避免了因功函数层的差异带来的阈值电压的误差，减小了EOT的厚度。
附图说明
图1a和图1b是现有技术中形成的多种不同阈值电压的晶体管；
图2是本发明实施例中一种半导体器件的形成方法的流程图；
图3a至图8b是本发明实施例中一种半导体器件的形成过程示意图。
具体实施方式
如前所述，现有技术中形成具有多种不同阈值电压的晶体管时，会受到MOS晶体管的特征尺寸的限制。
现有技术中利用功函数层数的不同调节阈值电压，形成具有多种不同阈值电压的晶体管，但会受到MOS晶体管的特征尺寸的限制。
经发明人研究发现，现有工艺中形成具有多种不同阈值电压的晶体管时，通过调节功函数层的层数来调节阈值电压，而MOS晶体管的特征尺寸不断缩小，此种通过调节功函数层的数目来调节阈值电压的方式会受到MOS晶体管的特征尺寸的限制。
另外，上述的方法需要多次形成遮盖层(例如：光刻胶)以在开口中多次堆叠金属层。这种方法不仅步骤复杂，且对遮盖层以及金属层的覆盖性能要求也更高，在实际制造过程中的操作难度大幅度增加。进一步，在形成遮盖层或者金属层的过程中更加容易产生缺陷，例如，堆叠金属层会使开口的深宽比变大，从而导致后续的金属层或者遮盖层在开口中的覆盖难度进一步增加，容易发生后续的金属层或者金属栅极等在开口中的覆盖效果不好，甚至产生缺陷的情况。在形成金属层时，由于覆盖效果不佳而产生空隙等覆盖缺陷。此外，对于已采用沉积的方法形成栅介质材料层的情况，这种方法需要多次遮盖层来覆盖不同的开口，操作过程将变得比较繁琐和复杂，采用上述方法调整器件的阈值电压的难度增大。更为重要的是，反复堆叠金属层还会占据一定的空间体积。为此，如何简化制造步骤，以较为简便地形成多阈值电压的器件，成为本领域技术人员需要解决的问题。
参照图1a，PMOS管按阈值分为以下三类：第一阈值PMOS管为高阈值PMOS管，其结构包括第三P型功函数层13；第二阈值PMOS管为标准阈值PMOS管，其结构包括第三P型功函数层13和第二P型功函数层12；第三阈值PMOS管为低阈值PMOS管，其结构包括第三P型功函数层13、第二P型功函数层12和第一P型功函数层11。
参照图1b，NMOS管按阈值分为以下三类：第一阈值NMOS管为高阈值NMOS管，其结构包括第三N型功函数层23；第二阈值NMOS管为标准阈值NMOS管，其结构包括第三N型功函数层23和第二N型功函数层22；第三阈值NMOS管为低阈值NMOS管，其结构包括第三N型功函数层23、第二N型功函数层22和第一N型功函数层21。
如前所述，随着半导体技术的不断发展，MOS晶体管的特征尺寸不断缩小，在要求MOS晶体管尺寸的同时，市场要求半导体器件具有较为灵活的阈值电压，也就是使半导体器件中的晶体管具有多种不同的阈值电压。
如图1所示的多种不同阈值电压的晶体管，通过调节功函数层的层数来调节阈值电压，在MOS晶体管的特征尺寸不断缩小的情况下，此种通过调节功函数层的数目来调节阈值电压的方式会受到MOS晶体管的特征尺寸的限制。
另外，上述的方法需要多次形成遮盖层(例如：光刻胶)以在开口中多次堆叠金属层。这种方法不仅步骤复杂，且对遮盖层以及金属层的覆盖性能要求也更高，在实际制造过程中的操作难度大幅度增加。进一步，在形成遮盖层或者金属层的过程中更加容易产生缺陷，例如，堆叠金属层会使开口的深宽比变大，从而导致后续的金属层或者遮盖层在开口中的覆盖难度进一步增加，容易发生后续的金属层或者金属栅极等在开口中的覆盖效果不好，甚至产生缺陷的情况。在形成金属层时，由于覆盖效果不佳而产生空隙等覆盖缺陷。此外，对于已采用沉积的方法形成栅介质材料层的情况，这种方法需要多次遮盖层来覆盖不同的开口，操作过程将变得比较繁琐和复杂，采用上述方法调整器件的阈值电压的难度增大。更为重要的是，反复堆叠金属层还会占据一定的空间体积。为此，如何简化制造步骤，以较为简便地形成多阈值电压的器件，成为本领域技术人员需要解决的问题。
本发明实施例通过对第二阈值电压、第三阈值电压的MOS管的所述高K介质层进行掺杂，对第三阈值电压的MOS管的所述衬垫层进行掺杂，使得MOS管的高K介质层、衬垫层具有不同的功函数，得到具有不同阈值电压的晶体管，从而不再需要通过改变功函数层的层数以形成具有不同阈值电压的MOS晶体管，减小了EOT的厚度。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明实施例中一种半导体器件的形成方法的流程图。
S11，提供半导体衬底，所述半导体衬底包括第一阈值电压区、第二阈值电压区、第三阈值电压区，各阈值电压区的半导体衬底上具有栅极凹槽，在栅极凹槽底部形成层间介质层。
栅极凹槽可以通过后栅工艺形成，这种工艺通常先在衬底上形成伪栅(dummy gate)，并通过所述伪栅定义源漏区；在形成源漏区之后，在衬底上形成能露出伪栅的介质材料层；之后去除伪栅，并在去除伪栅后的开口中形成金属栅极。
在具体实施中，所述半导体衬底可以是P型衬底或者N型衬底，或者同时包括P型衬底区域和N型衬底区域，半导体衬底同时包括P型衬底区域和N型衬底区域时，P型衬底区域和N型衬底区域分别至少包括三个栅极凹槽，在P型衬底区域形成至少三种阈值的PMOS管，在N型衬底区域形成至少三种阈值的NMOS管。
在具体实施中，层间介质层可以是热氧化层、氮氧化层、化学氧化层中的任一种或者多种。
在具体实施中，所述层间介质层的形成工艺为化学气相沉淀工艺、原子层形成工艺或热炉工艺。
在具体实施中，所述层间介质层的厚度为5-10埃。
S12，在栅极凹槽的底部和侧壁形成高K介质层。
在具体实施中，高K介质层的材料可以是LaO、AlO、BaZrO、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、BST、Al2O3或Si3N4。
在具体实施中，高K介质层的形成工艺可以是化学气相沉淀工艺、原子层形成工艺或物理气相沉淀工艺。
在具体实施中，高K介质层的厚度可以为10-30埃。
S13，对第二阈值电压区和第三阈值电压区的栅极凹槽内的所述高K介质层进行第一次离子掺杂。
在具体实施中，所述半导体衬底可以是N型衬底，在所述半导体衬底是N型衬底时，所述第一阈值电压大于所述第二阈值电压，所述第二阈值电压大于所述第三阈值电压。
在具体实施中，当所述半导体衬底是N型衬底时，所述对第二阈值电压、第三阈值电压的MOS管的所述高K介质层进行掺杂，是掺杂以下元素中至少一种：Mg、La、Sr。经掺杂后的高K介质层的功函数发生变化，从而可以使经掺杂的高K介质层所在的NMOS管的阈值电压降低0.4～0.6V。
在具体实施中，所述半导体衬底可以是P型衬底，在所述半导体衬底是P型衬底时，所述第一阈值电压小于所述第二阈值电压，所述第二阈值电压小于所述第三阈值电压。
在具体实施中，当所述半导体衬底是P型衬底时，所述对第二阈值电压、第三阈值电压的MOS管的所述高K介质层进行掺杂，是掺杂以下元素中至少一种：Al、Cl、F。经掺杂后的高K介质层的功函数发生变化，从而可以使经掺杂的高K介质层所在的PMOS管的阈值电压升高0.2～0.7V。
在具体实施中，对第二阈值电压、第三阈值电压的MOS管的所述高K介质层进行掺杂可以使用等离子注入的方式进行。所述等离子注入的偏置功率可以在50～1000W的范围内；离子注入的压强可以在2～5mTorr(毫托)的范围内；等离子注入的离子能量小于2kev(2000电子伏)；等离子注入的剂量大于1E1014atoms/cm3(10的1014次方个原子每立方厘米)。可以对等离子注入的偏置功率、注入压强、离子能量和注入剂量进行搭配，从而达到不同的掺杂效果，对高K介质层的功函数产生不同的影响，进而获得不同的阈值电压。
S14，在栅极凹槽的高K介质层之上形成衬垫层。
在具体实施中，所述衬垫层材料可以是La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN或TixN1-x。
在具体实施中，所述衬垫层的形成工艺为化学气相沉淀工艺、原子层形成工艺或物理气相沉淀工艺。
在具体实施中，所述衬垫层层的厚度可以在5-20埃的范围之内。
S15，对第三阈值电压区的栅极凹槽内的的所述衬垫层进行第二次离子掺杂。
在具体实施中，当所述半导体衬底是N型衬底时，所述对第三阈值电压的MOS管的所述衬垫层进行掺杂，是掺杂以下元素中至少一种：Ti、Al。经掺杂后的衬垫层的功函数发生变化，从而可以使经掺杂的衬垫层所在的NMOS管的阈值电压降低0.3～0.6V。
在具体实施中，当所述半导体衬底是P型衬底时，所述对第三阈值电压的MOS管的所述衬垫层进行掺杂，是掺杂N。经掺杂后的衬垫层的功函数发生变化，从而可以使经掺杂的衬垫层所在的PMOS管的阈值电压升高0.5～0.8V。
在具体实施中，第三阈值电压的MOS管的所述衬垫层进行掺杂可以使用等离子注入的方式进行。所述等离子注入的偏置功率可以在50～1000W的范围内；离子注入的压强可以在2～5mTorr(毫托)的范围内；等离子注入的离子能量小于2kev(2000电子伏)；等离子注入的剂量大于1e1014atoms/cm3(10的1014次方个原子每立方厘米)。可以对等离子注入的偏置功率、注入压强、离子能量和注入剂量进行搭配，从而达到不同的掺杂效果，对衬垫层功函数产生不同的影响，进而获得不同的阈值电压。
上述半导体器件的形成方法还可以包括：
S16，在所述衬垫层之上形成阻挡层。
在具体实施中，所述阻挡层材料可以是TaN、Ta或TaAl。
在具体实施中，所述阻挡层的形成工艺可以是化学气相沉淀工艺、原子层形成工艺或物理气相沉淀工艺。
在具体实施中，所述阻挡层的厚度可以在5-20埃的范围内。
S17，在所述阻挡层之上形成功函数层。
在具体实施中，所述半导体衬底为N型衬底时，所述功函数层材料为Ti、Al、TixAl1-x、TiC或TiAlC。所述功函数层对多数N型衬底上形成的NMOS管的阈值进行调节，相当于提供一个阈值基数，在此基数的基础上，利用对所述高K介质层和衬垫层的掺杂降低阈值电压，形成阈值不同的NMOS管。根据需要可以选择不同材料作为NMOS管的功函数层，从而实现预期的不同阈值。
在具体实施中，所述半导体衬底为P型衬底时，所述功函数层材料为TixN1-x、TaC、MoN或TaN。所述功函数层对多数P型衬底上形成的PMOS管的阈值进行调节，相当于提供一个阈值基数，在此基数的基础上，利用对所述高K介质层和衬垫层的掺杂降低阈值电压，形成阈值不同的PMOS管。根据需要可以选择不同的材料作为PMOS管的功函数层，从而实现预期的不同阈值。
在具体实施中，所述功函数层的形成工艺为化学气相沉淀工艺、原子层形成工艺或物理气相沉淀工艺。
在具体实施中，所述功函数层的厚度为10-80埃。
在具体实施中如上半导体器件的形成方法适用于形成平面MOS管或鳍式MOS管。
本发明实施例通过对第二阈值电压、第三阈值电压的MOS管的所述高K介质层进行掺杂，对第三阈值电压的MOS管的所述衬垫层进行掺杂，使得MOS管的高K介质层、衬垫层具有不同的功函数，从而在形成具有不同阈值电压的MOS晶体管的同时减小了EOT的厚度。
本发明实施例还提供一种半导体器件，包括：至少三种不同阈值的MOS管，其中：第一阈值的MOS管栅极包括：未经掺杂的高K介质层和未经掺杂的衬垫层；第二阈值的MOS管栅极包括：掺杂后的高K介质层和未经掺杂的衬垫层；第三阈值的MOS管栅极包括：掺杂后的高K介质层和掺杂后的衬垫层。
本发明实施例中的半导体器件利用未经掺杂的高K介质层、衬垫层和掺杂后的高K介质层、衬垫层的不同搭配，形成不同阈值的MOS管，从而在形成具有不同阈值电压的MOS晶体管的同时减小了EOT的厚度。
图3a、图3b、图4a、图4b、图5a、图5b、图6a、图6b、图7a、图7b、图8a、图8b是本发明实施例中一种半导体器件形成过程示意图。其中，图3a、图4a、图5a、图6a、图7a、图8a中所示出的衬底是P型衬底，而图3b、图4b、图5b、图6b、图7b、图8b中所示出的衬底是N型衬底。即图3a、图3b、图4a、图4b、图5a、图5b、图6a、图6b、图7a、图7b、图8a、图8b示出了一种既包含PMOS管又包含NMOS管的半导体器件的形成过程，由于所述半导体器件中共含具有三种不同阈值的PMOS管和具有三种不同阈值的NMOS管，所以图中分别示出了三个不同阈值的PMOS管和三个不同阈值的NMOS管的形成过程作为代表。可以理解的是，在一块半导体器件上，包含多个不同阈值的PMOS管和NMOS管，并不以图中示出的个数为准。
参考图3a和图3b，提供P型衬底(未图示)和N型衬底(未图示)：所述P型衬底包括第一阈值电压PMOS管区A，第二阈值电压PMOS管区B，第三阈值电压PMOS管区C；所述N型衬底包括第一阈值电压NMOS管区D，第二阈值电压PMOS管区E，第三阈值电压PMOS管区F。在P型衬底和N型衬底上形成有已移除伪栅和伪栅氧化层的栅极凹槽；在所述栅极凹槽底部沉积层间介质层31；在所述栅极凹槽侧壁及所述层间介质层31上沉积高K介质层32；涂布第六光刻胶层后，通过光刻工艺去除覆盖于第一阈值电压PMOS管区A和第二阈值电压PMOS管区B的第六光刻胶层，暴露出该区域栅极凹槽内的高K介质层32；对暴露的高K介质层32进行P型离子掺杂；去除第六光刻胶层331。
本实施例中，形成已移除伪栅和伪栅氧化层的栅极凹槽的工艺可参考图2中的步骤S11～S13，具体如下：S11，提供半导体衬底，所述半导体衬底包括第一阈值电压区、第二阈值电压区、第三阈值电压区，各阈值电压区的半导体衬底上具有栅极凹槽，在栅极凹槽底部形成层间介质层；S12，在栅极凹槽的底部和侧壁形成高K介质层；S13，对第二阈值电压区和第三阈值电压区的栅极凹槽内的所述高K介质层进行第一次离子掺杂。其中层间介质层和高K介质层的材料、形成工艺、厚度，参照前述步骤中的说明；第一次离子掺杂指对高K介质层进行掺杂，也就是P型衬底的MOS管区进行高K介质层掺杂，掺杂材料、方式见步骤S13对应P型衬底时的具体实施方式的描述。
参照图4a和图4b，在半导体器件之上涂布第七光刻胶332；对第七光刻胶层332进行曝光显影后，去除覆盖于N型衬底上第二阈值电压NMOS管区E、第三阈值电压NMOS管区F的之上的第七光刻胶层332；暴露出所述高K介质层32，对所述高K介质层32进行N型离子掺杂。
参照图5a和图5b，移除第七光刻胶层，在高K介质层32之上形成衬垫层34；在半导体器件区域涂布第八光刻胶层333；对第八光刻胶层333进行曝光显影后，去除覆盖于P型衬底上第三阈值电压PMOS管区C的之上的第八光刻胶层333；对第三阈值电压PMOS管区C栅极凹槽内的高衬垫层34进行P型离子掺杂；去除其余部分的第八光刻胶层333。
本实施例中，形成已移除伪栅和伪栅氧化层的栅极凹槽的工艺可参考图2中的步骤S11～S15，具体如下：S11，提供半导体衬底，所述半导体衬底包括第一阈值电压区、第二阈值电压区、第三阈值电压区，各阈值电压区的半导体衬底上具有栅极凹槽，在栅极凹槽底部形成层间介质层；S12，在栅极凹槽的底部和侧壁形成高K介质层；S13，对第二阈值电压区和第三阈值电压区的栅极凹槽内的所述高K介质层进行第一次离子掺杂；S14，在所述栅极凹槽的高K介质层之上形成衬垫层；S15，对第三阈值电压区的栅极凹槽内的的所述衬垫层进行第二次离子掺。其中衬垫层的材料、形成工艺、厚度，参照步骤S14中的说明；此处第二次离子掺杂指对衬垫层进行掺杂，也就是对P型衬底的MOS管区中的衬垫层进行掺杂，掺杂材料、方式见步骤S15对应P型衬底时的具体实施方式的描述。
参照图6a和图6b，在半导体器件区涂布第九光刻胶层334；对第八光刻胶层333进行曝光显影后，通过光刻工艺去除覆盖于N型衬底上第三阈值电压NMOS管区F的之上的第九光刻胶层；对第三阈值电压NMOS管区F的栅极凹槽内的衬垫层34进行N型离子掺杂；去除第九光刻胶层334。
参照图7a和图7b，在衬垫层34之上形成阻挡层35；在阻挡层35之上形成P型功函数层36；在半导体器件区涂布第十光刻胶层335；对第十光刻胶层335进行曝光显影后，去除覆盖于N型衬底上的第十光刻胶层335。
本实施例中，形成已移除伪栅和伪栅氧化层的栅极凹槽的工艺可参考图2中的步骤S11～S17，具体如下：S11，提供半导体衬底，所述半导体衬底包括第一阈值电压区、第二阈值电压区、第三阈值电压区，各阈值电压区的半导体衬底上具有栅极凹槽，在栅极凹槽底部形成层间介质层；S12，在栅极凹槽的底部和侧壁形成高K介质层；S13，对第二阈值电压区和第三阈值电压区的栅极凹槽内的所述高K介质层进行第一次离子掺杂；S14，在所述栅极凹槽的高K介质层之上形成衬垫层；S15，对第三阈值电压区的栅极凹槽内的的所述衬垫层进行第二次离子掺；S16，在所述衬垫层之上形成阻挡层；S17，在所述阻挡层之上形成功函数层。其中阻挡层的材料、厚度、形成工艺，参照步骤S16中的说明；此处沉积的功函数层是P型功函数层36，其材料、厚度、形成工艺参照步骤S17中对应所述半导体衬底为P型衬底时具体实施方式的描述。
参照图8a和图8b，曝光显影后，去除覆盖于N型衬底上的第十光刻胶层；去除N型衬底上栅极凹槽内部的P型功函数层36；通过光刻工艺去除第十光刻胶层；形成N型功函数层37；形成金属栅。
在实际制作过程中，半导体器件上既包含适于制作PMOS的区域，也包含适于制作NMOS的区域。由于PMOS器件与NMOS器件的阈值电压有所不同，现有技术为了尽量同时满足PMOS器件与NMOS器件对阈值电压的需求，一般先在PMOS器件或者NMOS器件上覆盖一种类型(例如PMOS器件)的功函数层，然后覆盖掩模，并去除位于NMOS器件的功函数层，使这层功函数层仅位于PMOS器件上；然后再通过覆盖掩模的方式，在NMOS器件处形成另一种类型的功函数层，以此来分别调节PMOS器件和NMOS器件的功函数，进而分别使PMOS器件和NMOS器件的阈值电压达到各自规格值。
图3a图3b至图8a图8b中的剖视图仅为不同层的示意图，并不对应各层的实际厚度。
从如图3至图8所示的半导器件形成过程可以看出，利用本发明实施例中所示的半导体器件形成方法得到的多阈值半导体器件中，包括三种不同阈值的PMOS管和三种不同阈值的NMOS管。
其中，PMOS管按照阈值分为以下三类：第一阈值的PMOS管，包括未经掺杂的高K介质层和未经掺杂的衬垫层；第二类阈值的PMOS管，包括掺杂后的高K介质层和未经掺杂的衬垫层；第三类阈值的PMOS管，包括掺杂后的高K介质层和掺杂后的衬垫层。
由于选取本发明实施例中的P型掺杂材料对PMOS管的高K介质层或衬垫层进行掺杂，均会提升PMOS管的阈值电压，故在三类不同阈值的PMOS管中，第三类阈值高于第二类阈值，第二类阈值高于第一类阈值。
NMOS管按照阈值分为以下三类：第一阈值的NMOS管，包括未经掺杂的高K介质层和未经掺杂的衬垫层；第二类阈值的NMOS管，包括掺杂后的高K介质层和未经掺杂的衬垫层；第三类阈值的NMOS管，包括掺杂后的高K介质层和掺杂后的衬垫层。
由于选取本发明实施例中的N型掺杂材料对NMOS管的高K介质层或衬垫层进行掺杂，均会降低NMOS管的阈值电压，故在三类不同阈值的NMOS管中，第三类阈值低于第二类阈值，第二类阈值低于第一类阈值。
通过对图3至图8所示的半导器件形成过程与图1所示的现有技术中形成的多种不同阈值电压的晶体管进行对比可以看出，通过调节功函数层的层数来调节阈值电压，在MOS晶体管的特征尺寸不断缩小的情况下，此种通过调节功函数层的数目来调节阈值电压的方式会受到MOS晶体管的特征尺寸的限制。本发明实施例中实现三种不同阈值电压仅需要一层功函数层，通过对第二阈值电压、第三阈值电压的MOS管的所述高K介质层进行掺杂，对第三阈值电压的MOS管的所述衬垫层进行掺杂，使得MOS管的高K介质层、衬垫层具有不同的功函数，从而在形成具有不同阈值电压的MOS晶体管的同时减小了EOT的厚度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一阈值电压区、第二阈值电压区、第三阈值电压区，各阈值电压区的半导体衬底上具有栅极凹槽；
在栅极凹槽底部形成层间介质层；
在栅极凹槽的底部和侧壁形成高K介质层；
对第二阈值电压区和第三阈值电压区的栅极凹槽内的所述高K介质层进行第一次离子掺杂；
在栅极凹槽的高K介质层之上形成衬垫层；
对第三阈值电压区的栅极凹槽内的所述衬垫层进行第二次离子掺杂。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底为P型衬底，所述第一阈值电压小于所述第二阈值电压，所述第二阈值电压小于所述第三阈值电压。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述第一次掺杂是掺杂以下元素中至少一种：Al、Cl、F。
4.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述第二次掺杂是掺杂N。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底为N型衬底，所述第一阈值电压大于所述第二阈值电压，所述第二阈值电压大于所述第三阈值电压。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述第一次掺杂采是掺杂以下元素中至少一种：Mg、La、Sr。
7.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述第二次掺杂是掺杂以下元素中至少一种：Ti、Al。
8.根据权利要求3、4、6、7中任一项所述的半导体器件的形成方法，其特征在于，所述等离子注入的偏置功率为50～1000W；所述等离子注入的压强为2～5mTorr；所述等离子注入的离子能量小于2kev；所述等离子注入的剂量大于1e1014atoms/cm3。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：
在所述衬垫层之上形成阻挡层；
在所述阻挡层之上形成功函数层。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述半导体衬底为P型衬底时，所述功函数层材料为TixN1-x、TaC、MoN或TaN。
11.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述半导体衬底为N型衬底时，所述功函数层材料为Ti、Al、TixAl1-x、TiC或TiAlC
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述高K介质层材料为LaO、AlO、BaZrO、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、BST、Al2O3或Si3N4；所述高K介质层的形成工艺为化学气相沉淀工艺、原子层沉积工艺或物理气相沉淀工艺；所述高K介质层的厚度为10-30埃。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述衬垫层材料为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN或TixN1-x；所述衬垫层的形成工艺为化学气相沉淀工艺、原子层沉积工艺或物理气相沉淀工艺；所述衬垫层层的厚度为5-20埃。
14.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述阻挡层材料为TaN、Ta或TaAl；所述阻挡层的形成工艺为化学气相沉淀工艺、原子层沉积工艺或物理气相沉淀工艺；所述阻挡层的厚度为5-20埃。
15.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述功函数层的形成工艺为化学气相沉淀工艺、原子层沉积工艺或物理气相沉淀工艺；述功函数层的厚度为10-80埃。
16.一种半导体器件，其特征在于，包括：至少三种不同阈值电压区；
第一阈值电压区包括：未经掺杂的高K介质层和未经掺杂的衬垫层；
第二阈值电压区包括：掺杂后的高K介质层和未经掺杂的衬垫层；
第三阈值电压区包括：掺杂后的高K介质层和掺杂后的衬垫层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510271611.4A CN106298506A (zh) | 2015-05-25 | 2015-05-25 | 一种半导体器件及形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510271611.4A CN106298506A (zh) | 2015-05-25 | 2015-05-25 | 一种半导体器件及形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106298506A true CN106298506A (zh) | 2017-01-04 |
Family
ID=57634617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510271611.4A Pending CN106298506A (zh) | 2015-05-25 | 2015-05-25 | 一种半导体器件及形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106298506A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111554679A (zh) * | 2020-04-09 | 2020-08-18 | 中国科学院微电子研究所 | 一种SOI FinFET器件及其制作方法 |
| CN113468845A (zh) * | 2020-03-31 | 2021-10-01 | 中芯国际集成电路制造(上海)有限公司 | 工艺制造方法、阈值电压的调节方法、设备和存储介质 |
| WO2024011664A1 (zh) * | 2022-07-14 | 2024-01-18 | 长鑫存储技术有限公司 | 半导体结构及制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120187502A1 (en) * | 2009-10-20 | 2012-07-26 | International Business Machines Corporation | Application of cluster beam implantation for fabricating threshold voltage adjusted fets |
| CN103094214A (zh) * | 2011-11-04 | 2013-05-08 | 中芯国际集成电路制造(上海)有限公司 | 制作半导体器件的方法 |
| CN104425370A (zh) * | 2013-08-27 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
-
2015
- 2015-05-25 CN CN201510271611.4A patent/CN106298506A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120187502A1 (en) * | 2009-10-20 | 2012-07-26 | International Business Machines Corporation | Application of cluster beam implantation for fabricating threshold voltage adjusted fets |
| CN103094214A (zh) * | 2011-11-04 | 2013-05-08 | 中芯国际集成电路制造(上海)有限公司 | 制作半导体器件的方法 |
| CN104425370A (zh) * | 2013-08-27 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113468845A (zh) * | 2020-03-31 | 2021-10-01 | 中芯国际集成电路制造(上海)有限公司 | 工艺制造方法、阈值电压的调节方法、设备和存储介质 |
| CN111554679A (zh) * | 2020-04-09 | 2020-08-18 | 中国科学院微电子研究所 | 一种SOI FinFET器件及其制作方法 |
| CN111554679B (zh) * | 2020-04-09 | 2023-03-31 | 中国科学院微电子研究所 | 一种SOI FinFET器件及其制作方法 |
| WO2024011664A1 (zh) * | 2022-07-14 | 2024-01-18 | 长鑫存储技术有限公司 | 半导体结构及制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6218384B2 (ja) | タングステンゲート電極を備えた半導体装置の製造方法 | |
| CN103053025B (zh) | 具有阈值电压设定掺杂剂结构的先进晶体管 | |
| TWI574321B (zh) | 正電金屬合金膜的保角薄膜沈積 | |
| CN104821296B (zh) | 半导体器件及其形成方法 | |
| CN105070716B (zh) | 具有穿通抑制的先进晶体管 | |
| CN101563780B (zh) | 具有双重阈值电压控制手段的低阈值电压半导体器件 | |
| CN106328536B (zh) | 半导体器件及其制造方法 | |
| CN101345260B (zh) | 半导体结构 | |
| US20020086504A1 (en) | Method of manufacturing semiconductor devices | |
| US9620500B2 (en) | Series-connected transistor structure | |
| US8405160B2 (en) | Multi-strained source/drain structures | |
| KR20200033738A (ko) | 마스크 없는 제조 공정 흐름을 사용한 선택적 듀얼 실리사이드 형성 | |
| EP2068351A1 (en) | Floating gate non-volatile memory device and method for manufacturing same | |
| US10446402B2 (en) | Semiconductor device | |
| CN106206298A (zh) | 多阶鳍的形成方法及其结构 | |
| KR20150051147A (ko) | 다중 일함수를 갖는 게이트 구조를 형성하는 방법 및 결과적인 제품 | |
| CN101840863A (zh) | 半导体装置及半导体装置的制造方法 | |
| CN102484053A (zh) | 均匀高k金属闸极堆栈藉由在闸极图案化之前扩散金属成分调整精密晶体管的临限电压 | |
| US20120061773A1 (en) | Semiconductor device and method of fabricating the same | |
| CN101165900A (zh) | 半导体器件及其制造方法 | |
| CN101752377B (zh) | 用于高K金属栅极Vt调制的N/P金属晶体定向结构及制造方法 | |
| CN106298506A (zh) | 一种半导体器件及形成方法 | |
| US11837508B2 (en) | Method of forming high-k dielectric material | |
| CN106711040B (zh) | 一种半导体器件及其制造方法 | |
| TWI658501B (zh) | 高壓半導體裝置及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170104 |