CN106257669A - 功率器件及其制备方法 - Google Patents

功率器件及其制备方法 Download PDF

Info

Publication number
CN106257669A
CN106257669A CN201610556687.6A CN201610556687A CN106257669A CN 106257669 A CN106257669 A CN 106257669A CN 201610556687 A CN201610556687 A CN 201610556687A CN 106257669 A CN106257669 A CN 106257669A
Authority
CN
China
Prior art keywords
source region
groove
source
metal
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610556687.6A
Other languages
English (en)
Other versions
CN106257669B (zh
Inventor
王培林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to CN201610556687.6A priority Critical patent/CN106257669B/zh
Publication of CN106257669A publication Critical patent/CN106257669A/zh
Application granted granted Critical
Publication of CN106257669B publication Critical patent/CN106257669B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本公开提供功率器件及其制备方法。功率器件包括：第一器件，具有多个第一源区和多个第一沟槽，多个第一沟槽把多个第一源区彼此电学隔离；至少一个第二器件，具有多个第二源区和多个第二沟槽，多个第二沟槽把多个第二源区彼此电学隔离，并且第二器件内嵌在第一器件中，第二源区与第一源区被电学隔离；其中，第二器件的第二沟槽与第一器件的相应的第一沟槽相连通，并且第二器件的多个第二源区以相邻两个第二源区相隔至少一个第一器件的第一源区的方式被分散排布。根据本公开的功率器件及其制备方法，第二器件可以在第一器件内扩展分布，能够更容易地定位和在相对较全区域获取传感电流，从而能够反映更大范围内芯片的状态变化。

Description

功率器件及其制备方法
技术领域
本公开涉及半导体领域，尤其涉及功率器件及其制备方法。
背景技术
对于功率器件，为了监控该器件工作状态，要定量(通常是按主器件电流量缩小一个比例系数，这个系数一般用CSR表示)适时全量程测量该器件传导的电流量，以确保该器件的安全可靠，例如汽车电子领域。传统地，可以在整个器件(称为主器件)内选择一个适当位置耦合进诸如镜像电流器件的电流传感器件来提供这种测量。电流传感器件通过一定方式与主器件电学隔离开。但由于电流传感器件集中在一个点上(即，具有一个集中的源区)，在主器件工作过程中芯片温度发生变化时，电流传感器件测得的电流变化只能反应这一个点的状态(如温度)改变所带来的电流量变化。这种局限性要求选择电流传感器件的位置特别重要，必须精准地确定整个芯片的温度分布而选择最合适的位置。然而，这对于大功率器件特别是具有复杂压焊结构的器件是很难做到的。
发明内容
根据本公开的一方面，提供一种功率器件，包括：第一器件，第一器件具有多个第一源区，并具有多个第一沟槽，其中，多个第一沟槽把多个第一源区彼此电学隔离；至少一个第二器件，第二器件具有多个第二源区并具有多个第二沟槽，多个第二沟槽把多个第二源区彼此电学隔离，并且第二器件内嵌在第一器件中，第二源区与第一源区被电学隔离；其中，第二器件的第二沟槽与第一器件的相应的第一沟槽相连通，并且其中，第二器件的多个第二源区以相邻两个第二源区相隔至少一个第一器件的第一源区的方式被分散排布。
根据本公开的另一方面，提供一种功率器件的制备方法，包括：提供衬底；在衬底上形成第一器件的体区和至少一个第二器件的体区；在第一器件的体区内形成用于第一器件的多个第一沟槽并在第二器件的体区内形成用于第二器件的多个第二沟槽，其中，第二器件的第二沟槽与第一器件的相应的第一沟槽相连通；形成用于第一器件的多个第一源区和用于第二器件的多个第二源区，其中，多个第一源区通过多个第一沟槽被彼此电学隔离，多个第二源区通过多个第二沟槽被彼此电学隔离，并且第二源区与所述第一源区被电学隔离；其中，第二器件的多个第二源区以相邻两个第二源区相隔至少一个第一器件的第一源区的方式被分散排布。
根据本公开的功率器件及其制备方法，第一器件与第二器件被电学隔离，从而第二器件的存在不会影响主器件的正常工作。此外，第二器件的第二源区被设计为相邻两个第二源区相隔至少一个第一器件的源区，从而使得第二器件在CSR一定的情况下能够读取芯片上的更大面积范围内的电流，从而能够更加准确地反映芯片的状态变化。
附图说明
通过参考附图会更加清楚地理解本发明的特征和优点，附图是示意性的而不应理解为对本公开进行任何限制，在附图中：
图1是示出根据本公开一个示例性实施例的功率器件的简化平面视图；
图2是示出根据本公开一个示例性实施例的功率器件的细节的平面视图；
图3-图5分别示出图2中沿A-A、B-B、C-C的剖面视图；
图6示出图2中不同位置点61-63处的剖面视图；
图7是示出根据本公开一个示例性实施例的功率器件的细节的平面视图；
图8是示出根据本公开另一个示例性实施例的功率器件的平面视图；
图9-图10分别示出图8中沿D-D、E-E的剖面图；
图11示出图8中不同位置点71-74处的剖面视图；
图12是示出根据本公开又一个示例性实施例的功率器件的平面视图；
图13是示出根据本公开又一个示例性实施例的功率器件的平面视图；
图14是示出根据本公开又一个示例性实施例的功率器件的平面视图；
图15-图18示出图14中沿F-F、G-G、H-H、I-I的剖面视图；
图19是示出根据本公开又一个示例性实施例的功率器件的平面视图；以及
图20示出根据本公开一个实施例的功率器件的制备方法的流程图。
具体实施方式
下面对本公开的实施例的详细描述涵盖了许多具体细节，以便提供对本公开实施例的全面理解。但是，对于本领域技术人员来说显而易见的是，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明更清楚的理解。本发明绝不限于下面所提出的任何具体配置，而是在不脱离本发明的精神的前提下覆盖了相关元素、部件的任何修改、替换和改进。
下面的详细说明实际上仅仅是示例性的，并且无意于限制本发明或本发明的应用和使用。而且，无意于使本发明受限于前述的技术领域、背景技术或下面详细的说明书中提出的所表达或暗示的任何理论。
在本公开中使用了缩写“MOSFET”和“IGBT”，它们分别指金属氧化物半导体场效应晶体管和绝缘栅双极型晶体管。MOSFET和IGBT具有导体栅电极，然而应理解导体材料并非一定是金属材料，而可以是例如金属合金、半金属、金属半导体合金或化合物、掺杂半导体、它们的组合。在本公开中，提及的“金属接触”及类似物应该广义地解释为包括上面讨论的各种导体形式而不意欲仅仅限制为金属化导体。适合用在MOSFET和IGBT的绝缘材料的非限制示例有氧化物、氮化物、氧氮混合物、有机绝缘材料及其它电介质。
为了简单清楚地说明，附图说明了通常的结构方式，且可能省略对众所周知的特征和技术的描述和细节，以避免不必要地模糊本发明。另外，附图中的元件不一定是按比例绘制的。例如，可能相对于其它元件或区域而放大了附图中的一些元件或区域的尺寸，以帮助提高对本发明的实施例的理解。
在说明书和权利要求书中的诸如“第一”、“第二”、“第三”、“第四”等序数词可用于类似的元件或步骤之间的区分而不必然用于描述一个特定序列或先后顺序。需要理解，如此使用的术语在适当的情况下是可以互换的，以使本文所描述的发明中的实施例，例如，能够按照除了本文说明的或其它方式描述的那些顺次而工作或排列。此外，术语“包含”、“包括”、“具有”以及它们的各种变化，意指覆盖了非排除的包括，以使包括一系列元件或步骤的工艺、方法、产品或设备不必限制为那些元件或步骤，而是可以包括没有明确列出或固有属于这些工艺、方法、产品或设备的其它元件或步骤。这里所使用的术语“连通”定义为直接或间接以电性或非电性方式的连接。如文中所使用的，术语“实质上的”和“实质上地”意味着在实践方式中足以完成所声称的目的，而且那些次要的缺陷，如果有的话，对所声称的目的没有明显的影响。
在说明书和权利要求书中的“另外的”是指超正常之外的。例如“另外的高浓度扩散”是指在正常的有源区扩散之外的扩散，并且浓度高于本体浓度。
如文中所使用的，术语“衬底”可指半导体衬底，所用半导体不论单晶、多晶还是非晶，并且包括IV族半导体、非IV族半导体、化合物半导体以及有机和无机半导体，并且可以例如是薄膜结构或层叠结构。
为了说明的方便和不受局限，本文用硅半导体来描述功率器件及其制备方法，但是本领域技术人员将会理解也可以使用其它半导体材料。此外，各种器件类型和/或掺杂半导体区域可标记为N型或P型，但这只是为了说明的方便而不意欲限制，并且这样的标记可用“第一导电类型”或“第二、相反导电类型”的更通用的描述来代替，其中第一导电类型既可是N型也可是P型，而且第二导电类型也可是P型或N型。
根据本公开的一方面，提供一种功率器件，包括：第一器件，第一器件具有多个第一源区，并具有多个第一沟槽，其中，多个第一沟槽把多个第一源区彼此电学隔离；至少一个第二器件，第二器件具有多个第二源区并具有多个第二沟槽，多个第二沟槽把多个第二源区彼此电学隔离，并且第二器件内嵌在第一器件中，并且第二源区与第一源区被电学隔离；其中，第二器件的第二沟槽与第一器件的相应的第一沟槽相连通，并且其中，第二器件的多个第二源区以相邻两个第二源区相隔至少一个第一器件的第一源区的方式被分散排布。
在一个实施例中，第二源区与第一源区通过金属间距区被电学隔离，其中金属间距区内没有另外的高浓度扩散区。在一个实施例中，第二源区与第一源区通过金属间距区被电学隔离，其中金属间距区内有另外的高浓度扩散区。在一个实施例中，相邻两个第二源区相隔的至少一个第一器件的第一源区内有另外的高浓度扩散区。
在一个实施例中，每相邻两个第二源区间相隔相同数量的第一器件的第一源区，从而多个第二源区均匀分布。每相邻两个第二源区间也可以相隔不同数量的第一器件的第一源区，从而多个第二源区非均匀分布。
在一个实施例中，第一器件和第二器件被形成在P+N衬底上，并且功率器件为绝缘栅双极型晶体管。第一器件和第二器件也可以被形成在N+N衬底上，并且功率器件为金属氧化物半导体场效应晶体管。
在一个实施例中，第二器件的每个第二源区与第一器件的相应一个第一源区相对应，并且第二器件的每个第二沟槽与第一器件的相应一个第一沟槽相连通。
在一个实施例中，功率器件还包括多个第三沟槽，每个第三沟槽与第二器件的一个第二源区相对应，并把与该第二源区相应的两个第一沟槽相连通。第一沟槽、第二沟槽、第三沟槽在结构上相同。
在一个实施例中，第一器件的第一源区具有第一金属接触区，第二器件的第二源区具有第二金属接触区，第一金属接触区的边界与第二金属接触区的边界相距一定距离，以使得电流不再能沿平面横向流动。
在一个实施例中，第二器件的每个第二源区与第一器件的相应两个第一源区相对应，并且功率器件还包括多个第四沟槽，每个第四沟槽呈三端形，与第二器件的一个第二源区相对应，并把与该第二源区相应的两个第二沟槽和与该第二源区相应的两个第一源区之间的第一沟槽相连通。第一沟槽、第二沟槽、第四沟槽在结构上相同。
根据本公开的功率器件及其制备方法，第一器件与第二器件被电学隔离，从而第二器件的存在不会影响主器件的正常工作。此外，第二器件的第二源区被设计为相邻两个第二源区相隔至少一个第一器件的源区，从而使得第二器件在CSR一定的情况下能够读取芯片上的更大面积范围内的电流，从而能够更加准确地反映芯片的状态变化。
下面将参照附图来更详细的描述根据本发明的实施例。
图1是示出根据本公开一个示例性实施例的功率器件100的简化平面视图。如图1所示，功率器件100包括第一器件1和第二器件2。在一个示例中，第二器件2可以为电流传感器件，例如镜像电流器件。第二器件2形成在与第一器件1相同的衬底3上，即，第二器件2和第一器件1被耦合在同一个芯片内，从而第二器件2与第一器件1能够尽可能处于同样的条件(例如温度)下。衬底3可以为P+N衬底，由此功率器件100可为绝缘栅双极型晶体管(IGBT)，或者衬底可以为N+N衬底，由此功率器件100可为金属氧化物半导体场效应晶体管(MOSFET)。
第二器件2内嵌于第一器件1中，并且第二器件2与第一器件1被电学隔离。实质上，第二器件2与第一器件1具有相连的漏极和栅极，只不过源区被电学隔离。第二器件2与第一器件1藉由一金属间距区(未图示)而被电学隔离。也就是说，第二器件2的源区与第一器件1的源区通过源区金属相距一定间距而被电学隔离。在金属间距区内可以设置或者不设置另外的高浓度扩散区。
如图1所示，功率器件100还包括栅电极引出端4，第一器件1和第二器件2的每一个栅极都与该栅电极引出端4连接。具体地，第一器件1和第二器件2的各个栅极沟槽中的多晶硅与该栅电极引出端4连接。
应理解，虽然第二器件2被图示为条状并大约位于第一器件1的中心部分，但是这仅仅是示例。实质上，第二器件2可以位于第一器件1的任何其他位置，并且第二器件2甚至可贯穿第一器件1的整个垂直区域。此外，虽然在第一器件1内图示出仅一个第二器件2，但是可以按照需要布置更多个第二器件2。
第二器件2的总有效尺寸面积(即，金属源区面积)与第一器件1的总有效尺寸面积成一定缩小比例(CSR)，以便获取与第一器件1的电流成比例的电流。如此，通过第二器件2收集的电流便可确定出第一器件1传导的电流量，从而实现对第一器件1的监控。此外，由于第二器件2的总有效尺寸面积与第一器件1的总有效尺寸面积成预定比例，并且第二器件2的源区被第一器件1的源区间隔开而分散排布，从而可以在确保第二器件2的总有效尺寸面积一定的情况下扩大其所占据的芯片面积，以在功率器件运作时反映更大范围内的芯片状态(例如温度)变化。
图2是示出根据本公开一个实施例的功率器件200的细节的平面视图。如图2所示，功率器件200包括第一器件1和第二器件2。第二器件2内嵌于第一器件1中，并且第二器件2与第一器件1通过金属间距区5被电学隔离。如上所述，在金属间距区5内没有另外的高浓度扩散区，并且实质上是第二器件2的源区与第一器件1的源区被电学隔离。在图2中，外侧虚线以外的区域表示第一器件1的金属11，内侧虚线以内的区域表示第二器件2的金属21。更确切地，芯片的最上层为金属层，在外侧虚线以外的区域布满了第一器件1的金属，内侧虚线以内的区域布满第二器件2的金属。两个虚线之间的区域为金属间距区5，以把第一器件1的金属和第二器件2的金属隔开，相应地把第一器件1的源区和第二器件2的源区隔开。
接着参考图2，第一器件1具有多个第一源区12，每个第一源区12具有其第一金属接触14。第一器件1工作时通过这些第一源区12来收集电流。类似地，第二器件2具有多个第二源区22，每个第一源区22具有其第二金属接触24。第二器件2通过这些第二源区22来收集电流。第二器件2通过所有第二源区22收集的电流与第一器件1通过所有第一源区12收集的电流应成预定比例关系。通过测量第二器件2收集的电流便能确定出第一器件1传导的电流量，进而实现对第一器件1状态的监控。应理解，这些源区12和22实际上位于金属层的下方，这在后文中图示说明。
此外，如图2所示，第一器件1还包括多个第一沟槽13。在一个示例中，第一沟槽13可为条形沟槽。这些第一沟槽13把第一器件1的多个第一源区12彼此电学隔离。类似地，第二器件2还包括多个第二沟槽23。在一个示例中，第二沟槽23可为条形沟槽。这些第二沟槽23把第二器件2的多个第二源区22彼此电学隔离。如图2所示，第二器件2的第二沟槽23与第一器件1的相应的第一沟槽13相连通。实质上，第一沟槽13和第二沟槽23实际分别位于第一器件1和第二器件2的体区内，并且第一沟槽13和第二沟槽23分别对应于第一器件1的栅极和第二器件2的栅极，也就是说，第一器件1的栅极与第二器件2的栅极相连。
此外，如图2所示，第二器件2的每个第二源区22与第一器件1的相应一个第一源区12相对应，并且第二器件2的每个第二沟槽23与第一器件1的相应一个第一沟槽13相连通。功率器件200还包括多个第三沟槽6。每个第三沟槽6与第二器件2的一个第二源区22相对应，并把与该第二源区22相应的两条第二沟槽23相连通。如图所示，相应地，每个第三沟槽6也与第一器件1的一个第一源区12相对应，并把与该第一源区12相应的两条第一沟槽13相连通。在一个示例中，第三沟槽6可位于金属间距区5内。第三沟槽6不仅起到栅极的作用，还可以使得第二器件2的源区22与第一器件1的相应的源区12充分隔离。在一个示例中，第三沟槽6可以为条形沟槽。第三沟槽6在结构上与第一沟槽13以及第二沟槽23相同。
此外，第二器件2的多个第二源区22以相邻两个第二源区22相隔至少一个第一器件1的第一源区12的方式被分散排布，从而第二器件2每间隔至少一个第一器件1的第一源区12通过第二源区22来提取电流。为便于理解，在图2中示出了器件2、器件1、器件2、器件1、器件2、器件1...的图示，这指示第二器件2的相邻两个源区22间间隔一个第一器件1的源区。实际上，在标示第二器件2的相邻两个源区22间“器件1”的位置处并没有第一器件1源区金触接触，而是反映出该位置处的电流是由第一器件1的相应源区收集。
虽然在图2中示出了相邻两个第二源区22间间隔一个第一器件1的源区，但是应理解，可以间隔更多的第一器件1的源区，只要第二器件2的多个第二源区22能够被分散排布即可。例如，相邻两个源区22间可间隔两个第一器件1的源区、可间隔三个第一器件1的源区，等等。
此外，虽然在图2中示出了每两个相邻两个源区22间间隔相同数量(在此为一个)的第一器件1的源区，从而这多个源区22被均匀排布，但是应理解，第二器件2的多个源区22也可以非均匀排布。例如，对于一些源区22，每两个相邻两个源区22间间隔一个第一器件1的源区，而对于另一些源区22，每两个相邻两个源区22间间隔两个或其他数目的第一器件1的源区。应理解，可以有更多种设计使得第二器件2的多个第二源区22分散排布。这可以根据第一器件1上面的温度分布的复杂程度来确定。
下面将参考图2的部分来更具体描述第一器件1的源区12、沟槽13与第二器件2的源区22、沟槽23的隔离与耦合。如图2所示，第一器件1具有多个源区12-1～12-3以及多个沟槽13-1～13-2。沟槽13-1～13-2把源区12-1～12-3电学隔离。第二器件2具有多个源区22-1～22-2以及多个沟槽23-1～23-2。沟槽23-1～23-2把源区22-1～22-2电学隔离。第二器件2的沟槽23-1和23-2分别与第一器件1的沟槽13-1和13-2相对应和连通。此外，两个第三沟槽6-1和6-2分别与源区22-1和22-2相对应，并且沟槽6-1把与源区22-1的相应两条沟槽23(其中一条为23-1)相连通，沟槽6-2把源区22-2的相应两条沟槽23(其中一条为23-2)相连通。由于源区22-1与源区12-1以及源区22-2与源区12-3的对应性，沟槽6-1同时把源区12-1的相应两条沟槽13(其中一条为13-1)相连通，沟槽6-2把源区12-3的相应两条沟槽13(其中一条为13-2)相连通。
第二器件2的源区22-1和22-2分别与第一器件1的源区12-1和12-3相对应。第一器件1的源区12-2没有对应的第二器件2的源区。也就是说，第二器件2的相邻两个源区22-1和22-2间隔了一个第一器件1的源区12-2。如上所示，实际上，在相邻两个源区22-1和22-2之间的位置处的电流由第一器件1的源区12-2来收集。如此，第二器件2的源区22-1和22-2被第一器件1的源区12-2间隔而分散分布，从而占据的芯片面积比源区22-1和22-2集中在一起时更大，从而得以反映更大范围内的芯片的状况。
图3-图5分别示出图2中沿A-A、B-B、C-C的剖面视图。图3示出图2中沿A-A的剖面视图。返回参考图2，A-A线跨越第一器件1的金属区和第二器件2的金属区，并且A-A线的两端正好位于第一器件1的源区金属接触14和第二器件2的源区金属接触24上。如图3所示，第一器件1与第二器件2形成于同一衬底3上。在一个实施例中，第一器件1可以与第二器件2形成在P+N型衬底或N+N型衬底上。
此外，如图3所示，在衬底3上，形成有源区。有源区由N型层和P型层构成。沟槽6形成于有源区中。在P型层上形成有N+层，并且在P型层和N+层中形成P+区。填充有多晶硅的沟槽6上方沉积有氧化层10。氧化层10的两侧分别为第一器件1的金属11和第二器件2的金属21，第一器件1的金属11和第二器件2的金属21通过金属间距区5被隔离开，相应地，第一器件1的源区12和第二器件2的源区22被电学隔离。填充有多晶硅的沟槽6不仅起到连通第一器件1和第二器件2的栅极的作用，也助于把第一器件1的源区12和第二器件2的源区22充分隔离开。第一器件1和第二器件2分别经由第一源区和第二源区通过相应的金属接触14和24沿着表示电流流向的箭头I收集各自的电流。
图4示出图2中沿B-B的剖面视图。返回参考图2，B-B线跨越第一器件1的金属11和第二器件2的金属21，并且B-B线的一端正好位于第一器件1的源区金属接触14上，而另一端没有对应第二器件2的源区金属接触。参考图4，第一器件1与第二器件2形成于同一衬底3上，并且第一器件1的金属11与第二器件2的金属21被金属间距区5隔开。金属间距区5下方没有另外的高浓度扩散区。由于B-B线的一端正好位于第一器件1的源区的第一金属接触14上，因此，第一器件1可以经由第一源区通过第一金属接触14收集电流。然而，B-B线的另一端由于没有对应第二器件2的源区金属接触，所以第二器件2不在此处收集电流。如图所示，氧化层10以及第二器件2的金属21的下方的区域中的电流都由第一器件1经由第一源区通过第一金属接触14来收集。此外，由于B-B线的另一端没有对应第二器件2的源区金属接触，所以并不需要仅与第一器件1的源区对应地设置沟槽。
图5示出图2中沿C-C的剖面视图。返回参考图2，C-C线跨越第一器件1的金属11和第二器件2的金属21，并且C-C线垂直并跨越5个沟槽。参考图5，第一器件1与第二器件2形成于同一衬底3上，并且第一器件1的金属11与第二器件2的金属21通过金属间距区5被电学隔离。氧化层10的下方(即位于金属间距区)的中间沟槽也有助于第一器件1的金属11与第二器件2的金属21的隔离。此外，随着远离中间沟槽，C-C线一端进入第一器件1的金属区，另一端进入第二器件2的金属区。在第一器件1部分，有另外两个沟槽13，并且这两个沟槽间存在源区12，在两个沟槽13之间的部分，电流经由该第一源区通过金属接触14被收集。另一方面，在第二器件2部分，也另有两个沟槽23，并且这两个沟槽23间存在源区22，在两个沟槽23之间的部分，电流经由该第二源区通过金属接触24被收集。如此，第一器件1和第二器件2分别沿着图中所示表示电流流向的箭头I而各自收集自己的电流。
图6是示出了图2中的不同位置61～63处的剖面视图。返回参考图2，位置61位于第一器件1的沟槽13上，并跨越了沟槽两边的源区12的金属接触；位置62位于第二器件2的沟槽23上，并且一端位于源区22的金属接触上，另一端没有对应源区金属接触，即位于两个源区22的间隔位置；位置63位于第一器件1的源区12和第二器件2的源区22之间的沟槽6上，并且一端位于第一器件1的源区12的金属接触上，另一端位于第二器件2的源区22的金属接触上。
参考图6，对于位置61，最上层均布满第一器件1的金属11。由于位置61位于第一器件1的沟槽13上，因此该视图中图示出了沟槽13。沟槽13把第一器件1的相邻两个源区12电学隔离。两个源区12分别通过金属接触14沿着表示电流流向的箭头I收集沟槽13两边的电流。对于位置62，最上层均布满第二器件2的金属21。位置62位于第二器件2的沟槽23上，因此该视图中图示出了沟槽23。沟槽23把第一器件1的源区23电学隔离。由于位置62一端位于源区22的金属接触24上，另一端没有对应源区金属接触，即位于两个源区22的间隔位置，所以在该图示中仅示出了一个源区22。源区22通过金属接触24沿着表示电流流向的箭头I收集沟槽23一侧的电流。在沟槽23的另一侧，由于处于两个源区22的间隔位置，这部分的电流实际上由第一器件1的相应源区12通过金属接触14收集。对于位置63，由于其位于第一器件1的源区12和第二器件2的源区22之间的沟槽6上，因此，该图示中示出了沟槽6，并且第一器件1的金属11和第二器件2的金属21通过金属间距区5被隔离。在沟槽6的两侧，分别是第一器件1的源区12和第二器件2的源区22。第一器件1和第二器件2分别经由源区12和源区22通过金属接触14和24沿着表示电流流向的箭头I收集沟槽两边的电流。
应理解，上述仅仅是示例，并且如上所述，每相邻两个第二源区可间隔更多的第一器件的源区。图7给出了每相邻两个第二源区间隔两个第一器件的源区的示例。如图所示，为便于理解，在图7中示出了器件2、器件1、器件1、器件2、器件1、器件1、器件2...的图示，这指示第二器件2的相邻两个源区22间间隔两个第一器件1的源区。同样地，在标示第二器件2的相邻两个源区22-1和22-2间的“器件1”的位置处并没有第一器件1源区金触接触，而是反映出该位置处的电流是由第一器件1的相应源区收集。例如，第二源区22-1下面的第一个“器件1”位置处的电流由第一器件1的第一源区12-1收集，第二个“器件1”位置处的电流由第一器件1的第一源区12-2收集。
图8是示出根据本公开另一个示例性实施例的功率第二器件300的平面视图。如图8所示，与图2中所示的功率器件200相同，功率器件300包括第一器件1和第二器件2。第二器件2内嵌于第一器件1中，并且第二器件2与第一器件1通过金属间距区5被隔离。此外，第一器件1具有多个源区12和多个沟槽13。这些第一沟槽13把第一器件1的多个金属接触12彼此电学隔离。第二器件2具有多个源区22和多个沟槽23。这些第二沟槽23把第二器件2的多个源区22彼此电学隔离。此外，同样地，第二器件2的沟槽23与第一器件1的沟槽13相连通，并且第二器件2的源区22以相邻两个第二源区22相隔至少一个第一器件1的第一源区12的方式被分散排布。
图8中的功率器件300与图2所示的功率器件200不同之处在于源区和沟槽的布置方式。因此，关于与图2所示的功率器件200一致的方面及细节，在此不再赘述。下面详细讨论功率器件300的源区和沟槽的布置方式。
如图8所示，在本示例实施例中，第二器件2的每个第二源区22与第一器件1的相应两个第一源区12相对应，并且功率器件300还包括多个第四沟槽7，每个第四沟槽7呈三端形，与第二器件2的一个第二源区22相对应，并把与该第二源区22相应的两个第二沟槽23和与该第二源区22相应的两个第一源区12之间的第一沟槽13相连通。更具体地，第二器件2的源区22-1有两个相应的第二沟槽23-1和23-2，并且与第一器件1的两个第一源区12-1和12-2相对应。这两个第一源区12-1和12-2之间具有第一沟槽13-1。第四沟槽7-1呈三端形，与第二源区22-1相对应，并把第二沟槽23-1和23-2和第一沟槽13-1相连通，其中三端形的两端分别与第二沟槽23-1和23-2相接，另一端与第一沟槽13-1相接。在图8中，具体地，三端形为T形。然而，三端形可以为其他形状，如任意角度的Y形。
此外，如图8所示，第二器件2的源区22-1和源区22-2被相隔两个第一器件1的第一源区12而分散排布。为便于理解，在图8中示出了器件2、器件1、器件1、器件2、器件1、器件1...的图示，这指示第二器件2的相邻两个源区22间间隔两个第一器件1的源区。实际上，在标示“器件1”的位置处并没有第一器件1的源区金属接触，而是反映出该位置处的电流是由第一器件1的相应源区收集。如图所示，源区22-1和22-2之间示出了相隔两个器件1，靠上的器件1的位置处的电流实质上由第一器件1的源区12-2通过相应金属接触收集，而靠下的器件1的位置处的电流实质上由第一器件1的源区12-4通过相应金属接触收集。
此外，如图8所示，在本示例实施例中，对于第一器件1的第一源区12中没有对应的第二源区22的源区金属接触，其两侧的第一沟槽13通过三端形沟槽7被与第一器件1的一条沟槽23相连通。例如，第一器件1的源区12-3没有对应的第二器件2的源区金触接触，其两侧的沟槽13-2和13-3通过三端形沟槽7-2被与第二器件2的相应沟槽23-3相连通，其中三端形沟槽中的两端分别与第一沟槽13-2和13-3相接，另一端与第二沟槽23-3相接。。
应理解，本公开实施例并不限于图示及相关说明。第二器件的相邻源区之间可以被其他数目的第一器件的源区相隔开而分散排布。此外，虽然在图中示出连接第一器件的沟槽和第二器件的沟槽通过三端形沟槽被连通，但应理解这仅仅是示例，可以依据第二器件的源区之间相隔的第一器件的源区的数目来提供其他设计。
图9-图10分别示出图8中沿D-D、E-E的剖面视图。图9示出图8中沿D-D的剖面视图。返回参考图8，D-D线跨越第一器件1的金属区和第二器件2的金属区，并且D-D线经过的位置不经过任何源区金属接触。参考图9，第一器件1与第二器件2形成于同一衬底3上，并且第一器件1的金属11与第二器件2的金属21被金属间距区5隔开。金属间距区5下方没有另外的高浓度扩散区。氧化层10下方的体区内形成有沟槽7，此沟槽7用于连通第一器件1的沟槽和第二器件2的沟槽。由于D-D线经过的位置不经过任何源区金属接触，因此在图9没有电流表述。
图10示出图8中沿E-E的剖面视图。返回参考图8，E-E线完全位于第二器件2的区域内，并且跨越第二器件2的四条沟槽23和一个源区22。参考图10，由于E-E完全位于第二器件2的区域内，所以在最上层均为第二器件2的金属21。金属层下方是氧化层10。由于E-E跨越四条沟槽，因此在剖面视图中图示出4个沟槽23。E-E跨越第二器件2的一个源区22，所以在剖面视图中图示了一个源区经由相应金属接触24沿着表示电流流向的箭头I提取电流。从中间部分往两边，分别有两个沟槽23，但在沟槽23之间没有源区金属接触，因为第二器件2的第二源区被分散排布，沟槽23之间的位置处的电流实质上由第一器件1提取。
图11是示出了图8中的不同位置71、73处的剖面视图。返回参考图8，位置71位于第一器件1的区域，并跨越了T形沟槽7的头部部分；位置73位于第二器件2的区域，并跨越了T形沟槽7的头部部分。参考图11，对于位置71，最上层均布满第一器件1的金属11。由于位置71位于沟槽7上，因此该视图中图示出了沟槽7。沟槽7用于把第一器件1的沟槽和第二器件2的沟槽相连通。在沟槽7左边，存在第一器件1的第一源区12，第一源区12通过相应金属接触14沿着表示电流流向的箭头I收集沟槽7左边的电流。在此沟槽7右边，没有图示电流流动，但实质上这部分的电流实由与图示源区12相邻并通过沟槽13被隔开的另一沟槽(在图8中为图示源区12下方的源区)收集。对于位置73，最上层均布满第二器件2的金属21。由于位置73位于沟槽7上，因此该视图中图示出了沟槽7。在沟槽7左边，没有图示电流流动，但实质上这部分的电流由第一器件1的源区经由相应金属接触收集。此外，在图8中还示出两个位置72和74。由于这两个位置处的剖面视图与图2中的位置61、62的剖面图相同，因此这里不再赘述。
在图8中每相邻两个第二源区可间隔两个一器件的源区，但应理解，每相邻两个第二源区可间隔其他数目的第一器件的源区。图12和图13分别给出了每相邻两个第二源区间隔一个第一器件的源区和三个第一器件的源区的示例。如图12所示，为便于理解，在图12中示出了器件2、器件1、器件2、器件1、器件2...的图示，这指示第二器件2的相邻两个源区22间间隔一个第一器件1的源区。同样地，在标示第二器件2的相邻两个源区22-1和22-2间的“器件1”的位置处并没有第一器件1源区金触接触，而是反映出该位置处的电流是由第一器件1的源区12-1和12-2通过相应金属接触收集。
另外，如图13所示，为便于理解，在图13中示出了器件2、器件1、器件1、器件1、器件2...的图示，这指示第二器件2的相邻两个源区22间间隔三个第一器件1的源区。同样地，在标示第二器件2的相邻两个源区22-1和22-2间的“器件1”的位置处并没有第一器件1源区金触接触，而是反映出该位置处的电流是由第一器件1的源区12-1和12-2通过相应金属接触收集。
图14是示出根据本公开另一个示例性实施例的功率器件400的平面视图。如图14所示，与图2中所示的功率器件200相同，功率器件400包括第一器件1和第二器件2。第二器件2内嵌于第一器件1中，并且第二器件2与第一器件1通过金属间距区5被隔离。此外，第一器件1具有多个源区12和多个沟槽13。这些第一沟槽13把第一器件1的多个金属接触12彼此电学隔离。第二器件2具有多个第二源区22和多个第二沟槽23。这些第二沟槽23把第二器件2的多个源区22彼此电学隔离。此外，第二器件2的第二沟槽23与第一器件1的第一沟槽13相连通，并且第二器件2的源区22以相邻两个第二源区22相隔至少一个第一器件1的第一源区12的方式被分散排布。
图14中的功率器件400与图2所示的功率器件200不同之处在于源区和沟槽的布置方式。因此，关于与图2所示的功率器件200一致的方面及细节，在此不再赘述。下面详细讨论功率器件400的源区和沟槽的布置方式。
如图14所示，在本示例实施例中，第二器件2的每个第二源区22与第一器件1的相应一个第一源区12相对应，并且第二器件2的每个第二沟槽23与第一器件1的相应一个第一沟槽13相连通。与功率器件200不同，功率器件400不具有如图2所示的第三沟槽6。而是，第二器件2的第二源区22的金属接触24与第一器件1的相应第一源区12的金属接触14之间相距一定距离L，使得电流再不能沿平面横向流动，从而实现第一器件1和第二器件2的源区的充分隔离。在一个示例中，距离L可以在10μm～50μm之间。应理解，此距离越小越好，只要能够达到使得电流不再能沿平面横向流动的目的即可。
此外，如图14所示，第二器件2的相邻两个第二源区22-1和22-2被相隔一个第一器件1的第一源区12-1而分散排布。为便于理解，在图11中示出了器件2、器件1、器件2、器件1、器件2、器件1、器件2、器件1...的图示，这指示第二器件2的相邻两个第二源区22间间隔一个第一器件1的第一源区12。实际上，在标示“器件1”的位置处并没有第一器件1的源区金属接触，而是反映出该位置处的电流是由第一器件1的相应第一源区12收集。如图所示，第二源区22-1和22-2之间示出了相隔器件1，实际上该位置处的电流由第一器件1的相应源区12-1收集。
图15-图18分别示出图14中沿F-F、G-G、H-H、I-I的剖面视图。图15示出图11中沿F-F的剖面视图。返回参考图14，F-F线跨越第一器件1的金属区和第二器件2的金属区，并且F-F线的两端正好位于第一器件1的源区12的金属接触和第二器件2的源区22的金属接触上。如图15所示，第一器件1的金属11和第二器件2的金属21通过金属间距区5被相隔开。金属层下方为氧化层10。在金属间距区5下方的体区内没有另外的高浓度扩散区。第一器件1的第一源区12和第二器件2的第二源区22之间没有沟槽，而是通过相距一定距离来使得电流不再能横向流动。如图所示，第一器件1和第二器件2分别经由源区12和22通过金属接触14和24沿着表示电流流向的箭头I收集各自的电流。如此，第二器件2的电流收集不会影响第一器件1的正常工作。
图16示出图14中沿G-G的剖面视图。返回参考图14，G-G线横越第二器件2的金属区并且两端分别位于第一器件1的两侧的第一源区12的金属接触14上。参考图16，第一器件1的金属11和第二器件2的金属21通过金属间距区5被相隔开。金属层下方为氧化层10。在金属间距区5下方的体区内没有另外的高浓度扩散区。由于在第二器件2的金属区中G-G经过的位置处没有布置第二器件2的源区金属接触，所以第二器件2不能收集此处的电流，而是第一器件1经由G-G线两侧的第一源区12通过金属接触14收集电流，如图中所示的表示电流流向的箭头I。
图17示出图14中沿H-H的剖面图。返回参考图14，H-H完全落在第一器件1的区域，并跨越4个沟槽13，并且H-H线跨越2个源区金属接触14，其中中间的源区12在第二器件2的区域具有对应的第二源区22。参考图17，最上层均为第一器件1的金属11。金属层下方为氧化层10。氧化层10下方的体区内具有4个沟槽13。中间两个沟槽13之间没有源区金属接触。此外，由于H-H线跨越了2个第一源区金属接触14，因此在该剖视图中也相应地图示出2个源区金属接触14。通过这两个源区金属接触14，相应沟槽间的电流分别沿着表示电流流向的箭头I被收集。
图18示出图14中沿I-I的剖面视图。返回参考图14，I-I完全落在第二器件2的区域，并跨越4个沟槽23和2个源区金属接触24。参考图18，最上层均为第二器件2的金属。在中间部分，由于第二器件2的源区22被第一器件1的源区被隔开，所以在剖面视图中此处没有出现第二器件2的源区金属接触。从中间部分往两边，由于I-I线跨越了2个源区金属接触24，因此在该剖面视图中也相应地图示出2个源区金属接触24。通过这两个源区金属接触24，相应沟槽间的电流分别沿着表示电流流向的箭头I被收集。
此外，在图14中还示出两个位置1101和1102。由于这两个位置处的剖面视图与图7中的位置71、73的剖面图相同，因此这里不再赘述。
在图14中每相邻两个第二源区可间隔一个第一器件的源区，但应理解，每相邻两个第二源区可间隔其他数目的第一器件的源区。图19给出了每相邻两个第二源区间隔两个第一器件的源区的示例。如图19所示，为便于理解，在图19中示出了器件2、器件1、器件1、器件2、器件1、器件1、器件2、器件1...的图示，这指示第二器件2的相邻两个源区22间间隔两个第一器件1的源区。同样地，在标示第二器件2的相邻两个源区22-1和22-2间的“器件1”的位置处并没有第一器件1源区金触接触，而是反映出该位置处的电流是由第一器件1的源区12-1和12-2通过相应金属接触收集。
在以上公开的实施例中，第二器件的源区被均匀地分散排布，但应理解，第二器件的源区也可以非均匀地分散排布。在以上公开的实施例中，间隔第二器件和第一器件的金属间距区内没有另外的高浓度扩散区，但应理解，此金属间距区内也可设置另外的高浓度扩散区以实现充分隔离。除此以外，相邻两个第二源区相隔的至少一个第一器件的第一源区内也可以设置另外的高浓度扩散区。还应理解，虽然图中图示出一定数量的源区和沟槽，但这仅是示例性的，实践中源区和沟槽的数量可以与所描述的实施例相同或不同。还应注意，第二器件与第一器件在图中左半部分和右半部分的结构是相同的，关于左半部分的描述也适用于右半部分的相应结构，并且关于右半部分的描述也适用于左半部分的相应结构。
与传统结构(即电流传感器件具有集中的一个源区)相比，根据本公开实施例的功率器件集成的第二器件(例如电流传感器件)的源区被划分成多个源区并且这些源区通过间隔至少一个第一器件(即主器件)的源区而分散地分布，由此根据本公开实施例的功率器件集成的电流传感器件所收集的电流能够反映芯片中更大面积范围内的状态变化，而且电流传感器件的定位可以不再局限于一点，因此实现也相对比较简单。
此外，根据本公开实施例的功率器件由于所有沟槽结构及其周边情况相同，在金属间距区内没有另外的高浓度扩散的情况下，第二器件的嵌入并不会带来结构上的改变，故对第一器件和第二器件的电流电压性能都没有影响。此外，在此金属间距区内有另外的高浓度扩散区的情况下，该金属间距区内屏蔽了任何“源区”，使得该区内与该区外(工作区)有了本质的区别，这样虽然牺牲了一些芯片面积，但是牺牲的面积有限，并能做到第二器件与第一器件的更佳的充分隔离。
上面通过实施例描述了根据本公开的功率器件的结构，本公开还提供一种功率器件的制备方法。
图20示出了根据本发明一个示例实施例的功率器件的制备方法2000。如图4所示，方法2000包括：S2001，提供衬底。接下来，在步骤S2002，在衬底上形成第一器件的体区和至少一个第二器件的体区。在步骤S2003，在第一器件的体区内形成多个第一沟槽，并在第二器件的体区内形成多个第二沟槽，其中，第二器件的第二沟槽与第一器件的相应的第一沟槽相连通。最后在步骤S2004中，形成用于第一器件的多个第一源区和用于第二器件的多个第二源区，其中，多个第一源区通过多个第一沟槽被彼此电学隔离，多个第二源区通过多个第二沟槽被彼此电学隔离，并且第二源区与第一源区被电学隔离，其中，第二器件的多个第二源区以相邻两个第二源区相隔至少一个第一器件的第一源区的方式被分散排布。
在一个实现方式中，第二源区与第一源区通过金属间距区被电学隔离，其中金属间距区内没有另外的高浓度扩散区。在一个实现方式中，第二源区与第一源区通过金属间距区被电学隔离，其中金属间距区内可以有另外的高浓度扩散区。在一个实现方式中，相邻两个第二源区相隔的至少一个第一器件的第一源区内也可以设置另外的高浓度扩散区。
在一个实现方式中，每相邻两个第二源区间相隔相同数量的第一器件的第一源区，从而多个第二源区可以均匀分布。替代地，每相邻两个第二源区间相隔不同数量的第一器件的第一源区，从而多个第二源区可以非均匀分布。
在一个实现方式中。衬底可以为P+N衬底，并且功率器件为绝缘栅双极型晶体管。在一个实现方式中，衬底可以为N+N衬底，并且功率器件为金属氧化物半导体场效应晶体管。
在一个实现方式中，第二器件的每个第二源区与第一器件的相应一个第一源区相对应，并且第二器件的每个第二沟槽与第一器件的相应一个第一沟槽相连通。所述方法还可以包括在金属间距区内形成多个第三沟槽，每个第三沟槽与第二器件的一个第二源区相对应，并把与该第二源区相应的两个第二沟槽相连通。第一沟槽、第二沟槽、第三沟槽在结构上相同。在另一个实现方式中，第一器件的第一源区具有第一金属接触区，第二器件的第二源区具有第二金属接触区，第一金属接触区的边界与第二金属接触区的边界相距一定距离，以使得电流不再能沿平面横向流动。
在一个实现方式中，第二器件的每个第二源区与第一器件的相应两个第一源区相对应，并且所述方法还包括在金属间距区内形成多个第四沟槽，每个第四沟槽呈三端形，与第二器件的一个第二源区相对应，并把与该第二源区相应的两个第二沟槽和与该第二源区相应的两个第一源区之间的第一沟槽相连通。第一沟槽、第二沟槽、第四槽在结构上相同。
如上，借助于具体实施例论述了根据本公开的功率器件及其制备方法。根据本公开的技术，在同一衬底上通过相同的工艺同时制备出第一器件和第二器件，其中第一器件和第二器件被很好地电学隔离。此外，第二器件具有多个源区，这多个源区通过被相隔至少一个第一器件的源区而分散地排布，从而扩大了第二器件占据的芯片面积，使得第二器件提取的电流能够反映更大芯片面积范围内的状态变化。
虽然在前述本发明的详细描述中已经出现了至少一个示例性实施例和制备方法，应该意识到仍然存在大量的变换。也应该意识到一个示例性实施例或多个示例性实施例仅仅是作为举例，且目的不在于以任何方式来限制本发明的范围、应用或结构。相反地，前述的详细描述将为本领域技术人员提供一套方便地实施本发明示例性实施例的路线图，应该理解可在示例性实施例中描述的元件的功能和布置上做各种变化，而不脱离本发明如所附权利要求及其法律等同物所阐明的范围。

Claims (22)

1.一种功率器件，包括：
第一器件，所述第一器件具有多个第一源区，并具有多个第一沟槽，其中，所述多个第一沟槽把所述多个第一源区彼此电学隔离；
至少一个第二器件，所述第二器件具有多个第二源区并具有多个第二沟槽，所述多个第二沟槽把所述多个第二源区彼此电学隔离，并且所述第二器件内嵌在所述第一器件中，并且所述第二源区与所述第一源区被电学隔离；
其中，所述第二器件的所述第二沟槽与所述第一器件的相应的第一沟槽相连通，并且
其中，所述第二器件的所述多个第二源区以相邻两个第二源区相隔至少一个所述第一器件的所述第一源区的方式被分散排布。
2.根据权利要求1所述的功率器件，其中，所述第二源区与所述第一源区通过金属间距区被电学隔离，其中所述金属间距区内没有另外的高浓度扩散区。
3.根据权利要求1所述的功率器件，其中，所述第二源区与所述第一源区通过金属间距区被电学隔离，其中所述金属间距区内有另外的高浓度扩散区。
4.根据权利要求1或3所述的功率器件，其中，所述相邻两个第二源区相隔的至少一个所述第一器件的所述第一源区内有另外的高浓度扩散区。
5.根据权利要求1所述的功率器件，其中，每相邻两个第二源区间相隔相同数量的所述第一器件的第一源区，从而所述多个第二源区均匀分布。
6.根据权利要求1所述的功率器件，其中，每相邻两个第二源区间相隔不同数量的所述第一器件的第一源区，从而所述多个第二源区非均匀分布。
7.根据权利要求1所述的功率器件，其中，所述第一器件和所述第二器件被形成在P+N衬底上，并且所述功率器件为绝缘栅双极型晶体管。
8.根据权利要求1所述的功率器件，其中，所述第一器件和所述第二器件被形成在N+N衬底上，并且所述功率器件为金属氧化物半导体场效应晶体管。
9.根据权利要求1所述的功率器件，其中，所述第二器件的每个第二源区与所述第一器件的相应一个第一源区相对应，并且所述第二器件的每个第二沟槽与所述第一器件的相应一个第一沟槽相连通。
10.根据权利要求9所述的功率器件，其中，所述功率器件还包括多个第三沟槽，每个所述第三沟槽与所述第二器件的一个第二源区相对应，并把与该第二源区相应的两个第二沟槽相连通。
11.根据权利要求9所述的功率器件，其中，所述第一沟槽、第二沟槽、第三沟槽在结构上相同。
12.根据权利要求9所述的功率器件，其中，所述第一器件的第一源区具有第一金属接触区，所述第二器件的第二源区具有第二金属接触区，所述第一金属接触区的边界与所述第二金属接触区的边界相距一定距离，以使得电流不再能沿平面横向流动。
13.根据权利要求1所述的功率器件，其中，所述第二器件的每个第二源区与所述第一器件的相应两个第一源区相对应，并且所述功率器件还包括多个第四沟槽，每个所述第四沟槽呈三端形，与所述第二器件的一个第二源区相对应，并把与该第二源区相应的两个第二沟槽和与该第二源区相应的两个第一源区之间的第一沟槽相连通。
14.根据权利要求13所述的功率器件，其中，所述第一沟槽、第二沟槽、第四槽在结构上相同。
15.一种功率器件的制备方法，包括：
提供衬底；
在衬底上形成第一器件的体区和至少一个第二器件的体区；
在所述第一器件的体区内形成用于所述第一器件的多个第一沟槽，并在所述第二器件的体区内形成用于所述第二器件的多个第二沟槽，其中，所述第二器件的所述第二沟槽与所述第一器件的相应的第一沟槽相连通；
形成用于所述第一器件的多个第一源区和用于所述第二器件的多个第二源区，其中，所述多个第一源区通过所述多个第一沟槽被彼此电学隔离，所述多个第二源区通过所述多个第二沟槽被彼此电学隔离，并且所述第二源区与所述第一源区被电学隔离；
其中，所述第二器件的所述多个第二源区以相邻两个第二源区相隔至少一个所述第一器件的所述第一源区的方式被分散排布。
16.根据权利要求15所述的功率器件的制备方法，其中，所述第二源区与所述第一源区通过金属间距区被电学隔离，其中所述金属间距区内没有另外的高浓度扩散区。
17.根据权利要求15所述的功率器件的制备方法，其中，所述第二源区与所述第一源区通过金属间距区被电学隔离，其中所述金属间距区内有另外的高浓度扩散区。
18.根据权利要求15或17所述的功率器件的制备方法，其中，相邻两个第二源区相隔的至少一个所述第一器件的所述第一源区内有另外的高浓度扩散区。
19.根据权利要求15所述的功率器件的制备方法，其中，每相邻两个第二源区间相隔相同数量的所述第一器件的第一源区，从而所述多个第二源区均匀分布。
20.根据权利要求15所述的功率器件的制备方法，其中，每相邻两个第二源区间相隔不同数量的所述第一器件的第一源区，从而所述多个第二源区非均匀分布。
21.根据权利要求15所述的功率器件的制备方法，其中，所述衬底为P+N衬底，并且所述功率器件为绝缘栅双极型晶体管。
22.根据权利要求15所述的功率器件的制备方法，其中，所述衬底为N+N衬底，并且所述功率器件为金属氧化物半导体场效应晶体管。
CN201610556687.6A 2016-07-14 2016-07-14 功率器件及其制备方法 Active CN106257669B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610556687.6A CN106257669B (zh) 2016-07-14 2016-07-14 功率器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610556687.6A CN106257669B (zh) 2016-07-14 2016-07-14 功率器件及其制备方法

Publications (2)

Publication Number Publication Date
CN106257669A true CN106257669A (zh) 2016-12-28
CN106257669B CN106257669B (zh) 2018-12-28

Family

ID=57713742

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610556687.6A Active CN106257669B (zh) 2016-07-14 2016-07-14 功率器件及其制备方法

Country Status (1)

Country Link
CN (1) CN106257669B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875309A (zh) * 2019-07-29 2020-03-10 上海道之科技有限公司 一种带有内置电流传感器的沟槽igbt器件结构及制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100375293C (zh) * 2001-11-20 2008-03-12 通用半导体公司 具有多晶硅源极接触结构的沟槽mosfet器件
CN103489802A (zh) * 2013-09-18 2014-01-01 苏州晶方半导体科技股份有限公司 芯片封装结构及形成方法
US20160073377A1 (en) * 2013-04-18 2016-03-10 Sony Corporation Information processing device, wireless communication system, and information processing method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100375293C (zh) * 2001-11-20 2008-03-12 通用半导体公司 具有多晶硅源极接触结构的沟槽mosfet器件
US20160073377A1 (en) * 2013-04-18 2016-03-10 Sony Corporation Information processing device, wireless communication system, and information processing method
CN103489802A (zh) * 2013-09-18 2014-01-01 苏州晶方半导体科技股份有限公司 芯片封装结构及形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875309A (zh) * 2019-07-29 2020-03-10 上海道之科技有限公司 一种带有内置电流传感器的沟槽igbt器件结构及制作方法

Also Published As

Publication number Publication date
CN106257669B (zh) 2018-12-28

Similar Documents

Publication Publication Date Title
CN103779419B (zh) 半导体装置
CN102569357B (zh) 半导体器件
CN104183645B (zh) 垂直沟道式结型SiC功率FET及其制造方法
CN102169836B (zh) 用于超级结器件的拐角布局
CN103855223B (zh) 半导体装置
CN105247683B (zh) 半导体装置
CN101246887B (zh) 与高压垂直晶体管集成的感测fet
TW201025611A (en) Nano-tube MOSFET technology and devices
US8587072B2 (en) Silicon carbide semiconductor device
CN102820338B (zh) 半导体装置
CN106229313A (zh) 功率器件及其制备方法
CN105428359A (zh) 具有电流传感器的半导体器件
CN107078161A (zh) 电子电路
JPS6393178A (ja) 集積可能なホ−ル素子
CN103972234B (zh) 集成电路、半导体器件和制造半导体器件的方法
CN102683408A (zh) 超结高压功率器件结构
CN103094253B (zh) 一种栅极氧化层测试结构
CN107331706A (zh) 沟槽栅超结器件及其制造方法
CN106711191A (zh) 具有终端保护区的超结半导体器件及其制造方法
CN108155111A (zh) 半导体测试结构及其形成方法
JP2021015884A (ja) 半導体装置および半導体装置の製造方法
CN104425581A (zh) 半导体装置
CN106257669A (zh) 功率器件及其制备方法
CN106558509A (zh) 一种FinFET器件接触电阻的测量结构及测量方法、电子装置
CN106024780B (zh) 功率器件及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant