CN106252387B - 半导体组件 - Google Patents

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Abstract

本发明提供一种半导体组件，包含一基板、一初始层以及一超晶格堆栈。初始层设置于基板之上，且包含氮化铝。超晶格堆栈设置于初始层之上，且包含多个第一膜层以及多个第二膜层，第一膜层与第二膜层交错地堆栈在初始层之上，其中第一膜层及第二膜层之一为一掺杂层，该第一膜层及该第二膜层的另一个实质上不含掺质，掺杂层的掺质选自由碳、铁及其组合所组成的群组。本发明不仅提升半导体组件的崩溃电压，且一并兼顾半导体组件的整体翘曲，避免在完成磊晶制程后的冷却过程，制造半导体组件的晶圆因过度翘曲而破裂。

Description

半导体组件
技术领域
本发明涉及一种半导体组件；尤其涉及一种具有超晶格堆栈的半导体组件。
背景技术
氮化物半导体的特性在于它们的高饱和电子速度及宽能带间隙，因此氮化物半导体除了应用在发光半导体组件上，已经广泛地应用于高崩溃电压、高功率输出的化合物半导体组件。例如，在氮化镓(GaN)高电子迁移率晶体管(HEMT)中，GaN层及氮化铝镓(AlGaN)层依序磊晶成长在基板上，其中GaN层作为电子传输层(electron travel layer)，AlGaN层作为一电子供应层(electron supply layer)。AlGaN与GaN之间的晶格常数不同可以在AlGaN层中会产生应变，因而藉由压电极性而产生高浓度的二维电子气体(2DEG)。如此，GaN高电子迁移率晶体管适合应用于高输出功率装置。
发明内容
本发明一实施的半导体组件，包含一基板；一初始层，设置于该基板之上，该初始层包含氮化铝(AlN)；以及一超晶格堆栈，设置于该初始层之上，该超晶格堆栈包含多个第一膜层以及多个第二膜层，该多个第一膜层与该多个第二膜层交错地堆栈在该初始层之上，其中该第一膜层及该第二膜层之一为一掺杂层，该第一膜层及该第二膜层的另一个实质上不含掺质，该掺杂层的掺质选自由碳、铁及其组合所组成的群组。
本发明另一实施的半导体组件包含一基板；一初始层，设置于该基板之上，该初始层包含氮化铝(AlN)；以及一超晶格堆栈，设置于该初始层之上，该超晶格堆栈包含多个第一膜层、多个第二膜层以及至少一掺杂层，该多个第一膜层与该多个第二膜层交错地堆栈在该初始层之上，其中该至少一掺杂层设置于该第一膜层及该第二膜层之一的内部，该掺杂层的掺质选自由碳、铁及其组合所组成的群组。
在本发明一实施例中，半导体组件藉由在超晶格堆栈的至少一膜层植入掺质而形成掺杂层，降低超晶格堆栈的导电度(即增加超晶格堆栈的绝缘度)，进而有效地提升半导体组件的崩溃电压。相较于不具有掺质的膜层，具有掺质的膜层的结晶度及粗糙度较差；本发明的半导体组件在具有掺质的膜层的上方，磊晶成长不具有掺质的膜层；由于不具有掺质的膜层可以维持相对较佳的结晶度、粗糙度，藉以修复磊晶层的结晶度、粗糙度。本发明的超晶格堆栈在掺杂层(具有掺质因而结晶度及粗糙度较差)的上方磊晶成长不具有掺质的膜层，藉以修复及提升磊晶层的结晶度、粗糙度之后，再磊晶成长另一层具有掺质的掺杂层。如此，本发明的技术交错地磊晶成长不具有掺质的膜层及具有掺质的掺杂层，提升半导体组件的崩溃电压(由具有掺质的膜层予以实现)，且一并兼顾半导体组件的结晶度、粗糙度(由不具有掺质的膜层予以实现)。
在半导体组件的超晶格堆栈的膜层植入掺质增加半导体组件的整体翘曲(bowing)；然而，过度翘曲易于导致制造半导体组件的晶圆破裂；在本发明的实施例中，半导体组件藉由在具有掺质的掺杂层之间，插入不具有掺质的膜层，避免超晶格堆栈全部由具有掺质的掺杂层构成，因此半导体组件的整体翘曲现象得以减缓。此外，超晶格堆栈的膜层的镓浓度亦增加半导体组件的整体翘曲；在本发明的实施例中，由于铝浓度增加(镓浓度减少)可以减缓半导体组件的整体翘曲，半导体组件藉由在镓浓度较高的膜层之间，插入铝浓度较高的膜层，藉以减缓膜层的镓产生的翘曲现象，因此半导体组件的整体翘曲问题得以减缓。
因此，本发明的半导体组件的超晶格堆栈交错地磊晶成长第一膜层及第二膜层，除了提升半导体组件的崩溃电压，且一并兼顾半导体组件的整体翘曲，避免在完成磊晶制程后的冷却过程，制造半导体组件的晶圆因过度翘曲而破裂。
上文已相当广泛地概述本发明的技术特征及优点，使下文的本发明详细描述得以获得较佳了解。构成本发明的申请专利范围标的其它技术特征及优点将描述于下文。本发明所属技术领域中普通技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本发明相同的目的。本发明所属技术领域中普通技术人员亦应了解，这类等效建构无法脱离所附的权利要求所界定的本发明的精神和范围。
附图说明
图1显示本发明一实施例的半导体组件的剖示图；
图2显示本发明一实施例的超晶格堆栈的剖示图；
图3显示本发明一实施例的超晶格堆栈的掺质的浓度变化；
图4显示本发明一实施例的超晶格堆栈的剖示图；
图5显示本发明一实施例的超晶格堆栈的剖示图；
图6显示本发明一实施例的超晶格堆栈的剖示图；
图7显示本发明一实施例的超晶格堆栈的剖示图；
图8显示本发明一实施例的缓冲堆栈的剖示图；
图9显示本发明一实施例的缓冲堆栈的剖示图；
图10显示本发明一实施例的缓冲堆栈的剖示图。
附图标记：
10：半导体组件
11：基板
13：初始层
21：基层
23：掺杂层
31：电子输送层
33：电子供应层
50：堆栈单元
51A：第一基层
51B：第二基层
51C：第三基层
53A：第一掺杂层
53B：第二掺杂层
70：堆栈单元
100：超晶格堆栈
100A：超晶格堆栈
100B：超晶格堆栈
100C：超晶格堆栈
100D：超晶格堆栈
100E：超晶格堆栈
121：第一膜层
123：第二膜层
131：第一膜层
133：第二膜层
141：第一膜层
143：第二膜层
145：掺杂层
151：第一膜层
153：第二膜层
155：掺杂层
161：第一膜层
163：第二膜层
165：掺杂层
200：缓冲堆栈
200A：缓冲堆栈
200B：缓冲堆栈
200C：缓冲堆栈
具体实施方式
为了使普通技术人员能彻底地了解本发明，将在下列的描述中提出详尽的步骤及结构。显然地，本发明的实现并未限定于相关领域的普通技术人员所熟习的特殊细节。另一方面，众所周知的结构或步骤并未描述于细节中，以避免造成本发明不必要的限制。本发明的较佳实施例会详细描述如下，然而除了这些详细描述之外，本发明还可以广泛地施行在其他实施例中，且本发明的范围不受限定，其以所附权利要求为准。
图1显示本发明一实施例的半导体组件10的剖示图。在本发明一实施例中，半导体组件10包含一基板11、一初始层13，设置于基板11之上；一超晶格堆栈100，设置于初始层13之上。在本发明一实施例中，半导体组件10还包含一缓冲堆栈200，设置于初始层13与超晶格堆栈100之间；一电子输送层31以及一电子供应层33，设置于超晶格堆栈100之上。
在本发明一实施例中，基板11为一硅基板或具有硅表面的基板，例如Si(111)、Si(100)、Si(110)、纹理硅表面(textured Si surface)、绝缘层上覆硅(Silicon oninsulation，SOI)、蓝宝石上覆硅(Silicon on sapphire，SOS)、键合于其它材料(AlN、钻石或其它多晶材料)的硅晶圆。可用于取代Si基板的基板包括SiC基板、蓝宝石基板、GaN基板以及GaAs基板。基板可为半绝缘性基板或导电性基板。
在本发明一实施例中，初始层13设置于基板11之上，且包含氮化铝。在本发明一实施例中，初始层13为以磊晶技术成长在具有(111)平面的上表面的Si基板上，具有大约200纳米的厚度。AlN的磊晶生长为以三甲胺气体(TMA)与氨气(NH3)的混合气体作为反应气体，在Si基板上形成初始层13。初始层13的碳(Carbon)浓度实质小于1E16/cm3。
在本发明一实施例中，介于电子输送层31与电子供应层33之间的边界附近产生二维电子气体，其中半导体组件10以化合物半导体(此处为GaN)与电子供应层5的化合物半导体(此处为AlGaN)之间的材料异质间因自发极化与压电极化而产生二维电子气体。
图2显示本发明一实施例的超晶格堆栈100A的剖示图，超晶格堆栈100A可作为图1的超晶格堆栈100。在本发明一实施例中，超晶格堆栈100A包含多个第一膜层121以及多个第二膜层123，第一膜层121与第二膜层123交错地堆栈在缓冲堆栈200之上，其中第一膜层121为一掺杂层，掺杂层的掺质为选自由碳、铁及其组合所组成的群组，第二膜层123实质上不含掺质(碳或铁)。在本发明一实施例中，第一膜层121包含氮化铝镓(AlxGa1-xN)，第二膜层123包含氮化铝镓(AlyGa1-yN)，其中第一膜层121的铝浓度不同于第二膜层123的铝浓度，即X不等于Y；此外，X及Y二者均介于0与1之间(但不包含0和1)。在本发明一实施例中，第一膜层121包含氮化铝(AlN)，第二膜层123包含氮化铝镓(AlyGa1-yN)，即X等于1，Y介于0与0.35之间(但不包含0和0.35)。在本发明一实施例中，第一膜层121包含氮化铝(AlN)，第二膜层123包含氮化镓(GaN)，即X等于1，Y等于0。
图3显示本发明一实施例的超晶格堆栈的掺质的浓度变化。在本发明一实施例中，掺质的浓度在超晶格堆栈100A中呈非连续性变化，例如呈δ变化，如图3所示。在本发明一实施例中，超晶格堆栈100A的二层掺杂层的掺质的浓度可以维持实质相同(例如图3)、逐渐增加、或逐渐减少。在本发明一实施例中，第一膜层121(掺杂层)的掺质的浓度高于其它区域(例如，第二膜层123)的掺质的浓度；从第二膜层123到第一膜层121，掺质的浓度增加；从第一膜层121到第二膜层123，掺质的浓度减少。在本发明一实施例中，第一膜层121的掺质的浓度介于1E17/cm3至1E20/cm3，第一膜层121(掺杂层)以外区域(例如第二膜层123)的掺质的浓度小于1E17/cm3。
在本发明一实施例中，半导体组件藉由将超晶格堆栈100A的至少一膜层植入掺质而形成掺杂层，降低超晶格堆栈100A的导电度(即增加超晶格堆栈100A的绝缘度)，进而有效地提升半导体组件的崩溃电压。相较于不具有掺质的第二膜层123，具有掺质的掺杂层(第一膜层121)的结晶度及粗糙度较差。本发明的半导体组件在具有掺质的掺杂层(第一膜层121)的上方，磊晶成长不具有掺质的第二膜层123；由于第二膜层123不具有掺质，因此可以维持相对较佳的结晶度、粗糙度，藉以修复磊晶层的结晶度、粗糙度。本发明的技术在掺杂层(第一膜层121具有掺质因而结晶度及粗糙度较差)的上方磊晶成长不具有掺质的第二膜层123，藉以修复及提升磊晶层的结晶度、粗糙度之后，再磊晶成长另一层具有掺质的掺杂层(第一膜层121)。如此，本发明的技术交错地磊晶成长第二膜层123(不具有掺质)及第一膜层121(具有掺质)，提升半导体组件的崩溃电压(由具有掺质的第一膜层121予以实现)，且一并兼顾半导体组件的结晶度、粗糙度(由不具有掺质的第二膜层123予以实现)。
在半导体组件的超晶格堆栈100A的膜层植入掺质增加半导体组件的整体翘曲(bowing)；然而，过度翘曲易于导致制造半导体组件的晶圆破裂。在本发明的实施例中，半导体组件藉由在具有掺质的掺杂层(第一膜层121)之间，插入不具有掺质的第二膜层123，避免超晶格堆栈100A全部由具有掺质的掺杂层(第一膜层121)构成，因此半导体组件的整体翘曲问题得以减缓。此外，超晶格堆栈100A的膜层的镓浓度亦增加半导体组件的整体翘曲。在本发明的实施例中，由于铝浓度增加(镓浓度减少)可以减缓半导体组件的整体翘曲，半导体组件可藉由在镓浓度较高的膜层之间，插入有铝浓度较高的膜层，藉以减缓膜层的镓产生的翘曲现象，因此半导体组件的整体翘曲问题得以减缓。
因此，本发明的半导体组件的超晶格堆栈100A交错地磊晶成长第一膜层121及第二膜层123，除了提升半导体组件的崩溃电压，且一并兼顾半导体组件的整体翘曲，避免在完成磊晶制程后的冷却过程，制造半导体组件的晶圆因过度翘曲而破裂。
图4显示本发明一实施例的超晶格堆栈100B的剖示图，超晶格堆栈100B可作为图1的超晶格堆栈100。在图4所示的实施例中，与图2的超晶格堆栈100A相同的技术说明将不予赘述。在本发明一实施例中，超晶格堆栈100B包含多个第一膜层131以及多个第二膜层133，第一膜层131与第二膜层133交错地堆栈在缓冲堆栈200之上，其中第二膜层133为一掺杂层，掺杂层的掺质为选自由碳、铁及其组合所组成的群组，第一膜层131实质上不含掺质(碳或铁)。相较于图2的超晶格堆栈100A在第一膜层121植入掺质，图4的超晶格堆栈100B在第二膜层133植入掺质。
图5显示本发明一实施例的超晶格堆栈100C的剖示图，超晶格堆栈100C可作为图1的超晶格堆栈100。在图5所示的实施例中，与图2的超晶格堆栈100A相同的技术说明将不予赘述。在本发明一实施例中，超晶格堆栈100C包含多个第一膜层141、多个第二膜层143以及至少一掺杂层145，第一膜层141与第二膜层143交错地堆栈在缓冲堆栈200之上，其中掺杂层145设置于第二膜层143的内部，掺杂层145的掺质选自由碳、铁及其组合所组成的群组，第一膜层141实质上不含掺质(碳或铁)。相较于图4的超晶格堆栈100B在第二膜层133的全部区域植入掺质，图5的超晶格堆栈100C在第二膜层143的局部区域植入掺质而形成掺杂层145。
图6显示本发明一实施例的超晶格堆栈100D的剖示图，超晶格堆栈100D可作为图1的超晶格堆栈100。在图6所示的实施例中，与图2的超晶格堆栈100A相同的技术说明将不予赘述。在本发明一实施例中，超晶格堆栈100D包含多个第一膜层151、多个第二膜层153以及至少一掺杂层155，第一膜层151与第二膜层153交错地堆栈在缓冲堆栈200之上，其中掺杂层155设置于第一膜层151的内部，掺杂层155的掺质选自由碳、铁及其组合所组成的群组，第二膜层153实质上不含掺质(碳或铁)。相较于图2的超晶格堆栈100A在第一膜层121的全部区域植入掺质，图6的超晶格堆栈100D在第一膜层151的局部区域植入掺质而形成掺杂层155。
图7显示本发明一实施例的超晶格堆栈100E的剖示图，超晶格堆栈100E可作为图1的超晶格堆栈100。在图7所示的实施例中，与图2的超晶格堆栈100A相同的技术说明将不予赘述。在本发明一实施例中，超晶格堆栈100E包含多个第一膜层161、多个第二膜层163以及至少一掺杂层165，第一膜层161与第二膜层163交错地堆栈在缓冲堆栈200之上，其中掺杂层165设置于第一膜层161及第二膜层163的内部，掺杂层的掺质为选自由碳、铁及其组合所组成的群组。相较于图5的超晶格堆栈100C(在第二膜层之中形成一掺杂层)或图6的超晶格堆栈100D(在第一膜层之中形成一掺杂层)，图7的超晶格堆栈100E在第一膜层161与第二膜层163二者之内中各形成至少一掺杂层165。
图8显示本发明一实施例的缓冲堆栈200A的剖示图，缓冲堆栈200A可作为图1的缓冲堆栈200。在本发明一实施例中，缓冲堆栈200A包含至少一掺杂层23，设置于相邻二层基层21之间。在本发明一实施例中，缓冲堆栈200A包含多个基层21及多个掺杂层23，交错地堆栈在初始层13之上。在本发明一实施例中，基层21包含氮化铝镓(AlGaN)，掺杂层23包含氮化铝镓或氮化硼铝镓(BAlGaN)。掺杂层23的掺质为碳或铁，基层21实质上不含掺质(碳或铁)。在本发明一实施例中，掺杂层23可为C-AlGaN、C-BAlGaN、Fe-AlGaN或Fe-BAlGaN。
在本发明一实施例中，掺杂层23的厚度介于10埃至1微米之间，掺杂层23与基层21的厚度比例介于0.001至1.0之间。在本发明一实施例中，掺杂层23的掺质的浓度介于1E17/cm3至1E20/cm3，基层21的掺质的浓度小于1E17/cm3。
在本发明一实施例中，缓冲堆栈200A包含4层基层21，其中基层21的铝浓度由下而上分别为x1、x2、x3、x4，镓浓度由下而上分别为1-x1、1-x2、1-x3、1-x4，其中浓度的关系可为x1>x2>x3>x4。换言之，缓冲堆栈200A的基层21的铝浓度由下而上渐减且镓浓度由下而上渐增。
在本发明一实施例中，掺杂层23的的铝浓度由下而上分别为y1、y2、y3；其中铝浓度的关系可为y1＝y2＝y3、y1≠y2≠y3、y1>y2>y3或y1<y2<y3。在本发明一实施例中，x4<y3<x3<y2<x2<y1<x1。
在本发明一实施例中，缓冲堆栈200A包含4层基层21及3层掺杂层23。4层基层21的厚度由下而上分别为da1、da2、da3、da4；其中厚度的关系可为da1＝da2＝da3＝da4、da1≠da2≠da3≠da4、da1>da2>da3>da4或da1<da2<da3<da4。3层掺杂层23的厚度由下而上分别为dc1、dc2、dc3，其中厚度的关系可为dc1＝dc2＝dc3、dc1≠dc2≠dc3、dc1>dc2>dc3或dc1<dc2<dc3。
在本发明一实施例中，缓冲堆栈200A的底部以不具有掺质的基层21接触初始层13；缓冲堆栈200A的顶部以不具有掺质的基层21接触电子输送层31。换言之，半导体组件的缓冲堆栈200A并未以具有掺质的掺杂层23接触初始层13及电子输送层31。
在本发明一实施例中，掺质的浓度在缓冲堆栈200A中呈非连续性变化，例如呈δ变化，如图3所示。在本发明一实施例中，缓冲堆栈200A的三层掺杂层23的掺质的浓度可以维持实质相同(例如图3)、逐渐增加、或逐渐减少。在本发明一实施例中，掺杂层23的掺质的浓度高于掺杂层23以外区域的掺质的浓度；从基层21到掺杂层23，掺质的浓度增加；从掺杂层23到基层21，掺质的浓度减少。
在本发明的实施例中，半导体组件藉由在缓冲堆栈200A之中插入具有掺质的掺杂层23，降低缓冲堆栈200A的导电度(即增加缓冲堆栈200A的绝缘度)，进而有效地提升半导体组件的崩溃电压。相较于不具有掺质的基层21，具有掺质的掺杂层23的结晶度及粗糙度较差。为了解决具有掺质的掺杂层23的结晶度及粗糙度问题，本发明的半导体组件在具有掺质的掺杂层23的上方，磊晶成长不具有掺质的基层21，藉以修复磊晶层的结晶度、粗糙度(基层21不具有掺质，因此可以维持相对较佳的结晶度、粗糙度)。本发明的技术在掺杂层23(具有掺质因而结晶度及粗糙度较差)的上方磊晶成长不具有掺质的基层21，藉以修复及提升磊晶层的结晶度、粗糙度之后，再磊晶成长另一层具有掺质的掺杂层23。如此，本发明的技术交错地磊晶成长基层21(不具有掺质)及掺杂层23(具有掺质)，提升半导体组件的崩溃电压(由具有掺质的掺杂层23予以实现)，且一并兼顾半导体组件的结晶度、粗糙度(由不具有掺质的基层21予以实现)。
在半导体组件的缓冲堆栈200A的膜层植入掺质增加半导体组件的整体翘曲(bowing)；然而，过度翘曲导致制造半导体组件的晶圆破裂。在本发明的实施例中，半导体组件藉由在具有掺质的掺杂层23之间，插入不具有掺质的基层21，避免缓冲堆栈200A全部由具有掺质的掺杂层23构成，因此半导体组件的整体翘曲问题得以减缓。
因此，本发明的技术交错地磊晶成长基层21(不具有掺质)及掺杂层23(具有掺质)，除了提升半导体组件的崩溃电压，且一并兼顾半导体组件的整体翘曲，避免在完成磊晶制程后的冷却过程，用以制造半导体组件的晶圆因过度翘曲而破裂。
图9显示本发明另一实施例的缓冲堆栈200B的剖示图，缓冲堆栈200B可作为图1的缓冲堆栈200。在图9所示的实施例中，与图8的缓冲堆栈200A相同的技术内容将不予赘述。在本发明的实施例中，缓冲堆栈200B可包含至少一堆栈单元50。在本发明一实施例中，堆栈单元50包含一第一基层51A、一第一掺杂层53A、一第二基层51B，第一掺杂层53A夹置于第一基层51A及第二基层51B之间，即第一掺杂层53A设置于堆栈单元50的内部。
相较于图8的缓冲堆栈200A采用基层21及掺杂层23的交错膜层结构实现缓冲堆栈，图9的缓冲堆栈200B采用三明治膜层结构的堆栈单元50实现缓冲堆栈。在本发明的一实施例中，各堆栈单元50包含一第一基层51A、一第一掺杂层53A及一第二基层51B，第一基层51A及第二基层51B包含氮化铝镓，第一掺杂层53A包含氮化铝镓或氮化硼铝镓，第一掺杂层53A夹置于第一基层51A及第二基层51B之间，第一基层51A及第二基层51B的铝浓度实质相同，第一掺杂层53A的掺质为碳或铁，第一基层51A及第二基层51B实质上不含掺质(碳或铁)。在本发明一实施例中，第一掺杂层53A可为C-AlGaN、C-BAlGaN、Fe-AlGaN或Fe-BAlGaN。
在本发明一实施例中，堆栈单元50的第一掺杂层53A的厚度介于10埃至1微米之间，第一掺杂层53A与第一基层51A(第二基层51B)的厚度比例介于0.001至1.0之间。在本发明一实施例中，第一掺杂层53A的掺质的浓度介于1E17/cm3至1E20/cm3，第一基层51A(第二基层51B)的掺质的浓度小于1E17/cm3。
在本发明一实施例中，缓冲堆栈200B包含4个堆栈单元50，第一基层51A与第二基层51B的组成实质相同，铝浓度由下而上分别为x1、x2、x3、x4，镓浓度由下而上分别为1-x1、1-x2、1-x3、1-x4；其中浓度的关系可为x1>x2>x3>x4。换言之，堆栈单元50的4层第一基层51A(第二基层51B)的铝浓度由下而上渐减且镓浓度由下而上渐增。在本发明一实施例中，4层第一掺杂层53A的铝浓度由下而上分别为y1、y2、y3、y4；其中铝浓度的关系可为y1＝y2＝y3＝y4、y1≠y2≠y3≠y4、y1>y2>y3>y4或y1<y2<y3<y4。
在本发明一实施例中，缓冲堆栈200B包含4个堆栈单元50，第一基层51A与第二基层51B的厚度实质相同，厚度由下而上分别为da1、da2、da3、da4；其中厚度的关系可为da1＝da2＝da3＝da4、da1≠da2≠da3≠da4、da1>da2>da3>da4或da1<da2<da3<da4；4层第一掺杂层53A的厚度由下而上分别为dc1、dc2、dc3、dc4，其中厚度的关系可为dc1＝dc2＝dc3＝dc4、dc1≠dc2≠dc3≠dc4、dc1>dc2>dc3>dc4或dc1<dc2<dc3<dc4。
图10显示本发明另一实施例的缓冲堆栈200C的剖示图，缓冲堆栈200C可作为图1的缓冲堆栈200。在图10所示的实施例中，与图8的缓冲堆栈或图9的缓冲堆栈相同的技术内容将不予赘述。相较于图8的半导体组件采用多个三明治膜层结构实现缓冲堆栈，图10的缓冲堆栈200C采用多个5层膜层结构的堆栈单元70实现缓冲堆栈。
在本发明的实施例中，半导体组件的堆栈单元70除了第一基层51A、第一掺杂层53A、第二基层51B之外，还包含一第二掺杂层53B、一第三基层51C。该第二掺杂层53B夹置于该第二基层51B及该第三基层51C之间。
在本发明的实施例中，该第三基层51C包含氮化铝镓；第二掺杂层53B包含氮化铝镓或氮化硼铝镓。在本发明一实施例中，第二掺杂层53B的掺质为碳或铁，可为C-AlGaN、C-BAlGaN、Fe-AlGaN或Fe-BAlGaN。在各堆栈单元70之中，该第一基层51A、该第二基层51B及该第三基层51C的铝浓度实质相同，实质上不含掺质(碳或铁)。
简言之，图10的缓冲堆栈在氮化铝镓(AlGaN)构成的基层之中，插入二层掺杂层而实现缓冲堆栈，其中二层掺杂层的掺质浓度可以相同或不同。相对地，图9的缓冲堆栈200B可视为在氮化铝镓构成的基层之中，插入一层掺杂层而实现缓冲堆栈。此外，图9的缓冲堆栈可选择性地在氮化铝镓构成的基层之中，插入三层或更多层的掺杂层而实现缓冲堆栈。
在本发明一实施例中，半导体组件藉由将超晶格堆栈的至少一膜层(或一局部区域)植入掺质而形成掺杂层，降低超晶格堆栈的导电度(亦即增加超晶格堆栈的绝缘度)，进而有效地提升半导体组件的崩溃电压。相较于不具有掺质的膜层，具有掺质的膜层的结晶度及粗糙度较差。本发明的半导体组件在具有掺质的膜层的上方，磊晶成长不具有掺质的膜层；由于不具有掺质的膜层可以维持相对较佳的结晶度、粗糙度，藉以修复磊晶层的结晶度、粗糙度。本发明的技术在掺杂层(具有掺质因而结晶度及粗糙度较差)的上方磊晶成长不具有掺质的膜层，藉以修复及提升磊晶层的结晶度、粗糙度之后，再磊晶成长另一层具有掺质的掺杂层。如此，本发明的技术交错地磊晶成长不具有掺质的膜层及具有掺质的掺杂层，提升半导体组件的崩溃电压(由具有掺质的膜层予以实现)，且一并兼顾半导体组件的结晶度、粗糙度(由不具有掺质的膜层予以实现)。
在半导体组件的超晶格堆栈的膜层植入掺质增加半导体组件的整体翘曲(bowing)；然而，过度翘曲导致制造半导体组件的晶圆破裂。在本发明的实施例中，半导体组件藉由在具有掺质的掺杂层之间，插入不具有掺质的膜层，避免超晶格堆栈全部由具有掺质的掺杂层构成，因此半导体组件的整体翘曲问题得以减缓。此外，超晶格堆栈的膜层的镓亦增加半导体组件的整体翘曲。在本发明的实施例中，由于增加铝浓度可以减缓半导体组件的整体翘曲，半导体组件藉由在镓浓度较高的膜层之间，插入铝浓度较高的膜层，藉以减缓膜层的镓产生的翘曲现象，因此半导体组件的整体翘曲问题得以减缓。
因此，本发明的半导体组件的超晶格堆栈交错地磊晶成长第一膜层及第二膜层，除了提升半导体组件的崩溃电压，且一并兼顾半导体组件的整体翘曲，避免在完成磊晶制程后的冷却过程，制造半导体组件的晶圆因过度翘曲而破裂。
本发明的技术内容及技术特点已揭示如上，然而本发明所属技术领域中普通技术人员应了解，在不背离所附权利要求界定的本发明精神和范围内，本发明的启示及揭示可作种种的替换及修饰。例如，上文揭示的许多制程可以不同的方法实施或以其它制程予以取代，或者采用上述二种方式的组合。
此外，本案的权利范围并不局限于上文揭示的特定实施例的制程、机台、制造、物质的成份、装置、方法或步骤。本发明所属技术领域中普通技术人员应了解，基于本发明启示及揭示制程、机台、制造、物质的成份、装置、方法或步骤，无论现在已存在或日后开发者，其与本案实施例揭示者为以实质相同的方式执行实质相同的功能，而达到实质相同的结果，亦可使用于本发明。因此，所附的权利要求涵盖此类制程、机台、制造、物质的成份、装置、方法或步骤。

Claims (23)

1.一种半导体组件，其特征在于，包括：
一基板；
一初始层，设置于所述基板之上，所述初始层包含氮化铝；以及
一超晶格堆栈，设置于所述初始层之上，所述超晶格堆栈包含多个第一膜层以及多个第二膜层，所述多个第一膜层与所述多个第二膜层交错地堆栈在所述初始层之上，其中所述第一膜层及所述第二膜层的至少一个为包含掺质的一掺杂层，所述第一膜层及所述第二膜层的另一个实质上不含掺质，所述掺杂层的掺质为选自由碳、铁及其组合所组成的群组，所述掺质的浓度在所述超晶格堆栈中呈非连续性变化，
一缓冲堆栈，设置于所述超晶格堆栈与所述初始层之间，所述缓冲堆栈包含多个基层及至少一掺杂层，所述至少一掺杂层设置于相邻二层基层之间，所述掺杂层的掺质的浓度在所述缓冲堆栈中呈非连续性变化。
2.根据权利要求1所述的半导体组件，其特征在于，所述第一膜层包含AlxGa1-xN或氮化镓，所述第二膜层包含AlyGa1-yN或氮化镓，X及Y介于0与1之间但不包含0和1，且X不等于Y。
3.根据权利要求1所述的半导体组件，其特征在于，所述第一膜层为所述掺杂层，所述第二膜层实质上不含碳或铁。
4.根据权利要求1所述的半导体组件，其特征在于，所述第二膜层为所述掺杂层，所述第一膜层实质上不含碳或铁。
5.根据权利要求1所述的半导体组件，其特征在于，所述基层包含氮化铝镓，所述掺杂层包含氮化铝镓或氮化硼铝镓，在所述缓冲堆栈之中，所述多个基层的铝浓度渐减且镓浓度渐增，所述至少一掺杂层的掺质为碳或铁，所述多个基层实质上不含碳或铁。
6.根据权利要求5所述的半导体组件，其特征在于，包含多个掺杂层，所述多个掺杂层与所述多个基层交错地堆栈在所述初始层之上。
7.根据权利要求1所述的半导体组件，其特征在于，还包含多个缓冲堆栈，设置于所述超晶格堆栈与所述初始层之间，其中至少一缓冲堆栈包含一第一基层、一第一掺杂层、一第二基层，所述第一基层及所述第二基层的铝浓度实质相同，所述第一掺杂层夹置于所述第一基层及所述第二基层之间，其中所述第一基层及所述第二基层包含氮化铝镓，所述第一掺杂层包含氮化铝镓或氮化硼铝镓，所述第一掺杂层的掺质为碳或铁，所述第一基层及所述第二基层实质上不含碳或铁。
8.根据权利要求7所述的半导体组件，其特征在于，各缓冲堆栈包含所述第一掺杂层，夹置于所述第一基层及所述第二基层之间。
9.根据权利要求7所述的半导体组件，其特征在于，所述至少一缓冲堆栈还包含一第二掺杂层及一第三基层，所述第二掺杂层夹置于所述第二基层及所述第三基层之间。
10.根据权利要求9所述的半导体组件，其特征在于，所述第二掺杂层包含氮化铝镓或氮化硼铝镓，所述第三基层实质上不含碳或铁。
11.根据权利要求9所述的半导体组件，其特征在于，在各缓冲堆栈之中，所述第一基层、所述第二基层及所述第三基层的铝浓度实质相同。
12.一种半导体组件，其特征在于，包括：
一基板；
一初始层，设置于所述基板之上，所述初始层包含氮化铝；以及
一超晶格堆栈，设置于所述初始层之上，所述超晶格堆栈包含多个第一膜层、多个第二膜层以及至少一掺杂层，所述多个第一膜层与所述多个第二膜层交错地堆栈在所述初始层之上，其中所述至少一掺杂层设置于所述第一膜层及所述第二膜层之一的内部，所述掺杂层的掺质选自由碳、铁及其组合所组成的群组，所述掺质的浓度在所述超晶格堆栈中呈非连续性变化，
一缓冲堆栈，设置于所述超晶格堆栈与所述初始层之间，所述缓冲堆栈包含多个基层及至少一掺杂层，所述至少一掺杂层设置于相邻二层基层之间，所述掺杂层的掺质的浓度在所述缓冲堆栈中呈非连续性变化。
13.根据权利要求12所述的半导体组件，其特征在于，所述第一膜层包含AlxGa1-xN或氮化镓，所述第二膜层包含AlyGa1-yN或氮化镓，X及Y介于0与1之间但不包含0和1，且X不等于Y。
14.根据权利要求12所述的半导体组件，其特征在于，所述至少一掺杂层设置于所述第一膜层的内部，所述第二膜层实质上不含碳或铁。
15.根据权利要求12所述的半导体组件，其特征在于，所述至少一掺杂层设置于所述第二膜层的内部，所述第一膜层实质上不含碳或铁。
16.根据权利要求12所述的半导体组件，其特征在于，所述至少一掺杂层设置于所述第一膜层及所述第二膜层的内部。
17.根据权利要求12所述的半导体组件，其特征在于，所述基层包含氮化铝镓，所述掺杂层包含氮化铝镓或氮化硼铝镓，在所述缓冲堆栈之中，所述多个基层的铝浓度渐减且镓浓度渐增，所述至少一掺杂层的掺质为碳或铁，所述多个基层实质上不含碳或铁。
18.根据权利要求12所述的半导体组件，其特征在于，包含多个掺杂层，所述多个掺杂层与所述多个基层交错地堆栈在所述初始层之上。
19.根据权利要求12所述的半导体组件，其特征在于，包含多个缓冲堆栈，设置于所述超晶格堆栈与所述初始层之间，其中至少一缓冲堆栈包含一第一基层、一第一掺杂层、一第二基层，所述第一基层的铝浓度大于所述第二基层的铝浓度，所述第一掺杂层夹置于所述第一基层及所述第二基层之间，其中所述第一基层及所述第二基层包含氮化铝镓，所述第一掺杂层包含氮化铝镓或氮化硼铝镓，所述第一掺杂层的掺质为碳或铁，所述第一基层及所述第二基层实质上不含碳或铁。
20.根据权利要求19所述的半导体组件，其特征在于，各缓冲堆栈包含所述第一掺杂层，夹置于所述第一基层及所述第二基层之间。
21.根据权利要求19所述的半导体组件，其特征在于，所述至少一缓冲堆栈还包含一第二掺杂层及一第三基层，所述第二掺杂层夹置于所述第二基层及所述第三基层之间。
22.根据权利要求21所述的半导体组件，其特征在于，所述第二掺杂层包含氮化铝镓或氮化硼铝镓，所述第三基层实质上不含碳或铁。
23.根据权利要求21所述的半导体组件，其特征在于，在各缓冲堆栈之中，所述第一基层、所述第二基层及所述第三基层的铝浓度实质相同，所述多个缓冲堆栈的铝浓度由下而上渐减。
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