CN106233620B - 用于偏置电压生成的传输门 - Google Patents

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Abstract

一种装置包括传输门，其被配置为基于第一差分输入信号和第二差分输入信号，生成信号。该装置还包括偏置电路系统，其响应于传输门并且被配置为基于该信号而输出偏置电压。

Description

用于偏置电压生成的传输门
相关申请的交叉引用
本申请要求于2014年4月21日提交的共同所有的第14/257,425号美国非临时专利申请的优先权，其内容以其整体通过引用明确并入本文。
技术领域
本公开大体涉及用于偏置电压生成的传输门。
背景技术
技术的发展已经导致产生尺寸更小且功能更强大的计算设备。例如，目前存在各种便携式个人计算设备，包括无线计算设备，诸如便携式无线电话、个人数字助理(PDA)和小而轻便且易于由用户携带的寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可以通过无线网络传递语音和数据分组。而且，许多这样的无线电话包括包含于其中的其他类型的设备。例如，无线电话还可以包括数字静物摄像机、数字视频摄像机、数字录音器和音频文件播放器。另外，这样的无线技术可以处理可执行指令，包括可以用于访问互联网的软件应用程序(诸如网络浏览器应用程序)。由此，这些无线电话可以包括显著的计算能力。
无线电话可以包括被配置为采集音频信号的麦克风。电容性可编程增益放大器(PGA)可以用于放大信号，诸如麦克风信号(例如，音频信号)。电容性PGA可以包括输入电容器和多个反馈电容器，输入电容器耦合到运算放大器的共模输入(例如，虚拟接地)，并且多个反馈电容器耦合到运算放大器的对应的反馈路径。具有相对较高电阻的反馈电阻器可以与反馈电容器并联耦合，以设定共模输入以及实现低截止频率来降低音频信号的衰减。可以使用对应的开关电路将每个反馈电容器选择性地耦合到共模输入或与共模输入解耦来控制电容性PGA的增益。然而，来自这些开关的漏电流(例如，反偏结漏电流)可以流过反馈晶体管并且在共模输入处引起相对较大的共模偏移(例如，漂移)。共模输入处的漂移可以引起单端信号的失真。例如，电压摆动可以发生在单端信号的虚拟接地处。除电压摆动之外，共模偏移可以使得运算放大器的输入晶体管工作于线性区，这可能引起失真。
附图说明
图1示出了与无线系统通信的无线设备；
图2示出了图1中的无线设备的框图；
图3是描绘可操作为降低可编程电容性增益放大器的增益开关的漏电流的系统的示例性实施例的示图；
图4是描绘根据p型金属氧化物半导体(PMOS)晶体管配置的运算放大器的部件和偏置电路系统的部件的示例性实施例的电路图；
图5是描绘根据n型金属氧化物半导体(NMOS)晶体管配置的运算放大器的部件和偏置电路系统的部件的示例性实施例的电路图；
图6是描绘用于电容性可编程增益放大器的增益开关的示例性实施例的电路图；以及
图7是图示用于降低电容性可编程增益放大器的结漏电流的方法的示例性实施例的流程图。
具体实施方式
下文所阐述的详细描述旨在作为本公开的示例性设计而不旨在表示可以实践本公开的仅有设计。本文中使用的术语“示例性的”意指“用作示例、实例或例示”。在本文中被描述为“示例性的”的任何设计并不一定被解释为相对于其他设计是优选或有利的。详细描述包括用于提供对本公开的示例性设计的透彻理解的目的的特定细节。对于本领域的技术人员而言将明显的是，可以在没有这些特定细节的情况下实践本文所描述的示例性设计。在一些实例中，以框图形式示出众所周知的结构和设备以便避免模糊本文所呈现的示例性设计的革新性。
图1示出了与无线通信系统120通信的无线设备110。无线通信系统120可以是长期演进(LTE)系统、码分多址(CDMA)系统、全球移动通信系统(GSM)系统、无线局域网(WALN)系统或某个其他无线系统。CDMA系统可以实施宽带CDMA(WCDMA)、CDMA1X、演进数据优化(EVDO)、时分同步CDMA(TD-SCDMA)或CDMA的某个其他版本。为了简单起见，图1示出了包括两个基站130和132和一个系统控制器140的无线通信系统120。一般而言，无线系统可以包括任意数目的基站和任意组的网络实体。
无线设备110还可以被称为用户设备(UE)、移动站、终端、接入终端、订户单元、站等。无线设备110可以是蜂窝电话、智能电话、平板计算机、无线调制解调器、个人数字助理(PDA)、手持式设备、膝上型计算机、智能本、上网本、无绳电话、无线本地环路(WLL)站、蓝牙设备等。无线设备110可以与无线系统120通信。无线设备110还可以接收来自广播站(例如，广播站134)的信号、来自一个或多个全球导航卫星系统(GNSS)中的卫星(例如，卫星150)的信号等。无线设备110可以支持用于无线通信的一种或多种无线电技术，诸如LTE、WCDMA、CDMA 1X、EVDO、TD-SCDMA、GSM、802.11等。
图2示出了图1中的无线设备110的示例性设计的框图。在该示例性设计中，无线设备110包括耦合到主天线210的收发器220、耦合到辅天线212的收发器222和数据处理器/控制器280。收发器220包括多个(K)接收器230pa至230opk和多个(K)发射器250pa至250pk以支持多频带、多无线电技术、载波聚合等。收发器222包括多个(L)接收器230sa至230sl和多个(L)发射器250sa至250sl以支持多频带、多无线电技术、载波聚合、接收分集、从多个发射天线到多个接收天线的多输入多输出(MIMO)传输等。
在图2中所示的示例性设计中，每个接收器230包括LNA 240和接收电路242。对于数据接收而言，天线210从基站和/或其他发射器站接收信号并且将通过天线接口电路224路由以及呈现为输入RF信号的所接收的RF信号提供给所选择的接收器。天线接口电路224可以包括开关、多路复用器、发射滤波器、接收滤波器、匹配电路等。以下描述假定接收器230pa为所选择的接收器。在接收器230pa内，LNA 240pa放大输入RF信号并且提供输出RF信号。接收电路242pa将输出RF信号从RF下变频到基带，对经下变频的信号进行放大和过滤，并且将模拟输入信号提供给数据处理器280。接收电路242pa可以包括混合器、滤波器、放大器、匹配电路、振荡器、本振(LO)发生器、锁相环(PLL)等。收发器220和收发器222中的每个剩余的接收器230可以以与接收器230pa类似的方式操作。
在图2中所示的示例性设计中，每个发射器250包括发射电路252和功率放大器(PA)254。对于数据传输而言，数据处理器280处理(例如，编码和调制)待发射的数据并且将模拟输出信号提供给所选择的发射器。以下描述假定发射器250pa是所选择的发射器。在发射器250pa内，发射电路252pa对模拟输出信号进行放大、滤波以及从基带上变频到RF并且提供经调制的RF信号。发射电路252pa可以包括放大器、滤波器、混合器、匹配电路、振荡器和LO发生器、PLL等。PA 254pa接收和放大经调制的RF信号并且提供具有适当的输出功率电平的发射RF信号。发射RF信号通过天线接口电路224路由并经由天线210发射。收发器220和收发器222中的每个剩余的发射器250可以以与发射器250pa类似的方式操作。
图2示出了接收器230和发射器250的示例性设计。接收器和发射器还可以包括在图2中未示出的其他电路，诸如滤波器、匹配电路等。收发器220和收发器222的全部或一部分可以在一个或多个模拟集成电路(IC)、RF IC(RFIC)、混合信号IC等上实现。例如，LNA240和接收电路242可以实现在一个模块上，其可以是RFIC等。还可以以其他方式实现收发器220和收发器222中的电路。
数据处理器/控制器280可以执行用于无线设备110的各种功能。例如，数据处理器280可以执行对经由接收器230所接收的数据和经由发射器250所发射的数据的处理。控制器280可以控制收发器220和收发器222内的各种电路的操作。存储器282可以存储针对数据处理器/控制器280的程序代码和数据。数据处理器/控制器280可以实现在一个或多个专用集成电路(ASIC)和/或其他IC上。
编码器/解码器(CODEC)260可以耦合到数据处理器280。CODEC260可以包括电容性可编程增益放大器261。电容性可编程增益放大器261被集成到CODEC 260中并且可操作为调节无线设备110处的音频信号的幅度(例如，放大音频信号)。例如，电容性可编程增益放大器261可以放大无线设备110经由麦克风266所接收的音频语音信号。在示例性实施例中，由麦克风266采集的音频信号可以由滤波器264过滤，经过滤的音频信号由电容性可编程增益放大器261放大。
无线设备110可以支持多频带组、多无线电技术和/或多天线。无线设备110可以包括若干LNA以支持经由多带组、多无线电技术和/或多天线的接收。
参考图3，示出了可操作为降低电容性可编程增益放大器的增益开关的漏电流的系统300的示图。在示例性实施例中，系统300可以对应于电容性可编程增益放大器，诸如图2的电容性可编程增益放大器261。例如，系统300可以操作为放大由图2的无线设备110的麦克风266所采集的音频信号。系统300包括运算放大器302、偏置电路系统(circuitry)304、开关式电路系统340(例如，第一增益开关306和第二增益开关308)和开关电容器电路310。
输入电容器(CIN)可以串联耦合到运算放大器302的共模输入(例如，第一节点(N1))。虽然输入电容器(CIN)被描绘为单个电容器，但在其他示例性实施例中，输入电容器(CIN)可以对应于与共模输入选择性地耦合和解耦的电容器阵列。
运算放大器302可以包括传输门301(例如，低电压传输门)。如关于图4-图5更详细描述的，传输门301可以包括一对晶体管，其被耦合以接收第一差分输入信号(Vin-)和第二差分输入信号(Vin+)。如在图3中所图示的，可以在运算放大器302的共模输入处接收差分输入信号(Vin-,Vin+)。例如，第一差分输入信号(Vin-)的电压电平可以近似等于第一节点(N1)处的共模电压(Vcm1)，并且第二差分输入信号(Vin+)的电压电平可以近似等于运算放大器302的第二共模输入处的共模电压。如本文所使用的，可以可交换地使用差分输入信号(Vin-,Vin+)的电压电平和共模电压(Vcm1)。
运算放大器302的输出被耦合到并联耦接在一起的三个反馈路径。例如，三个反馈路径包括电阻性反馈路径(例如，直流反馈路径)、第一电容性反馈路径和第二电容性反馈路径，该电阻性反馈路径包括开关电容器电路310，第一电容性反馈路径包括第一增益开关306和第一反馈电容器(CFB1)，并且第二电容性反馈路径包括第二增益开关308和第二反馈电容器(CFB2)。虽然图示了两个电容性反馈路径，但在其他示例性实施例中，系统300可以包括附加的电容性反馈路径，其包括增益开关和反馈电容器。每个增益开关306、308可以将反馈电容器(CFB1、CFB2)与运算放大器302的共模输入选择性地耦合和解耦。例如，第一增益开关306可以将第一反馈电容器(CFB1)与共模输入选择性地耦合和解耦，并且第二增益开关308可以将第二反馈电容器(CFB2)与共模输入选择性地耦合和解耦。
可编程增益放大器的增益(例如，系统300的增益)基于输入电容(CIN)和反馈电容(CFB1、CFB2)。例如，增益等于输入电容除以反馈电容。
第一增益开关306可以包括第一传输门(S1)、第二传输门(S2)和第三传输门(S3)。如关于图6更详细解释的，每个传输门(S1-S3)可以包括具有p型阱的n型金属氧化物半导体(NMOS)晶体管和具有n型阱的p型金属氧化物半导体(PMOS)晶体管。如下文所描述的，晶体管的阱可以由偏置电路系统304偏置以降低晶体管的结漏电流。第二增益开关308以及与其他电容性反馈路径相关联的任何附加增益开关可以具有与第一增益开关306类似的配置。例如，系统300的每个增益开关306、308可以包括具有由偏置电路系统304偏置以降低结漏电流的阱的晶体管。虽然第一增益开关306被图示为T型开关，但是在其他示例性实施例中，可以利用不同的增益开关配置。例如，第一增益开关306和第二增益开关308可以在其他配置中实现以相应地将第一反馈电容器(CFB1)和第二反馈电容器(CFB2)选择性地分别耦合到第一节点(N1)。
开关电容器电路310可以被配置为生成相对大(例如，大于32千兆欧姆)的有效电阻(RFB)以降低输入音频信号的衰减。例如，开关电容器电路310可以包括电容器(CSW)和多个开关(SSC1-SSC4)。开关电容器电路310的有效电阻(RFB)可以通过选择性地启用和禁用耦合到电容器(CSW)的开关(SSC1-SSC4)而被控制，以经由电阻性反馈路径控制(例如，限制)到共模输入(例如，第一节点(N1))的电流量。
偏置电路系统304可以被配置为生成p型阱偏置电压(VPwell)和n型阱偏置电压(VNwell)，其至少部分基于共模电压(Vcm1)(例如，第一节点(N1)处的电压)。为了说明，运算放大器302可以将共源极电压(Vcs)提供给偏置电路系统304的共模电压发生器330。如关于图4-图5更详细描述的，一对共模输入电压可以应用到具有共源极的运算放大器302中的晶体管的栅极。共源极可以被耦合到偏置电路系统304，使得晶体管的共源极电压(Vcs)被提供到偏置电路系统304。在其他示例性实施例中，可以使用消耗附加功率和晶模面积的附加差分对来生成共源极电压(Vcs)。虽然图3中所描绘的示例性实施例描绘了共源极电压(Vcs)被提供到偏置电路系统304，但在其他示例性实施例中，不同的电压可以被提供到偏置电路系统304。
基于共源极电压(Vcs)，共模电压发生器330可以通过将共源极电压(Vcs)与偏置电路系统304中的晶体管的栅极-源极电压求和而生成共模电压(Vcm2)(例如，可以在第一节点(N1)处重新生成共模电压(Vcm1))，如关于图4-图5所描述的。共模电压发生器330可以将所生成的共模电压(Vcm2)提供给开关电容器电路310。在一个示例性实施例中，共模电压发生器330可以将共模电压(Vcm2)提供给阱偏置电压发生器332，并且阱偏置电压发生器332可以被配置为将第一偏移电压添加到共模电压(Vcm2)以生成n型阱偏置电压(VNwell)。将该第一偏移电压添加到共模电压(Vcm2)可以降低或防止增益开关中的PMOS晶体管的漏电流并且可以防止增益开关306、308中的PMOS晶体管的正向偏置模式启用。在另一示例性实施例中，共模电压(Vcm2)可以是n型阱偏置电压(VNwell)。例如，共模电压(Vcm2)可以直接应用到开关式电路系统340(在不由第一偏移电压偏移的情况下)。
在另一示例性实施例中，共模电压发生器330可以将共模电压(Vcm2)提供给阱偏置电压发生器332，并且阱偏置电压发生器332可以被配置为从共模电压(Vcm2)“减去”第二偏移电压以生成p型偏置电压(VPwell)。从共模电压(Vcm2)减去第二偏移电压可以降低或防止增益开关中的NMOS晶体管的漏电流并且可以防止增益开关306、308中的NMOS晶体管的正向偏置模式启用。在另一示例性实施例中，共模电压(Vcm2)可以是p型阱偏置电压(VPwell)。例如，共模电压(Vcm2)可以直接应用到开关式电路系统340(在不由第二偏移电压偏移的情况下)。
图3的系统300可以使得增益开关306、308中的晶体管的阱偏置能够防止结电流泄漏传播到第一节点(N1)(或降低结漏)。通过将偏置电压(VNwell,VPwell)提供给增益开关306、308，偏置电路系统304可以降低增益开关306、308中的晶体管的结漏。降低晶体管的结漏可以降低虚拟接地(例如，第一节点(N1))处的共模偏移。例如，降低结漏电流可以基本上禁止结漏电流传播到虚拟接地。因此，虚拟接地可以不受到由单端信号(例如，运算放大器302的单端输出)引起的共模漂移和电压摆动二者，其可以使得运算放大器302中的晶体管工作于线性区。进而，降低了运算放大器302处的失真。
参考图4，示出了示出运算放大器402的部件和偏置电路系统404的部件的电路图。运算放大器402可以对应于图3的运算放大器302并且可以以基本上类似的方式工作，并且偏置电路系统404可以对应于图3的偏置电路系统304并且可以以基本上类似的方式工作。例如，图4的电路图描绘了运算放大器302和偏置电路系统304的PMOS配置。
运算放大器402包括传输(TX)门401(例如，低电压传输门)。传输门401可以对应于图3的传输门301。传输门401包括第一晶体管403和第二晶体管405。在示例性实施例中，第一晶体管403和第二晶体管405是PMOS晶体管。第一晶体管403的栅极被耦合以接收第一共模输入电压(Vin-)，并且第二晶体管405的栅极被耦合以接收第二共模输入电压(Vin+)。在示例性实施例中，第一共模输入电压(Vin-)等于共模输入处的电压(例如，第一节点(N1)的电压)。第一晶体管403的漏极和第二晶体管405的漏极可以经由第一负载452和第二负载454分别被耦合到接地。在示例性实施例中，第一负载452和第二负载454可以是电阻性负载。在另一示例性实施例中，第一负载452和第二负载454可以是有源负载。第一晶体管403和第二晶体管405可以对应于运算放大器402的第一级。第一晶体管403的源极可以被耦合到第二晶体管405的源极(例如，第一晶体管403和第二晶体管405是共源极晶体管)。
第一电流源406可以被耦合到电源电压(Vdd)并且被耦合以将电流提供给第一晶体管403和第二晶体管405的源极端子。在示例性实施例中，第一电流源406可以经由选择性地被激活和去激活的级联晶体管实现，以调节提供给第一晶体管403和第二晶体管405的源极端子的电流量。第一晶体管403和第二晶体管405的源极端子处的电压(例如，共源极电压(Vcs))可以被提供到偏置电路系统404。在另一示例性实施例中，可以使用消耗附加功率和晶模面积的附加差分对(与主输入差分对并联使用)来生成共源极电压(Vcs)。虽然图4中所描绘的示例性实施例描绘共源极电压(Vcs)被提供到偏置电路系统404，但在其他示例性实施例中，不同的电压可以被提供到偏置电路系统404。
偏置电路系统404包括第三晶体管408和第二电流源409。在示例性实施例中，第三晶体管408是PMOS晶体管。第三晶体管408的源极可以被耦合以从运算放大器402接收共源极电压(Vcs)。第三晶体管408的漏极可以被耦合到第二电流源409和第二节点(N2)处的第三晶体管408的栅极。在示例性实施例中，第二电流源409可以经由选择性地被激活和去激活的级联晶体管而实施，以调节传播通过第三晶体管408的电流量。
偏置电路系统404可以被配置为跟踪运算放大器402的共模输入电压(Vin-,Vin+)。例如，第三晶体管408的栅极-源极电压可以与共源极电压(Vcs)求和以在第二节点(N2)处(例如，第三晶体管408的栅极处)生成共模电压(Vcm2)。共模电压(Vcm2)可以近似共模输入电压(Vin-、Vin+)。例如，可以选择晶体管大小(例如，运算放大器402中的晶体管403、405的大小和第三晶体管408的大小)之间的比例性和来自电流源406、409的电流，使得共模电压(Vcm)基本上等于共模输入电压(例如，Vin-、Vin+)(例如，运算放大器402中的晶体管403、405的栅极处的电压基本上等于第三晶体管408的栅极处的电压)。
作为说明性非限制性示例，第三晶体管408可以近似是运算放大器402中的晶体管403、405的大小的十八分之一。基于该比率，由第一电流源406生成的电流可以近似比由第二电流源409生成的电流大十七倍，使得共模电压(Vcm2)基本上等于共模输入电压(Vin-,Vin+)。例如，电流比补偿晶体管大小的变化，其可以对应于跨晶体管的电压的变化。为了说明，第一电流源406可以生成34微安电流，并且第二电流源409可以生成2微安电流。
流过电流源406、409的电流的比例可以基于晶体管403、405、408在大小方面的比率的改变而改变。例如，如果第三晶体管408是运算放大器402中的晶体管403、405的大小的九分之一，则第一电流源406生成近似比由第二电流源409生成的电流大十九倍的电流，使得共模电压(Vcm2)基本上等于共模输入电压(Vin-,Vin+)。电流比补偿晶体管大小的变化，其可以对应于跨晶体管的电压的变化。为了说明，第一电流源406可以生成76微安电流，并且第二电流源409可以生成4微安电流。
偏置电路系统404还可以包括电压电平转换器电路。电压电平转换器电路可以包括第三电流源410、第四电流源412、第一电阻器(R1)和第二电阻器(R2)。第三电流源410可以被耦合到电源电压(Vdd)以及第一电阻器(R1)的第一端子。第三电流源410可以经由选择性地被激活和去激活的级联晶体管以调节提供给第一电阻器(R1)的电流量。共模电压(Vcm2)可以被耦合到第一电阻器(R1)的第二端子。第四电流源412可以被耦合到接地以及第二电阻器(R2)的第一端子。第四电流源可以经由选择性地被激活和去激活的级联晶体管以调节提供给第二电阻器(R2)的电流量。在示例性实施例中，由第三电流源410生成的电流可以基本上等于由第四电流源412生成的电流。共模电压(Vcm2)可以被耦合到第二电阻器(R2)的第二端子。
偏置电路系统404可以被配置为将第一偏移电压(例如，跨第一电阻器(R1)的电压)加到共模电压(Vcm)以生成n型阱偏置电压(VNwell)。第一偏移电压可以近似等于第一电阻器(R1)的电阻乘以由第三电流源410生成的电流。将第一偏移电压加到共模电压(Vcm)以生成n型阱偏置电压(VNwell)可以降低(或防止)可以归因于晶体管不匹配(403、405和408)(例如，第一节点(N1)处的摆动)的增益开关306、308中的PMOS晶体管的正向偏置。
此外，偏置电路系统404可以被配置为从共模电压(Vcm2)“减去”第二偏移电压(例如，跨第二电阻器(R2)的电压)以生成p型阱偏置电压(VPwell)。第二偏置电压可以近似等于第二电阻器(R2)的电阻乘以由第四电流源412生成的电流。从共模电压(Vcm2)减去第二偏移电压以生成p型阱偏置电压(VPwell)可以降低(或防止)可以归因于晶体管不匹配的增益开关306、308中的NMOS晶体管的正向偏置。
在示例性实施例中，第一偏移电压和第二偏移电压是近似相等的。例如，第一电阻器(R1)的电阻可以基本上等于第二电阻器(R2)的电阻。作为说明性示例，第一偏移电压和第二偏移电压可以是近似50毫伏。在另一示例性实施例中，在增益开关306、308中的NMOS晶体管和PMOS晶体管具有不同的特性(例如，大小、阈值电压等)时，第一偏移电压和第二偏移电压可以不同。例如，第一电阻器(R1)的电阻可以与第二电阻器(R2)的电阻不同。电阻可以基于设计实现而变化。
偏置电路系统404可以将n型阱偏置电压(VNwell)提供给增益开关306、308中的PMOS晶体管的阱端子以降低(或防止)PMOS晶体管的结漏。此外，偏置电路系统404可以将p型阱偏置电压(VPwell)提供给增益开关306、308中的NMOS晶体管的阱端子以降低(或防止)NMOS晶体管的结漏电流。
通过将偏置电压(VNwell,VPwell)提供给增益开关306、308，偏置电路系统404可以降低增益开关306、308中的晶体管的结漏。降低晶体管的结漏可以降低共模输入(例如，虚拟接地)处的共模漂移。例如，降低结漏电流可以基本上禁止结漏电流传播到共模输入。因此，共模输入可以不受到由单端信号(例如，运算放大器402的单端输出)引起的共模漂移和电压摆动二者，其可以使得晶体管403、405工作于线性区。进而，降低了运算放大器402处的失真。
参考图5，示出了示出运算放大器502的部件和偏置电路系统504的部件的电路图。运算放大器502可以对应于图3的运算放大器302并且可以以基本上类似的方式工作，并且偏置电路系统504可以对应于图3的偏置电路系统304并且可以以基本上类似的方式工作。例如，图5的电路图描绘了运算放大器302和偏置电路系统304的NMOS配置。图5的电路是图4的电路的备选实施例。
运算放大器502包括传输(TX)门501(例如，低电压传输门)。传输门402可以对应于图3的传输门301。传输门501包括第一晶体管503和第二晶体管505。在示例性实施例中，第一晶体管503和第二晶体管505是NMOS晶体管。第一晶体管503的栅极被耦合以接收第一共模输入电压(Vin-)，并且第二晶体管505的栅极被耦合以接收第二共模输入电压(Vin+)。在示例性实施例中，第一共模输入电压(Vin-)等于共模输入处的电压(例如，第一节点(N1)的电压)。第一晶体管503的漏极和第二晶体管505的漏极可以经由第一负载552和第二负载554分别耦合到电源电压(Vdd)。在示例性实施例中，第一负载552和第二负载554可以是电阻性负载。在另一示例性实施例中，第一负载552和第二负载554可以是有源负载。第一晶体管503和第二晶体管505可以对应于运算放大器502的第一级。第一晶体管503的源极可以被耦合到第二晶体管505的源极(例如，第一晶体管503和第二晶体管505是共源极晶体管)。
第一电流源506可以被耦合到接地并且被耦合以向第一晶体管503、505的源极端子源送电流。在示例性实施例中，第一电流源506可以经由选择性地被激活和去激活的级联晶体管实现以调节提供给第一晶体管503和第二晶体管505的源极端子的电流量。第一晶体管503和第二晶体管505的源极端子处的电压(例如，共源极电压(Vcs))可以被提供到偏置电路系统504。在另一示例性实施例中，可以使用消耗附加功率和晶模面积的附加差分对(与主输入差分对并联使用)来生成共源极电压(Vcs)。虽然图5中所描绘的示例性实施例描绘共源极电压(Vcs)被提供到偏置电路系统504，但在其他示例性实施例中，不同的电压可以被提供到偏置电路系统504。
偏置电路系统504包括第三晶体管508和第二电流源509。在示例性实施例中，第三晶体管508是NMOS晶体管。第三晶体管508的源极可以被耦合以从运算放大器502接收共源极电压(Vcs)。第三晶体管508的漏极可以被耦合到第二电流源509以及第二节点(N2)处的第三晶体管508的栅极。在示例性实施例中，第二电流源509可以经由选择性地被激活和去激活的级联晶体管实现以调节传播通过第三晶体管508的电流量。
偏置电路系统504可以被配置为跟踪运算放大器502的共模输入电压(Vin-,Vin+)。例如，第三晶体管508的栅极-源极电压可以与共源极电压(Vcs)求和以在第二节点(N2)处(例如，第三晶体管508的栅极处)生成共模电压(Vcm)。共模电压(Vcm2)可以近似于共模输入电压(Vin-、Vin+)。例如，可以选择晶体管大小(例如，运算放大器502中的晶体管503、505的大小和第三晶体管508的大小)之间的比例性和来自电流源506、509的电流，使得共模电压(Vcm2)基本上等于共模输入电压(例如，Vin-、Vin+)(例如，运算放大器502中的晶体管503、505的栅极处的电压基本上等于第三晶体管508的栅极处的电压)。
作为说明性非限制性示例，第三晶体管508可以近似是运算放大器502中的晶体管503、505的大小的十八分之一。基于该比率，由第一电流源506生成的电流可以近似比由第二电流源509生成的电流大十七倍，使得共模电压(Vcm2)基本上等于共模输入电压(Vin-,Vin+)。电流比补偿晶体管大小的变化，其可以对应于跨晶体管的电压的变化。为了说明，第一电流源506可以生成34微安电流，并且第二电流源509可以生成2微安电流。
流过电流源506、509的电流的比例可以基于晶体管503、505、508在大小方面的比率的改变而改变。例如，如果第三晶体管508是运算放大器502中的晶体管503、505的大小的十九分之一，则第一电流源506生成近似比由第二电流源509生成的电流大九倍的电流，使得共模电压(Vcm2)基本上等于共模输入电压(Vin-,Vin+)。为了说明，第一电流源506可以生成76微安电流，并且第二电流源509可以生成4微安电流。
偏置电路系统504还可以包括电压电平转换器电路。电压电平转换器电路可以包括第三电流源510、第四电流源512、第一电阻器(R1)和第二电阻器(R2)。第三电流源510可以被耦合到电源电压(Vdd)以及第一电阻器(R1)的第一端子。第三电流源510可以经由选择性地被激活和去激活的级联晶体管以调节提供给第一电阻器(R1)的电流量。共模电压(Vcm2)可以被耦合到第一电阻器(R1)的第二端子。第四电流源512可以被耦合到接地和第二电阻器(R2)的第一端子。第四电流源可以经由选择性地被激活和去激活的级联晶体管以调节提供给第二电阻器(R2)的电流量。在示例性实施例中，由第三电流源510生成的电流可以基本上等于由第四电流源512生成的电流。共模电压(Vcm2)可以被耦合到第二电阻器(R2)的第二端子。
偏置电路系统504可以被配置为将第一偏移电压(例如，跨第一电阻器(R1)的电压)添加到共模电压(Vcm)以生成n型阱偏置电压(VNwell)。第一偏移电压可以近似等于第一电阻器(R1)的电阻乘以由第三电流源510生成的电流。将第一偏移电压添加到共模电压(Vcm2)以生成n型阱偏置电压(VNwell)可以降低(或防止)可以归因于晶体管不匹配(503、505和508)(例如，第一节点(N1)处的摆动)的增益开关306、308中的PMOS晶体管的正向偏置。
此外，偏置电路系统504可以被配置为从共模电压(Vcm2)“减去”第二偏移电压(例如，跨第二电阻器(R2)的电压)以生成p型阱偏置电压(VPwell)。第二偏置电压可以近似等于第二电阻器(R2)的电阻乘以由第四电流源512生成的电流。从共模电压(Vcm2)减去第二偏移电压以生成p型阱偏置电压(VPwell)可以降低(或防止)可以归因于晶体管不匹配的增益开关306、308中的NMOS晶体管的正向偏置。
在示例性实施例中，第一偏移电压和第二偏移电压是近似相等的。例如，第一电阻器(R1)的电阻可以基本上等于第二电阻器(R2)的电阻。作为说明性示例，第一偏移电压和第二偏移电压可以是近似50毫伏。在另一示例性实施例中，在增益开关306、308中的NMOS晶体管和PMOS晶体管具有不同的特性(例如，大小、阈值电压等)时，第一偏移电压和第二偏移电压可以不同。例如，第一电阻器(R1)的电阻可以与第二电阻器(R2)的电阻不同。电阻可以基于设计实现而变化。
偏置电路系统504可以将n型阱偏置电压(VNwell)提供给增益开关306、308中的PMOS晶体管的阱端子以降低(或防止)PMOS晶体管的结漏。此外，偏置电路系统504可以将p型阱偏置电压(VPwell)提供给增益开关306、308中的NMOS晶体管的阱端子以降低(或防止)NMOS晶体管的结漏电流。
通过将偏置电压(VNwell,VPwell)提供给增益开关306、308，偏置电路系统504可以降低增益开关306、308中的晶体管的结漏。降低晶体管的结漏可以降低共模输入(例如，虚拟接地)处的共模漂移。例如，降低结漏电流可以基本上禁止结漏电流传播到共模输入。因此，共模输入可以不受到由单端信号(例如，运算放大器502的单端输出)引起的共模漂移和电压摆动二者，其可以使得中的晶体管503、505工作于线性区。进而，降低了运算放大器502处的失真。
参考图6，示出了第一增益开关306的电流图。第一增益开关306可以被耦合以从偏置电路系统304、404、504接收n型阱偏置电压(VNwell)和p型阱偏置电压(VPwell)以降低结漏。第一增益开关306包括第一传输门(S1)、第二传输门(S2)和第三传输门(S3)。虽然第一增益开关306被图示为T型开关，但在其他示例性实施例中，可以利用不同的增益开关配置。例如，第一增益开关306可以在其他配置中实现以选择性地将第一反馈电容器(CFB1)耦合到第一节点(N1)。
第一传输门(S1)包括第一PMOS晶体管602和第一NMOS晶体管604。第一PMOS晶体管602的漏极和第一NMOS晶体管604的漏极被耦合到虚拟接地(例如，第一节点(N1))。第一PMOS晶体管604的源极和第一NMOS晶体管604的源极被耦合到第二传输门(S2)和第三传输门(S3)。偏置电路系统304、404、504可以将n型阱偏置电压(VNwell)提供给第一晶体管PMOS602的阱以降低第一晶体管602的结漏。例如，n型阱偏置电压(VNwell)可以降低第一PMOS晶体管602的栅极-体极电压以降低(或防止)工作于反向偏置模式期间的结漏。此外，偏置电路系统304、404、504可以将p型阱偏置电压(VPwell)提供给第一NMOS晶体管604的阱以降低第一NMOS晶体管604的结漏。例如，p型阱偏置电压(VPwell)可以降低第一NMOS晶体管604的栅极-体极电压以降低(或防止)工作于反向偏置模式期间的结漏。
第二传输门(S2)包括第二PMOS晶体管606和第二NMOS晶体管608。第二PMOS晶体管606的源极和第二NMOS晶体管608的源极被耦合到第一反馈电容器(CFB1)。第二PMOS晶体管606的漏极和第二NMOS晶体管608的漏极被耦合到第一传输门(S1)和第三传输门(S3)。偏置电路系统304、404、504可以将n型阱偏置电压(VNwell)提供给第二PMOS晶体管606的阱以降低第二PMOS晶体管606的结漏。例如，n型阱偏置电压(VNwell)可以降低第二PMOS晶体管606的栅极-体极电压以降低(或防止)工作于反向偏置模式期间的结漏。此外，偏置电路系统304-504可以将p型阱偏置电压(VPwell)提供给第二NMOS晶体管608的阱以降低第二NMOS晶体管608的结漏。例如，p型阱偏置电压(VPwell)可以降低第二NMOS晶体管608的栅极-体极电压以降低(或防止)工作于反向偏置模式期间的结漏。
第三传输门(S3)包括第三PMOS晶体管610和第三NMOS晶体管612。第三PMOS晶体管610的源极和第三NMOS晶体管612的源极被耦合到第二节点(N2)(例如，被耦合以接收共模电压(Vcm2))。第三PMOS晶体管610的漏极和第三NMOS晶体管612的漏极被耦合到第一传输门(S1)和第二传输门(S2)。偏置电路系统304-504可以将n型阱偏置电压(VNwell)提供给第三PMOS晶体管610的阱以降低第三PMOS晶体管610的结漏。例如，n型阱偏置电压(VNwell)可以降低第三PMOS晶体管610的栅极-体极电压以降低(或防止)工作于反向偏置模式期间的结漏。此外，偏置电路系统304-504可以将p型阱偏置电压(VPwell)提供给第三NMOS晶体管612的阱以降低第三NMOS晶体管612的结漏。例如，p型阱偏置电压(VPwell)可以降低第三NMOS晶体管612的栅极-体极电压以降低(或防止)工作于反向偏置模式期间的结漏。
将偏置电压(VNwell、VPwell)提供给晶体管602-612的阱可以降低晶体管602-612的结漏并且可以防止晶体管602-612正向偏置操作。降低晶体管602-612的结漏可以降低共模输入处的共模漂移(例如，第一节点(N1)处的漂移)。例如，降低结漏电流可以基本上禁止结漏电流传播到第一节点(N1)。因此，第一节点(N1)可以不受到由单端信号(例如，运算放大器302-502的单端输出)引起的共模漂移和电压摆动二者，其可以使得运算放大器302-502中的晶体管(例如，晶体管403、405、503、505)工作于线性区。进而，可以降低运算放大器302-502处的失真。
参考图7，示出了图示用于降低电容性可编程增益放大器的结漏电流的方法700的示例性实施例的流程图。在说明性实施例中，可以使用图1-图2的无线设备110的可编程电容性增益放大器261、图3的系统300、图4的运算放大器402和偏置电路系统404、图5的运算放大器502和偏置电路系统504、图6的第一增益开关306或其任何组合来执行方法700。
方法700包括在702处，基于第一差分输入信号和第二差分输入信号，在传输门处生成信号。例如，参考图3，传输门301包括一对晶体管，其被耦合以接收第一差分输入信号(Vin-)和第二差分输入信号(Vin+)。传输门301可以基于第一差分输入信号(Vin-)和第二差分输入信号(Vin+)生成信号(例如，共源极电压信号(Vcs))。
在704处，基于上述信号，可以在响应于传输门的偏置电路系统处生成偏置电压。例如，参考图3，偏置电路系统304可以基于共源极电压信号(Vcs)生成n型阱偏置电压(VNwell)和p型阱偏置电压(VPwell)。
在示例性实施例中，该方法包括在节点处跟踪传输门的共模输入电压。例如，参考图3，偏置电路系统304可以跟踪第一节点(N1)处的电压。为了进一步说明，图4的第三晶体管408可以被耦合以从运算放大器402接收共源极电压(Vcs)。第三晶体管408的栅极-源极电压可以与共源极电压(Vcs)求和以在第三晶体管408的栅极处生成共模电压(Vcm2)。共模电压(Vcm2)可以近似于共模输入电压(Vin-、Vin+)。
作为另一示例，图5的第三晶体管508可以被耦合以从运算放大器502接收共源极电压(Vcs)。第三晶体管508的栅极-源极电压可以与共源极电压(Vcs)求和以在第三晶体管508的栅极处生成共模电压(Vcm2)。共模电压(Vcm2)可以近似于共模输入电压(Vin-、Vin+)。
在示例性实施例中，方法700可以包括使跟踪的共模输入电压偏移以生成偏移电压。例如，参考图4，偏置电路系统404可以将第一偏移电压(例如，跨第一电阻器(R1)的电压)加到共模电压(Vcm2)以生成n型阱偏置电压(VNwell)，并且可以从共模电压(Vcm2)“减去”第二偏移电压(例如，跨第二电阻器(R2)的电压)以生成p型阱偏置电压(VPwell)。作为另一示例，参考图5，偏置电路系统504可以将第一偏移电压(例如，跨第一电阻器(R1)的电压)加到共模电压(Vcm2)以生成n型阱偏置电压(VNwell)，并且可以从共模电压(Vcm2)“减去”第二偏移电压(例如，跨第二电阻器(R2)的电压)以生成p型阱偏置电压(VPwell)。
在示例性实施例中，方法700包括基于所跟踪的共模输入电压，使电容反馈路径的开关式电路系统偏置。例如，参考图6，n型阱偏置电压(VNwell)可以被提供到第一增益开关306的PMOS晶体管602、606、610的阱以降低PMOS晶体管602、606、610的结漏。n型阱偏置电压(VNwell)可以基于所跟踪的共模电压(例如，共模电压(Vcm2))，如上文所描述的。此外，p型阱偏置电压(VPwell)可以被提供到第一增益开关的NMOS晶体管604、608、612的阱以降低NMOS晶体管604、608、612的结漏。p型阱偏置电压(VPwell)可以基于所跟踪的共模电压(例如，共模电压(Vcm2))，如上文所描述的。
图7的方法700可以降低晶体管的结漏以降低运算放大器(例如，运算放大器302-502)的共模输入处的共模漂移。例如，降低结漏电流可以基本上禁止结漏电流传播到共模输入。因此，共模输入可以不受到由单端信号(例如，运算放大器302-502的单端输出)引起的共模漂移和电压摆动二者，其可以使得运算放大器302-502中的晶体管工作于线性区。进而，可以降低运算放大器302-502处的失真。
结合所描述的实施例，装置包括用于基于第一差分输入信号和第二差分输入信号来生成传输门输出信号的装置。例如，用于生成传输门输出信号的装置可以包括图3的运算放大器302、图3的传输门301、图4的传输门401和其部件、图4的运算放大器402和其部件、图5的传输门501和其部件、图5的运算放大器502和其部件、一个或多个其他设备、电路、模块或其任何组合。
装置还包括用于基于传输门输出信号而生成偏置电压的装置。用于生成偏置电压的装置可以响应于用于生成传输门输出信号的装置。例如，用于生成偏置电压的装置可以包括图3的偏置电路系统304和其部件、图4的偏置电路系统404和其部件、图5的偏置电路系统504和其部件、一个或多个其他设备、电路、模块或其任何组合。
提供所公开的实施例的先前描述以使得本领域的技术人员能够制造或者使用所公开的实施例。这些实施例的各种修改对于本领域技术人员而言将是很显然的，在不脱离本公开的范围的情况下，本文所限定的原理可以适于其他实施例。因此，本公开不旨在限于本文所示的实施例，而是将符合与如由随附权利要求所限定的原理和新颖特征一致的最宽的范围。

Claims (13)

1.一种用于偏置电压生成的装置，包括：
传输门，所述传输门包括第一晶体管和第二晶体管并且被配置为基于第一差分输入信号和第二差分输入信号而生成信号；
偏置电路系统，所述偏置电路系统响应于所述传输门并且被配置为基于所述信号而输出偏置电压，所述偏置电压包括第二偏置电压和第三偏置电压；
所述偏置电路系统包括第三晶体管，所述第三晶体管具有被耦合用以接收所述信号的源极以及彼此耦合的漏极和栅极，
所述偏置电路系统还包括被耦合到所述第三晶体管的栅极处的节点的电压电平转换器电路，所述电压电平转换器电路被配置为：基于由第二电流源生成的电流，根据所述节点的电压生成第二偏置电压以及基于由第一电流源生成的电流，根据所述节点处的电压生成第三偏置电压；
所述偏置电路系统被配置为将所述第二偏置电压和/或所述第三偏置电压输出到第四晶体管的阱。
2.根据权利要求1所述的装置，其中述第一晶体管的源极被耦合到所述第二晶体管的源极，
所述第一晶体管，所述第一晶体管具有被耦合用以接收所述第一差分输入信号的栅极；以及
所述第二晶体管，所述第二晶体管具有被耦合用以接收所述第二差分输入信号的栅极。
3.根据权利要求1所述的装置，其中所述信号是与所述第一晶体管的源极以及所述第二晶体管的源极相关联的共源极电压。
4.根据权利要求1所述的装置，其中所述第三晶体管的栅极处的节点被配置为：基于所述第三晶体管的栅极-源极电压来跟踪所述传输门的共模电压。
5.根据权利要求4所述的装置，其中所述电压电平转换器电路包括：
第一电阻器，所述第一电阻器具有耦合到所述节点的第一端子和经由第一电流源耦合到电源电压的第二端子；以及
第二电阻器，所述第二电阻器具有耦合到所述节点的第一端子和经由第二电流源耦合到接地的第二端子。
6.根据权利要求1所述的装置，其中所述电压电平转换器电路被配置为：向n型金属氧化物半导体NMOS晶体管的阱提供所述第二偏置电压。
7.根据权利要求1所述的装置，其中所述电压电平转换器电路被配置为：向p型金属氧化物半导体PMOS晶体管的阱提供所述第三偏置电压。
8.一种用于偏置电压生成的装置，包括：
用于基于第一差分输入信号和第二差分输入信号而生成传输门输出信号的部件，所述用于生成所述传输门信号的部件包括第一晶体管和第二晶体管；
用于基于所述传输门输出信号而生成偏置电压的部件，所述用于生成所述偏置电压的部件响应于所述用于生成所述传输门输出信号的部件，所述用于生成所述偏置电压的部件包括第三晶体管，所述第三晶体管具有被耦合用以接收所述信号的源极以及彼此耦合的漏极和栅极；
所述用于生成所述偏置电压的部件还包括用于跟踪所述用于生成所述传输门输出信号的部件的共模电压的部件；
用于基于所跟踪的所述共模电压而生成第二偏置电压的部件；
用于基于所跟踪的所述共模电压而生成第三偏置电压的部件；以及
用于基于所述第二偏置电压和/或所述第三偏置电压使第四晶体管的阱偏置的部件。
9.根据权利要求8所述的装置，其中所述用于生成所述传输门输出信号的部件包括：
用于接收所述第一差分输入信号的部件；以及
用于接收所述第二差分输入信号的部件；
其中，用于接收所述第一差分输入信号的部件被耦合到用于接收所述第二差分输入信号的部件。
10.根据权利要求8所述的装置，还包括：所述生成所述第二偏置电压的部件包括电压电平转换器电路。
11.根据权利要求8所述的装置，还包括：所述生成所述第三偏置电压的部件包括电压电平转换器电路。
12.一种用于偏置电压生成的方法，包括：
基于第一差分输入信号和第二差分输入信号，在传输门处生成信号，所述传输门包括第一晶体管和第二晶体管；
基于所述信号，在响应于所述传输门的偏置电路系统处生成偏置电压，所述偏置电压包括第二偏置电压和第三偏置电压，所述偏置电路系统包括第三晶体管，所述第三晶体管具有被耦合用以接收所述信号的源极以及彼此耦合的漏极和栅极，所述偏置电路系统还包括被耦合到所述第三晶体管的栅极处的节点的电压电平转换器电路；
基于由第二电流源生成的电流，根据所述节点的电压生成第二偏置电压；
基于由第一电流源生成的电流，根据所述节点处的电压生成第三偏置电压；以及
基于所述第二偏置电压和/或所述第三偏置电压，使第四晶体管的阱偏置。
13.根据权利要求12所述的方法，还包括：在所述第三晶体管的栅极处的节点处跟踪所述传输门的共模电压。
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