JP2017515226A - バイアス電圧生成のためのトランスミッションゲート - Google Patents

バイアス電圧生成のためのトランスミッションゲート Download PDF

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Abstract

装置は、第1の差動入力信号および第2の差動入力信号に基づいて信号を生成するように構成されるトランスミッションゲートを含む。装置は、トランスミッションゲートに応答し、信号に基づいてバイアス電圧を出力するように構成される、バイアス回路をさらに含む。

Description

関連出願の相互参照
本出願は、2014年4月21日に出願された、同一出願人が所有する米国非仮特許出願第14/257,425号の優先権を主張し、その内容は、その全体が参照によって本明細書に明白に組み込まれる。
本開示は、一般的に、バイアス電圧生成のためのトランスミッションゲートに関する。
技術の進歩は、より小さく、より強力なコンピューティングデバイスをもたらした。たとえば、小型で軽量であり、ユーザによって容易に携帯されるポータブルワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスなどのワイヤレスコンピューティングデバイスを含む、種々のポータブルパーソナルコンピューティングデバイスが現存している。より具体的には、セルラー電話、インターネットプロトコル(IP)電話などのポータブルワイヤレス電話は、ワイヤレスネットワークを介して音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス電話は、その内部に組み込まれた他のタイプのデバイスを含む。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、および音声ファイルプレイヤを含むこともできる。また、そのようなワイヤレス電話は、インターネットにアクセスするために使用することができるウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理することができる。そのため、これらのワイヤレス電話は、かなりのコンピューティング能力を含むことができる。
ワイヤレス電話は、音声信号を取り込むように構成されるマイクロフォンを含むことができる。容量性プログラマブル利得増幅器(PGA)を使用して、マイクロフォン信号(たとえば、音声信号)などの信号を増幅することができる。容量性PGAは、演算増幅器のコモンモード入力(たとえば、仮想接地)に結合される入力コンデンサおよび演算増幅器の対応する帰還経路に結合される複数の帰還コンデンサを含むことができる。比較的高い抵抗値を有する帰還抵抗器を帰還コンデンサと並列に結合して、コモンモード入力を設定し、音声信号の減衰を減少させるための、低い遮断周波数を達成することができる。各帰還コンデンサは、対応するスイッチング回路を使用して、選択的にコモンモード入力に結合して、またはコモンモード入力から分離して、容量性PGAの利得を制御することができる。しかし、スイッチからの漏れ電流(たとえば、逆方向バイアス接合漏れ電流)が帰還抵抗器を通って流れて、コモンモード入力において、比較的大きいコモンモードシフト(たとえば、ドリフト)を引き起こす場合がある。コモンモード入力におけるドリフトは、シングルエンド信号にとって歪みを引き起こす可能性がある。たとえば、シングルエンド信号について、仮想接地において、電圧スイングが生じる場合がある。コモンモードシフトに加えて電圧スイングが、演算増幅器の入力トランジスタを線形領域で動作させる場合があり、これが歪みを引き起こす場合がある。
一例として、第1の差動入力信号および第2の差動入力信号に基づいて信号を生成するように構成される、トランスミッションゲートと、トランスミッションゲートに応答し、信号に基づいてバイアス電圧を出力するように構成される、バイアス回路とを備える、装置により課題を解決する。
ワイヤレスシステムと通信するワイヤレスデバイスを示す図である。 図1のワイヤレスデバイスのブロック図である。 プログラマブル容量性利得増幅器の利得スイッチの漏れ電流を減少させるように動作可能なシステムの例示的な実施形態を描く図である。 p型金属酸化物半導体(PMOS)トランジスタ構成に従う、演算増幅器の構成要素およびバイアス回路の構成要素の例示的な実施形態を描く回路図である。 n型金属酸化物半導体(NMOS)トランジスタ構成に従う、演算増幅器の構成要素およびバイアス回路の構成要素の例示的な実施形態を描く回路図である。 容量性プログラマブル利得増幅器のための利得スイッチの例示的な実施形態を描く回路図である。 容量性プログラマブル利得増幅器のための接合漏れ電流を減少させるための方法の例示的な実施形態を図示するフローチャートである。
下に記載される詳細な記載は、本開示の例示的な設計の記載として意図されており、本開示が実施され得る唯一の設計を表すことは意図されていない。「例示的」という用語は、本明細書では、「例、事例、または例示の働きをすること」を意味するために使用される。「例示的」と本明細書で記載されるいずれの設計も、必ずしも他の設計よりも好ましいか、または有利であると解釈されるべきでない。詳細な説明は、本開示の例示的な設計を完全に理解してもらうために、具体的な詳細を含む。本明細書で記載する例示的な設計は、これらの具体的な詳細なしに実践され得ることが、当業者には明らかであろう。場合によっては、本明細書に提示される例示的な設計の新規性を曖昧にすることを回避するために、よく知られている構造およびデバイスがブロック図の形態で示されている。
図1は、ワイヤレス通信システム120と通信するワイヤレスデバイス110を示す図である。ワイヤレス通信システム120は、ロングタームエボリューション(LTE)システム、符号分割多元接続(CDMA)システム、モバイル通信用グローバルシステム(GSM(登録商標))システム、ワイヤレスローカルエリアネットワーク(WLAN)システム、または何らかの他のワイヤレスシステムであってもよい。CDMAシステムは、広帯域CDMA(WCDMA(登録商標))、CDMA 1X、エボリューションデータオプティマイズド(EVDO)、時分割同期CDMA(TD-SCDMA)、またはCDMAの何らかの他のバージョンを実装してもよい。簡潔にするために、図1は、2つの基地局130および132と、1つのシステムコントローラ140とを含むワイヤレス通信システム120を示す。一般に、ワイヤレスシステムは、任意の数の基地局および任意の組のネットワークエンティティを含んでもよい。
ワイヤレスデバイス110を、ユーザ機器(UE)、移動局、端末、アクセス端末、加入者ユニット、局などということもできる。ワイヤレスデバイス110は、セルラー電話、スマートフォン、タブレット、ワイヤレスモデム、携帯情報端末(PDA)、ハンドヘルドデバイス、ラップトップコンピュータ、スマートブック、ネットブック、コードレス電話、ワイヤレスローカルループ(WLL)局、ブルートゥース(登録商標)デバイス等であってもよい。ワイヤレスデバイス110は、ワイヤレスシステム120と通信してもよい。ワイヤレスデバイス110はまた、1つまたは複数の全地球的航法衛星システム(GNSS)において、放送局(たとえば、放送局134)からの信号、衛星(たとえば、衛星150)からの信号等を受信してもよい。ワイヤレスデバイス110は、LTE、WCDMA(登録商標)、CDMA 1X、EVDO、TD-SCDMA、GSM(登録商標)、802.11などのワイヤレス通信のための、1つまたは複数の無線技術をサポートしてもよい。
図2は、図1中のワイヤレスデバイス110の例示的な設計のブロック図を示す。この例示的な設計では、ワイヤレスデバイス110は、主アンテナ210に結合される送受信器220、副アンテナ212に結合される送受信器222、およびデータプロセッサ/コントローラ280を含む。送受信器220は、複数(K)個の受信器230pa〜230pkおよび複数(K)個の送信器250pa〜250pkを含み、複数の周波数帯、複数の無線技術、キャリアアグリゲーションなどをサポートする。送受信器222は、複数(L)個の受信器230sa〜230slおよび複数(L)個の送信器250sa〜250slを含み、複数の周波数帯、複数の無線技術、キャリアアグリゲーション、受信ダイバーシティ、複数の送信アンテナから複数の受信アンテナへの多入力多出力(MIMO)送信などをサポートする。
図2に示される例示的な設計では、各受信器230は、LNA240および受信回路242を含む。データ受信のため、アンテナ210は、基地局および/または他の送信器局から信号を受信して、受信RF信号を提供し、受信RF信号は、アンテナインターフェース回路224を通して経路指定されて、選択された受信器に入力RF信号として提示される。アンテナインターフェース回路224は、スイッチ、デュプレクサ、送信フィルタ、受信フィルタ、整合回路などを含むことができる。下の記載は、受信器230paが選択された受信器であると仮定している。受信器230pa内で、LNA240paが入力RF信号を増幅し、出力RF信号を提供する。受信回路242paは、出力RF信号をRFからベースバンドにダウンコンバートし、ダウンコンバートした信号を増幅およびフィルタ処理して、データプロセッサ280へのアナログ入力信号を提供する。受信回路242paは、混合器、フィルタ、増幅器、整合回路、発振器、局部発振器(LO)発生器、位相ロックループ(PLL)などを含むことができる。送受信器220および222の中の各残りの受信器230は、受信器230paと同様の方式で動作することができる。
図2に示される例示的な設計では、各送信器250は、送信回路252および電力増幅器(PA)254を含む。データ送信のため、データプロセッサ280が送信されるデータを処理(たとえば、符号化および変調)し、選択された送信器にアナログ出力信号を提供する。下の記載は、送信器250paが選択された送信器であると仮定している。送信器250pa内で、送信回路252paは、アナログ出力信号をベースバンドからRFに増幅、フィルタ処理、およびアップコンバートして、変調RF信号を提供する。送信回路252paは、増幅器、フィルタ、混合器、整合回路、発振器、LO発生器、PLLなどを含むことができる。PA254paは、変調RF信号を受け取って増幅し、適正な出力電力レベルを有する送信RF信号を提供する。送信RF信号は、アンテナインターフェース回路224を通して経路指定され、アンテナ210を介して送信される。送受信器220および222の中の各残りの送信器250は、送信器250paと同様の方式で動作することができる。
図2は、受信器230および送信器250の例示的な設計を示す。受信器および送信器は、フィルタ、整合回路などの図2に示されない他の回路を含むこともできる。送受信器220および222の全部または一部を、1つまたは複数のアナログ集積回路(IC)、RF IC(RFIC)、混合信号ICなどに実装することができる。たとえば、LNA240および受信回路242を、RFICなどであってよい1つのモジュールに実装することができる。送受信器220および222中の回路を、他の方式で実装することもできる。
データプロセッサ/コントローラ280は、ワイヤレスデバイス110のために様々な機能を実施することができる。たとえば、データプロセッサ280は、受信器230を介して受け取られるデータおよび送信器250を介して送信されるデータについての処理を実施することができる。コントローラ280は、送受信器220および222内の様々な回路の動作を制御することができる。メモリ282は、データプロセッサ/コントローラ280のためのプログラムコードおよびデータを記憶することができる。データプロセッサ/コントローラ280を、1つまたは複数の特定用途向け集積回路(ASIC)および/または他のIC上に実装することができる。
コーダ/デコーダ(CODEC)260を、データプロセッサ280に結合することができる。CODEC260は、容量性プログラマブル利得増幅器261を含むことができる。容量性プログラマブル利得増幅器261は、CODEC260の中に組み込まれ、ワイヤレスデバイス110において音声信号の振幅を調整する(たとえば、音声信号を増幅する)ように動作可能である。たとえば、容量性プログラマブル利得増幅器261は、マイクロフォン266を介してワイヤレスデバイス110によって受け取られた音声スピーチ信号を増幅することができる。例示的な実施形態では、マイクロフォン266によって取り込まれた音声信号を、フィルタ264によってフィルタ処理することができ、フィルタ処理した音声信号が、容量性プログラマブル利得増幅器261によって増幅される。
ワイヤレスデバイス110は、複数の帯域グループ、複数の無線技術、および/または複数のアンテナをサポートすることができる。ワイヤレスデバイス110は、複数の帯域グループ、複数の無線技術、および/または複数のアンテナを介した受信をサポートするための、いくつかのLNAを含むことができる。
図3を参照すると、容量性プログラマブル利得増幅器の利得スイッチの漏れ電流を減少させるように動作可能なシステム300の図が示される。例示的な実施形態では、システム300は、図2の容量性プログラマブル利得増幅器261などの容量性プログラマブル利得増幅器に対応することができる。たとえばシステム300は、図2のワイヤレスデバイス110のマイクロフォン266によって取り込まれた音声信号を増幅するように動作可能である。システム300は、演算増幅器302、バイアス回路304、スイッチング回路340(たとえば、第1の利得スイッチ306および第2の利得スイッチ308)、およびスイッチトキャパシタ回路310を含む。
入力コンデンサ(CIN)を、演算増幅器302のコモンモード入力(たとえば、第1のノード(N1))に直列に結合することができる。入力コンデンサ(CIN)は単一のコンデンサとして描かれるが、他の例示的な実施形態では、入力コンデンサ(CIN)は、コモンモード入力に選択的に結合され、分離されるコンデンサの配列に対応することができる。
演算増幅器302は、トランスミッションゲート301(たとえば、低電圧トランスミッションゲート)を含むことができる。図4〜図5に関してさらに詳細に記載すると、トランスミッションゲート301は、第1の差動入力信号(Vin-)および第2の差動入力信号(Vin+)を受け取るために結合される1対のトランジスタを含むことができる。図3に図示されるように、差動入力信号(Vin-, Vin+)は、演算増幅器302のコモンモード入力において受け取ることができる。たとえば、第1の差動入力信号の電圧レベル(Vin-)は、第1のノード(N1)におけるコモンモード電圧(Vcm1)とほぼ等しくなることができ、第2の差動入力信号の電圧レベル(Vin+)は、演算増幅器302の第2のコモンモード入力におけるコモンモード電圧とほぼ等しくなることができる。本明細書で使用するとき、差動入力信号の電圧レベル(Vin-, Vin+)およびコモンモード電圧(Vcm1)は、交換可能に使用することができる。
演算増幅器302の出力は、互いに並列に結合される、3つの帰還経路に結合される。たとえば、3つの帰還経路は、スイッチトキャパシタ回路310を含む抵抗性帰還経路(たとえば、直流帰還経路)、第1の利得スイッチ306および第1の帰還コンデンサ(CFB1)を含む第1の容量性帰還経路、ならびに第2の利得スイッチ308および第2の帰還コンデンサ(CFB2)を含む第2の容量性帰還経路を含む。2つの容量性帰還経路が図示されるが、他の例示的な実施形態では、システム300は、利得スイッチおよび帰還コンデンサを含むさらなる容量性帰還経路を含むことができる。各利得スイッチ306、308は、帰還コンデンサ(CFB1, CFB2)を演算増幅器302のコモンモード入力との間で選択的に、結合および分離することができる。たとえば、第1の利得スイッチ306は、第1の帰還コンデンサ(CFB1)をコモンモード入力との間で選択的に、結合および分離することができ、第2の利得スイッチ308は、第2の帰還コンデンサ(CFB2)をコモンモード入力との間で選択的に、結合および分離することができる。
プログラマブル利得増幅器の利得(たとえば、システム300の利得)は、入力容量(CIN)および帰還容量(CFB1, CFB2)に基づく。たとえば、利得は、入力容量割る帰還容量に等しい。
第1の利得スイッチ306は、第1のトランスミッションゲート(S1)、第2のトランスミッションゲート(S2)、および第3のトランスミッションゲート(S3)を含むことができる。図6に関してより詳細に説明すると、各トランスミッションゲート(S1〜S3)は、p型ウェルを有するn型金属酸化物半導体(NMOS)トランジスタおよびn型ウェルを有するp型金属酸化物半導体(PMOS)トランジスタを含むことができる。下に記載されるように、トランジスタのウェルは、バイアス回路304によってバイアスがかけられ、トランジスタの接合漏れ電流を減少させることができる。第2の利得スイッチ308および他の容量性帰還経路に関連する任意の追加の利得スイッチは、第1の利得スイッチ306と同様の構成を有することができる。たとえば、システム300の各利得スイッチ306、308は、バイアス回路304によってバイアスをかけられるウェルを有するトランジスタを含み、接合漏れ電流を減少させることができる。第1の利得スイッチ306はT-スイッチとして図示されるが、他の例示的な実施形態では、異なる利得スイッチ構成を利用することができる。たとえば、第1の利得スイッチ306および第2の利得スイッチ308を他の構成で実装して、それぞれ、第1の帰還コンデンサ(CFB1)および第2の帰還コンデンサ(CFB2)を第1のノード(N1)に選択的に結合することができる。
スイッチトキャパシタ回路310は、比較的大きい(たとえば、32ギガオームよりも大きい)実効抵抗値(RFB)を生成するように構成して、入力音声信号の減衰を減少させることができる。たとえば、スイッチトキャパシタ回路310は、コンデンサ(CSW)および複数のスイッチ(SSC1〜SSC4)を含むことができる。スイッチトキャパシタ回路310の実効抵抗値(RFB)は、抵抗性帰還経路を介したコモンモード入力(たとえば、第1のノード(N1))への電流の量を制御(たとえば、制限)するため、コンデンサ(CSW)に結合されるスイッチ(SSC1〜SSC4)を選択的にイネーブルおよびディセーブルすることによって制御することができる。
バイアス回路304は、少なくとも部分的にコモンモード電圧(Vcm1)(たとえば、第1のノード(N1)における電圧)に基づく、p型ウェルバイアス電圧(VPwell)およびn型ウェルバイアス電圧(VNwell)を生成するように構成することができる。説明すると、演算増幅器302は、バイアス回路304のコモンモード電圧生成器330にコモンソース電圧(Vcs)を提供することができる。図4〜図5に関してより詳細に記載すると、1対のコモンモード入力電圧を、コモンソースを有する演算増幅器302中のトランジスタのゲートに印加することができる。コモンソースは、トランジスタのコモンソース電圧(Vcs)がバイアス回路304に提供されるように、バイアス回路304に結合することができる。他の例示的な実施形態では、コモンソース電圧(Vcs)を、追加の電力およびダイ面積を消費する追加の差動対を使用して生成することができる。図3に描かれる例示的な実施形態は、コモンソース電圧(Vcs)がバイアス回路304に提供されることを描くが、他の例示的な実施形態では、異なる電圧をバイアス回路304に提供することができる。
図4〜図5に関して記載するように、コモンソース電圧(Vcs)に基づいて、コモンモード電圧生成器330は、コモンソース電圧(Vcs)をバイアス回路304中のトランジスタのゲート-ソース電圧と合計することによって、コモンモード電圧(Vcm2)を生成することができる(たとえば、第1のノード(N1)におけるコモンモード電圧(Vcm1)を再生成することができる)。コモンモード電圧生成器330は、生成されたコモンモード電圧(Vcm2)をスイッチトキャパシタ回路310に提供することができる。1つの例示的な実施形態では、コモンモード電圧生成器330は、コモンモード電圧(Vcm2)をウェルバイアス電圧生成器332に提供することができ、ウェルバイアス電圧生成器332は、第1のオフセット電圧をコモンモード電圧(Vcm2)に加えて、n型ウェルバイアス電圧(VNwell)を生成するように構成することができる。第1のオフセット電圧をコモンモード電圧(Vcm2)に加えることによって、利得スイッチ中のPMOSトランジスタの漏れ電流を減少または防止することができ、利得スイッチ306、308中のPMOSトランジスタの順方向バイアスモード実施可能性を防止することができる。別の例示的な実施形態では、コモンモード電圧(Vcm2)は、n型ウェルバイアス電圧(VNwell)である場合がある。たとえば、コモンモード電圧(Vcm2)は、スイッチング回路340に(第1のオフセット電圧によりオフセットされることなく)直接印加することができる。
別の例示的な実施形態では、コモンモード電圧生成器330は、コモンモード電圧(Vcm2)をウェルバイアス電圧生成器332に提供することができ、ウェルバイアス電圧生成器332は、コモンモード電圧(Vcm2)から第2のオフセット電圧を「減算」して、p型ウェルバイアス電圧(VPwell)を生成するように構成することができる。コモンモード電圧(Vcm2)から第2のオフセット電圧を減算することによって、利得スイッチ中のNMOSトランジスタの漏れ電流を減少または防止することができ、利得スイッチ306、308中のNMOSトランジスタの順方向バイアスモード実施可能性を防止することができる。別の例示的な実施形態では、コモンモード電圧(Vcm2)は、p型ウェルバイアス電圧(VPwell)である場合がある。たとえば、コモンモード電圧(Vcm2)は、スイッチング回路340に(第2のオフセット電圧によりオフセットされることなく)直接印加することができる。
図3のシステム300は、利得スイッチ306、308の中のトランジスタのウェルバイアスを可能にして、接合電流漏れが第1のノード(N1)に伝搬するのを防止する(または接合漏れを減少させる)ことができる。バイアス電圧(VNwell, VPwell)を利得スイッチ306、308に提供することによって、バイアス回路304は、利得スイッチ306、308中のトランジスタの接合漏れを減少させることができる。トランジスタの接合漏れを減少させることによって、仮想接地(たとえば、第1のノード(N1))におけるコモンモードシフトを減少させることができる。たとえば、接合漏れ電流を減少させることによって、実質的に、接合漏れ電流が仮想接地に伝搬するのを妨げることができる。結果として、演算増幅器302中のトランジスタを線形領域で動作させる可能性がある、シングルエンド信号(たとえば、演算増幅器302のシングルエンド出力)によって引き起こされるコモンモードシフトおよび電圧スイングの両方を、仮想接地が受けない可能性がある。ひいては、演算増幅器302における歪みが減少される。
図4を参照すると、演算増幅器402の構成要素およびバイアス回路404の構成要素を示す回路図が示される。演算増幅器402は、図3の演算増幅器302に対応することができ、実質的に同様の方式で動作することができる。またバイアス回路404は、図3のバイアス回路304に対応することができ、実質的に同様の方式で動作することができる。たとえば、図4の回路図は、演算増幅器302およびバイアス回路304のPMOS構成を描く。
演算増幅器402は、トランスミッション(TX)ゲート401(たとえば、低電圧トランスミッションゲート)を含む。トランスミッションゲート401は、図3のトランスミッションゲート301に対応することができる。トランスミッションゲート401は、第1のトランジスタ403および第2のトランジスタ405を含む。例示的な実施形態では、第1のトランジスタ403および第2のトランジスタ405は、PMOSトランジスタである。第1のトランジスタ403のゲートは、第1のコモンモード入力電圧(Vin-)を受け取るように結合され、第2のトランジスタ405のゲートは、第2のコモンモード入力電圧(Vin+)を受け取るように結合される。例示的な実施形態では、第1のコモンモード入力電圧(Vin-)は、コモンモード入力における電圧(たとえば、第1のノード(N1)の電圧)に等しい。第1のトランジスタ403のドレインおよび第2のトランジスタ405のドレインは、それぞれ、第1の負荷452および第2の負荷454を介して接地に結合することができる。例示的な実施形態では、第1の負荷452および第2の負荷454は、抵抗性負荷であってよい。別の例示的な実施形態では、第1の負荷452および第2の負荷454は、能動負荷であってよい。第1のトランジスタ403および第2のトランジスタ405は、演算増幅器402の初段に対応することができる。第1のトランジスタ403のソースは、第2のトランジスタ405のソースに結合することができる(たとえば、第1および第2のトランジスタ403、405はコモンソーストランジスタである)。
第1の電流源406を、供給電圧(Vdd)に結合し、第1および第2のトランジスタ403、405のソース端子に電流を提供するために結合することができる。例示的な実施形態では、第1の電流源406は、第1および第2のトランジスタ403、405のソース端子に提供される電流の量を調整するために、選択的に活性化および非活性化される縦続接続されるトランジスタを介して実装することができる。第1および第2のトランジスタ403、405のソース端子における電圧(たとえば、コモンソース電圧(Vcs))を、バイアス回路404に提供することができる。別の例示的な実施形態では、コモンソース電圧(Vcs)を、追加の電力およびダイ面積を消費する、(主たる入力差動対と並列に使用される)追加の差動対を使用して生成することができる。図4に描かれる例示的な実施形態は、コモンソース電圧(Vcs)がバイアス回路404に提供されることを描くが、他の例示的な実施形態では、異なる電圧をバイアス回路404に提供することができる。
バイアス回路404は、第3のトランジスタ408および第2の電流源409を含む。例示的な実施形態では、第3のトランジスタ408は、PMOSトランジスタである。第3のトランジスタ408のソースは、演算増幅器402からコモンソース電圧(Vcs)を受け取るように結合することができる。第3のトランジスタ408のドレインは、第2のノード(N2)において第2の電流源409および第3のトランジスタ408のゲートに結合することができる。例示的な実施形態では、第2の電流源409は、第3のトランジスタ408を通して伝搬する電流の量を調整するために、選択的に活性化および非活性化される縦続接続されるトランジスタを介して実装することができる。
バイアス回路404は、演算増幅器402のコモンモード入力電圧(Vin-, Vin+)をトラッキングするように構成することができる。たとえば、第3のトランジスタ408のゲート-ソース電圧を、コモンソース電圧(Vcs)と合計して、第2のノード(N2)における(たとえば、第3のトランジスタ408のゲートにおける)コモンモード電圧(Vcm2)を生成することができる。コモンモード電圧(Vcm2)は、コモンモード入力電圧(Vin-, Vin+)とほぼ同じとなることができる。たとえば、トランジスタサイズ間の比例関係(たとえば、演算増幅器402中のトランジスタ403、405のサイズおよび第3のトランジスタ408のサイズ)および電流源406、409からの電流は、コモンモード電圧(Vcm)が、コモンモード入力電圧(たとえば、Vin-, Vin+)に実質的に等しい(たとえば、演算増幅器402中のトランジスタ403、405のゲートにおける電圧が、第3のトランジスタ408のゲートにおける電圧と実質的に等しい)ように選択することができる。
例示の非限定的な例として、第3のトランジスタ408は、演算増幅器402中のトランジスタ403、405のサイズのおよそ18分の1であってよい。この比率に基づいて、コモンモード電圧(Vcm2)がコモンモード入力電圧(Vin-, Vin+)と実質的に等しいように、第1の電流源406により生成される電流が、第2の電流源409により生成される電流よりもおよそ17倍大きくすることができる。たとえば、電流比は、トランジスタ間の電圧の差異に対応する場合があるトランジスタサイズの差異を補償する。説明すると、第1の電流源406は、34マイクロアンペアの電流を生成することができ、第2の電流源409は、2マイクロアンペアの電流を生成することができる。
電流源406、409を通って流れる電流の比は、トランジスタ403、405、408のサイズアスペクト比の変化に基づいて変化することができる。たとえば、第3のトランジスタ408が、演算増幅器402中のトランジスタ403、405の9分の1のサイズである場合、コモンモード電圧(Vcm2)がコモンモード入力電圧(Vin-, Vin+)に実質的に等しいように、第1の電流源406は、第2の電流源409により生成される電流よりもおよそ19倍大きい電流を生成する。電流比は、トランジスタ間の電圧の差異に対応することができるトランジスタサイズの差異を補償する。説明すると、第1の電流源406は、76マイクロアンペアの電流を生成することができ、第2の電流源409は、4マイクロアンペアの電流を生成することができる。
バイアス回路404は、電圧レベルシフト回路を含むこともできる。電圧レベルシフト回路は、第3の電流源410、第4の電流源412、第1の抵抗器(R1)、および第2の抵抗器(R2)を含むことができる。第3の電流源410は、供給電圧(Vdd)および第1の抵抗器(R1)の第1の端子に結合することができる。第3の電流源410は、第1の抵抗器(R1)に提供される電流の量を調整するために、選択的に活性化および非活性化される縦続接続されるトランジスタを介して実装することができる。コモンモード電圧(Vcm2)は、第1の抵抗器(R1)の第2の端子に結合することができる。第4の電流源412は、接地および第2の抵抗器(R2)の第1の端子に結合することができる。第4の電流源は、第2の抵抗器(R2)に提供される電流の量を調整するために、選択的に活性化および非活性化される縦続接続されるトランジスタを介して実装することができる。例示的な実施形態では、第3の電流源410により生成される電流は、第4の電流源412により生成される電流と実質的に等しくすることができる。コモンモード電圧(Vcm2)は、第2の抵抗器(R2)の第2の端子に結合することができる。
バイアス回路404は、第1のオフセット電圧(たとえば、第1の抵抗器(R1)にわたる電圧)をコモンモード電圧(Vcm)に加えて、n型ウェルバイアス電圧(VNwell)を生成するように構成することができる。第1のオフセット電圧は、第1の抵抗器(R1)の抵抗値掛ける第3の電流源410により生成される電流とほぼ等しくなることができる。n型ウェルバイアス電圧(VNwell)を生成するために第1のオフセット電圧をコモンモード電圧(Vcm)に加えることによって、トランジスタ間の不一致(403、405、および408)に起因する、利得スイッチ306、308中のPMOSトランジスタの順方向バイアス(たとえば、第1のノード(N1)におけるスイング)を減少(または防止)することができる。
加えて、バイアス回路404は、コモンモード電圧(Vcm2)から第2のオフセット電圧(たとえば、第2の抵抗器(R2)にわたる電圧)を「減算」して、p型ウェルバイアス電圧(VPwell)を生成するように構成することができる。第2のバイアス電圧は、第2の抵抗器(R2)の抵抗値掛ける第4の電流源412により生成される電流とほぼ等しくなることができる。p型ウェルバイアス電圧(VPwell)を生成するために第2のオフセット電圧をコモンモード電圧(Vcm2)から減算することによって、トランジスタ間の不一致に起因し得る、利得スイッチ306、308中のNMOSトランジスタの順方向バイアスを減少(または防止)することができる。
例示的な実施形態では、第1のオフセット電圧と第2のオフセット電圧は実質的に等しい。たとえば、第1の抵抗器(R1)の抵抗値は、第2の抵抗器(R2)の抵抗値と実質的に等しくすることができる。具体例として、第1のオフセット電圧および第2のオフセット電圧は、ほぼ50ミリボルトであってよい。別の例示的な実施形態では、利得スイッチ306、308中のNMOSトランジスタとPMOSトランジスタが異なる特性(たとえば、サイズ、閾値電圧など)を有するとき、第1のオフセット電圧と第2のオフセット電圧は、異なる可能性がある。たとえば、第1の抵抗器(R1)の抵抗値が、第2の抵抗器(R2)の抵抗値と異なる場合がある。抵抗値は、設計実装に基づいて変わる可能性がある。
バイアス回路404は、n型ウェルバイアス電圧(VNwell)を利得スイッチ306、308中のPMOSトランジスタのウェル端子に提供して、PMOSトランジスタの接合漏れを減少(または防止)することができる。加えて、バイアス回路404は、p型ウェルバイアス電圧(VPwell)を利得スイッチ306、308中のNMOSトランジスタのウェル端子に提供して、NMOSトランジスタの接合漏れ電流を減少(または防止)することができる。
バイアス電圧(VNwell, VPwell)を利得スイッチ306、308に提供することによって、バイアス回路404は、利得スイッチ306、308中のトランジスタの接合漏れを減少させることができる。トランジスタの接合漏れを減少させることによって、コモンモード入力(たとえば仮想接地)におけるコモンモードシフトを減少させることができる。たとえば、接合漏れ電流を減少させることによって、実質的に、接合漏れ電流がコモンモード入力に伝搬するのを妨げることができる。結果として、トランジスタ403、405を線形領域で動作させる可能性がある、シングルエンド信号(たとえば、演算増幅器402のシングルエンド出力)によって引き起こされるコモンモードシフトおよび電圧スイングの両方を、コモンモード入力が受けない可能性がある。ひいては、演算増幅器402における歪みが減少される。
図5を参照すると、演算増幅器502の構成要素およびバイアス回路504の構成要素を示す回路図が示される。演算増幅器502は、図3の演算増幅器302に対応することができ、実質的に同様の方式で動作することができる。またバイアス回路504は、図3のバイアス回路304に対応することができ、実質的に同様の方式で動作することができる。たとえば、図5の回路図は、演算増幅器302およびバイアス回路304のNMOS構成を描く。図5の回路は、図4の回路に対する代替実施形態である。
演算増幅器502は、トランスミッション(TX)ゲート501(たとえば、低電圧トランスミッションゲート)を含む。トランスミッションゲート501は、図3のトランスミッションゲート301に対応することができる。トランスミッションゲート501は、第1のトランジスタ503および第2のトランジスタ505を含む。例示的な実施形態では、第1のトランジスタ503および第2のトランジスタ505は、NMOSトランジスタである。第1のトランジスタ503のゲートは、第1のコモンモード入力電圧(Vin-)を受け取るように結合され、第2のトランジスタ505のゲートは、第2のコモンモード入力電圧(Vin+)を受け取るように結合される。例示的な実施形態では、第1のコモンモード入力電圧(Vin-)は、コモンモード入力における電圧(たとえば、第1のノード(N1)の電圧)に等しい。第1のトランジスタ503のドレインおよび第2のトランジスタ505のドレインは、それぞれ、第1の負荷552および第2の負荷554を介して供給電圧(Vdd)に結合することができる。例示的な実施形態では、第1の負荷552および第2の負荷554は、抵抗性負荷であってよい。別の例示的な実施形態では、第1の負荷552および第2の負荷554は、能動負荷であってよい。第1のトランジスタ503および第2のトランジスタ505は、演算増幅器502の初段に対応することができる。第1のトランジスタ503のソースは、第2のトランジスタ505のソースに結合することができる(たとえば、第1および第2のトランジスタ503、505はコモンソーストランジスタである)。
第1の電流源506を、接地に結合して、第1および第2のトランジスタ503、505のソース端子に電流を調達するために結合することができる。例示的な実施形態では、第1の電流源506は、第1および第2のトランジスタ503、505のソース端子に提供される電流の量を調整するために、選択的に活性化および非活性化される縦続接続されるトランジスタを介して実装することができる。第1および第2のトランジスタ503、505のソース端子における電圧(たとえば、コモンソース電圧(Vcs))を、バイアス回路504に提供することができる。別の例示的な実施形態では、コモンソース電圧(Vcs)を、追加の電力およびダイ面積を消費する、(主たる入力差動対と並列に使用される)追加の差動対を使用して生成することができる。図5に描かれる例示的な実施形態は、コモンソース電圧(Vcs)がバイアス回路504に提供されることを描くが、他の例示的な実施形態では、異なる電圧をバイアス回路504に提供することができる。
バイアス回路504は、第3のトランジスタ508および第2の電流源509を含む。例示的な実施形態では、第3のトランジスタ508は、NMOSトランジスタである。第3のトランジスタ508のソースは、演算増幅器502からコモンソース電圧(Vcs)を受け取るように結合することができる。第3のトランジスタ508のドレインは、第2のノード(N2)において第2の電流源509および第3のトランジスタ508のゲートに結合することができる。例示的な実施形態では、第2の電流源509は、第3のトランジスタ508を通して伝搬する電流の量を調整するために、選択的に活性化および非活性化される縦続接続されるトランジスタを介して実装することができる。
バイアス回路504は、演算増幅器502のコモンモード入力電圧(Vin-, Vin+)をトラッキングするように構成することができる。たとえば、第3のトランジスタ508のゲート-ソース電圧を、コモンソース電圧(Vcs)と合計して、第2のノード(N2)における(たとえば、第3のトランジスタ508のゲートにおける)コモンモード電圧(Vcm)を生成することができる。コモンモード電圧(Vcm2)は、コモンモード入力電圧(Vin-, Vin+)とほぼ同じとなることができる。たとえば、トランジスタサイズ間の比例関係(たとえば、演算増幅器502中のトランジスタ503、505のサイズおよび第3のトランジスタ508のサイズ)および電流源506、509からの電流は、コモンモード電圧(Vcm2)が、コモンモード入力電圧(たとえば、Vin-, Vin+)に実質的に等しい(たとえば、演算増幅器502中のトランジスタ503、505のゲートにおける電圧が、第3のトランジスタ508のゲートにおける電圧と実質的に等しい)ように選択することができる。
例示の非限定的な例として、第3のトランジスタ508は、演算増幅器502中のトランジスタ503、505のサイズのおよそ18分の1であってよい。この比率に基づいて、コモンモード電圧(Vcm2)がコモンモード入力電圧(Vin-, Vin+)と実質的に等しいように、第1の電流源506により生成される電流が、第2の電流源509により生成される電流よりもおよそ17倍大きくすることができる。電流比は、トランジスタ間の電圧の差異に対応する場合があるトランジスタサイズの差異を補償する。説明すると、第1の電流源506は、34マイクロアンペアの電流を生成することができ、第2の電流源509は、2マイクロアンペアの電流を生成することができる。
電流源506、509を通って流れる電流の比は、トランジスタ503、505、508のサイズアスペクト比の変化に基づいて変化することができる。たとえば、第3のトランジスタ508が、演算増幅器502中のトランジスタ503、505の9分の1のサイズである場合、コモンモード電圧(Vcm2)がコモンモード入力電圧(Vin-, Vin+)に実質的に等しいように、第1の電流源506は、第2の電流源509により生成される電流よりもおよそ19倍大きい電流を生成する。説明すると、第1の電流源506は、76マイクロアンペアの電流を生成することができ、第2の電流源509は、4マイクロアンペアの電流を生成することができる。
バイアス回路504は、電圧レベルシフト回路を含むこともできる。電圧レベルシフト回路は、第3の電流源510、第4の電流源512、第1の抵抗器(R1)、および第2の抵抗器(R2)を含むことができる。第3の電流源510は、供給電圧(Vdd)および第1の抵抗器(R1)の第1の端子に結合することができる。第3の電流源510は、第1の抵抗器(R1)に提供される電流の量を調整するために、選択的に活性化および非活性化される縦続接続されるトランジスタを介して実装することができる。コモンモード電圧(Vcm2)は、第1の抵抗器(R1)の第2の端子に結合することができる。第4の電流源512は、接地および第2の抵抗器(R2)の第1の端子に結合することができる。第4の電流源は、第2の抵抗器(R2)に提供される電流の量を調整するために、選択的に活性化および非活性化される縦続接続されるトランジスタを介して実装することができる。例示的な実施形態では、第3の電流源510により生成される電流は、第4の電流源512により生成される電流と実質的に等しくすることができる。コモンモード電圧(Vcm2)は、第2の抵抗器(R2)の第2の端子に結合することができる。
バイアス回路504は、第1のオフセット電圧(たとえば、第1の抵抗器(R1)にわたる電圧)をコモンモード電圧(Vcm)に加えて、n型ウェルバイアス電圧(VNwell)を生成するように構成することができる。第1のオフセット電圧は、第1の抵抗器(R1)の抵抗値掛ける第3の電流源510により生成される電流とほぼ等しくなることができる。n型ウェルバイアス電圧(VNwell)を生成するために第1のオフセット電圧をコモンモード電圧(Vcm2)に加えることによって、トランジスタ間の不一致(503、505、および508)に起因する、利得スイッチ306、308中のPMOSトランジスタの順方向バイアス(たとえば、第1のノード(N1)におけるスイング)を減少(または防止)することができる。
加えて、バイアス回路504は、コモンモード電圧(Vcm2)から第2のオフセット電圧(たとえば、第2の抵抗器(R2)にわたる電圧)を「減算」して、p型ウェルバイアス電圧(VPwell)を生成するように構成することができる。第2のバイアス電圧は、第2の抵抗器(R2)の抵抗値掛ける第4の電流源512により生成される電流とほぼ等しくなることができる。p型ウェルバイアス電圧(VPwell)を生成するために第2のオフセット電圧をコモンモード電圧(Vcm2)から減算することによって、トランジスタ間の不一致に起因し得る、利得スイッチ306、308中のNMOSトランジスタの順方向バイアスを減少(または防止)することができる。
例示的な実施形態では、第1のオフセット電圧と第2のオフセット電圧は実質的に等しい。たとえば、第1の抵抗器(R1)の抵抗値は、第2の抵抗器(R2)の抵抗値と実質的に等しくすることができる。具体例として、第1のオフセット電圧および第2のオフセット電圧は、ほぼ50ミリボルトであってよい。別の例示的な実施形態では、利得スイッチ306、308中のNMOSトランジスタとPMOSトランジスタが異なる特性(たとえば、サイズ、閾値電圧など)を有するとき、第1のオフセット電圧と第2のオフセット電圧は、異なる可能性がある。たとえば、第1の抵抗器(R1)の抵抗値が、第2の抵抗器(R2)の抵抗値と異なる場合がある。抵抗値は、設計実装に基づいて変わる可能性がある。
バイアス回路504は、n型ウェルバイアス電圧(VNwell)を利得スイッチ306、308中のPMOSトランジスタのウェル端子に提供して、PMOSトランジスタの接合漏れを減少(または防止)することができる。加えて、バイアス回路504は、p型ウェルバイアス電圧(VPwell)を利得スイッチ306、308中のNMOSトランジスタのウェル端子に提供して、NMOSトランジスタの接合漏れ電流を減少(または防止)することができる。
バイアス電圧(VNwell, VPwell)を利得スイッチ306、308に提供することによって、バイアス回路504は、利得スイッチ306、308中のトランジスタの接合漏れを減少させることができる。トランジスタの接合漏れを減少させることによって、コモンモード入力(たとえば仮想接地)におけるコモンモードシフトを減少させることができる。たとえば、接合漏れ電流を減少させることによって、実質的に、接合漏れ電流がコモンモード入力に伝搬するのを妨げることができる。結果として、トランジスタ503、505を線形領域で動作させる可能性がある、シングルエンド信号(たとえば、演算増幅器502のシングルエンド出力)によって引き起こされるコモンモードシフトおよび電圧スイングの両方を、コモンモード入力が受けない可能性がある。ひいては、演算増幅器502における歪みが減少される。
図6を参照すると、第1の利得スイッチ306の回路図が示される。第1の利得スイッチ306は、バイアス回路304、404、504から、n型ウェルバイアス電圧(VNwell)およびp型ウェルバイアス電圧(VPwell)を受け取るように結合されて、接合漏れを減少させることができる。第1の利得スイッチ306は、第1のトランスミッションゲート(S1)、第2のトランスミッションゲート(S2)、および第3のトランスミッションゲート(S3)を含む。第1の利得スイッチ306はT-スイッチとして図示されるが、他の例示的な実施形態では、異なる利得スイッチ構成を利用することができる。たとえば、第1の利得スイッチ306を他の構成で実装して、第1の帰還コンデンサ(CFB1)を第1のノード(N1)に選択的に結合することができる。
第1のトランスミッションゲート(S1)は、第1のPMOSトランジスタ602および第1のNMOSトランジスタ604を含む。第1のPMOSトランジスタ602のドレインおよび第1のNMOSトランジスタ604のドレインは、仮装接地(たとえば、第1のノード(N1))に結合される。第1のPMOSトランジスタ602のソースおよび第1のNMOSトランジスタ604のソースは、第2のトランスミッションゲート(S2)および第3のトランスミッションゲート(S3)に結合される。バイアス回路304、404、504は、n型ウェルバイアス電圧(VNwell)を第1のPMOSトランジスタ602のウェルに提供して、第1のトランジスタ602の接合漏れを減少させることができる。たとえば、n型ウェルバイアス電圧(VNwell)は、逆バイアス動作モード期間に、第1のPMOSトランジスタ602のゲート-ボディ電圧を減少させ、接合漏れを減少(または防止)させることができる。加えて、バイアス回路304、404、504は、p型ウェルバイアス電圧(VPwell)を第1のNMOSトランジスタ604のウェルに提供して、第1のNMOSトランジスタ604の接合漏れを減少させることができる。たとえば、p型ウェルバイアス電圧(VPwell)は、逆バイアス動作モード期間に、第1のNMOSトランジスタ604のゲート-ボディ電圧を減少させ、接合漏れを減少(または防止)させることができる。
第2のトランスミッションゲート(S2)は、第2のPMOSトランジスタ606および第2のNMOSトランジスタ608を含む。第2のPMOSトランジスタ606のソースおよび第2のNMOSトランジスタ608のソースは、第1の帰還コンデンサ(CFB1)に結合される。第2のPMOSトランジスタ606のドレインおよび第2のNMOSトランジスタ608のドレインは、第1のトランスミッションゲート(S1)および第3のトランスミッションゲート(S3)に結合される。バイアス回路304、404、504は、n型ウェルバイアス電圧(VNwell)を第2のPMOSトランジスタ606のウェルに提供して、第2のPMOSトランジスタ606の接合漏れを減少させることができる。たとえば、n型ウェルバイアス電圧(VNwell)は、逆バイアス動作モード期間に、第2のPMOSトランジスタ606のゲート-ボディ電圧を減少させ、接合漏れを減少(または防止)させることができる。加えて、バイアス回路304〜504は、p型ウェルバイアス電圧(VPwell)を第2のNMOSトランジスタ608のウェルに提供して、第2のNMOSトランジスタ608の接合漏れを減少させることができる。たとえば、p型ウェルバイアス電圧(VPwell)は、逆バイアス動作モード期間に、第2のNMOSトランジスタ608のゲート-ボディ電圧を減少させ、接合漏れを減少(または防止)させることができる。
第3のトランスミッションゲート(S3)は、第3のPMOSトランジスタ610および第3のNMOSトランジスタ612を含む。第3のPMOSトランジスタ610のソースおよび第3のNMOSトランジスタ612のソースは、第2のノード(N2)に結合される(たとえば、コモンモード電圧(Vcm2)を受け取るように結合される)。第3のPMOSトランジスタ610のドレインおよび第3のNMOSトランジスタ612のドレインは、第1のトランスミッションゲート(S1)および第2のトランスミッションゲート(S2)に結合される。バイアス回路304〜504は、n型ウェルバイアス電圧(VNwell)を第3のPMOSトランジスタ610のウェルに提供して、第3のPMOSトランジスタ610の接合漏れを減少させることができる。たとえば、n型ウェルバイアス電圧(VNwell)は、逆バイアス動作モード期間に、第3のPMOSトランジスタ610のゲート-ボディ電圧を減少させ、接合漏れを減少(または防止)させることができる。加えて、バイアス回路304〜504は、p型ウェルバイアス電圧(VPwell)を第3のNMOSトランジスタ612のウェルに提供して、第3のNMOSトランジスタ612の接合漏れを減少させることができる。たとえば、p型ウェルバイアス電圧(VPwell)は、逆バイアス動作モード期間に、第3のNMOSトランジスタ612のゲート-ボディ電圧を減少させ、接合漏れを減少(または防止)させることができる。
バイアス電圧(VNwell, VPwell)をトランジスタ602〜612のウェルに提供することによって、トランジスタ602〜612の接合漏れを減少させることができ、トランジスタ602〜612が順方向バイアス動作することを防止することができる。トランジスタ602〜612の接合漏れを減少させることによって、コモンモード入力におけるコモンモードシフト(たとえば、第1のノード(N1)におけるドリフト)を減少させることができる。たとえば、接合漏れ電流を減少させることによって、実質的に、接合漏れ電流が第1のノード(N1)に伝搬するのを妨げることができる。結果として、演算増幅器302〜502中のトランジスタ(たとえば、トランジスタ403、405、503、505)を線形領域で動作させる可能性がある、シングルエンド信号(たとえば、演算増幅器302〜502のシングルエンド出力)によって引き起こされるコモンモードシフトおよび電圧スイングの両方を、第1のノード(N1)が受けない可能性がある。ひいては、演算増幅器302〜502における歪みを減少させることができる。
図7を参照すると、容量性プログラマブル利得増幅器のための接合漏れ電流を減少させるための方法700の例示的な実施形態を図示するフローチャートが示される。例示の実施形態では、方法700は、図1〜図2のワイヤレスデバイス110のプログラマブル容量性利得増幅器261、図3のシステム300、図4の演算増幅器402およびバイアス回路404、図5の演算増幅器502およびバイアス回路504、図6の第1の利得スイッチ306、またはそれらの組合せを使用して実施することができる。
方法700は、702において、トランスミッションゲートにおいて、第1の差動入力信号および第2の差動入力信号に基づいて信号を生成するステップを含む。たとえば、図3を参照すると、トランスミッションゲート301は、第1の差動入力信号(Vin-)および第2の差動入力信号(Vin+)を受け取るために結合される1対のトランジスタを含む。トランスミッションゲート301は、第1の差動入力信号(Vin-)および第2の差動入力信号(Vin+)に基づいて信号(たとえば、コモンソース電圧信号(Vcs))を生成することができる。
704において、トランスミッションゲートに応答するバイアス回路において、信号に基づいてバイアス電圧を生成することができる。たとえば、図3を参照すると、バイアス回路304は、コモンソース電圧信号(Vcs)に基づいて、n型ウェルバイアス電圧(VNwell)およびp型ウェルバイアス電圧(VPwell)を生成することができる。
例示的な実施形態では、方法は、ノードにおいて、トランスミッションゲートのコモンモード入力電圧をトラッキングするステップを含む。たとえば、図3を参照すると、バイアス回路304は、第1のノード(N1)において電圧をトラッキングすることができる。さらに説明すると、図4の第3のトランジスタ408は、演算増幅器402からコモンソース電圧(Vcs)を受け取るように結合することができる。第3のトランジスタ408のゲート-ソース電圧を、コモンソース電圧(Vcs)と合計して、第3のトランジスタ408のゲートにおけるコモンモード電圧(Vcm2)を生成することができる。コモンモード電圧(Vcm2)は、コモンモード入力電圧(Vin-, Vin+)とほぼ同じとなることができる。
別の例として、図5の第3のトランジスタ508は、演算増幅器502からコモンソース電圧(Vcs)を受け取るように結合することができる。第3のトランジスタ508のゲート-ソース電圧を、コモンソース電圧(Vcs)と合計して、第3のトランジスタ508のゲートにおけるコモンモード電圧(Vcm2)を生成することができる。コモンモード電圧(Vcm2)は、コモンモード入力電圧(Vin-, Vin+)とほぼ同じとなることができる。
例示的な実施形態では、方法700は、トラッキングされたコモンモード入力電圧をオフセットして、オフセット電圧を生成するステップを含むことができる。たとえば、図4を参照すると、バイアス回路404は、第1のオフセット電圧(たとえば、第1の抵抗器(R1)にわたる電圧)をコモンモード電圧(Vcm2)に加えて、n型ウェルバイアス電圧(VNwell)を生成することができ、コモンモード電圧(Vcm2)から第2のオフセット電圧(たとえば、第2の抵抗器(R2)にわたる電圧)を「減算」して、p型ウェルバイアス電圧(VPwell)を生成することができる。別の例として、図5を参照すると、バイアス回路504は、第1のオフセット電圧(たとえば、第1の抵抗器(R1)にわたる電圧)をコモンモード電圧(Vcm2)に加えて、n型ウェルバイアス電圧(VNwell)を生成することができ、コモンモード電圧(Vcm2)から第2のオフセット電圧(たとえば、第2の抵抗器(R2)にわたる電圧)を「減算」して、p型ウェルバイアス電圧(VPwell)を生成することができる。
例示的な実施形態では、方法700は、トラッキングされたコモンモード入力電圧に基づいて、容量性帰還経路のスイッチング回路にバイアスをかけるステップを含む。たとえば、図6を参照すると、n型ウェルバイアス電圧(VNwell)を、第1の利得スイッチ306のPMOSトランジスタ602、606、610のウェルに提供して、PMOSトランジスタ602、606、610の接合漏れを減少させることができる。上に記載したように、n型ウェルバイアス電圧(VNwell)は、トラッキングされたコモンモード電圧(たとえば、コモンモード電圧(Vcm2))に基づくことができる。加えて、p型ウェルバイアス電圧(VPwell)を、第1の利得スイッチのNMOSトランジスタ604、608、612のウェルに提供して、NMOSトランジスタ604、608、612の接合漏れを減少させることができる。上に記載したように、p型ウェルバイアス電圧(VPwell)は、トラッキングされたコモンモード電圧(たとえば、コモンモード電圧(Vcm2))に基づくことができる。
図7の方法700は、トランジスタの接合漏れを減少させて、演算増幅器(たとえば、演算増幅器302〜502)のコモンモード入力におけるコモンモードシフトを減少させることができる。たとえば、接合漏れ電流を減少させることによって、実質的に、接合漏れ電流がコモンモード入力に伝搬するのを妨げることができる。結果として、演算増幅器302〜502中のトランジスタを線形領域で動作させる可能性がある、シングルエンド信号(たとえば、演算増幅器302〜502のシングルエンド出力)によって引き起こされるコモンモードシフトおよび電圧スイングの両方を、コモンモード入力が受けない可能性がある。ひいては、演算増幅器302〜502における歪みを減少させることができる。
記載された実施形態に関連して、装置は、第1の差動入力信号および第2の差動入力信号に基づくトランスミッションゲート出力信号を生成するための手段を含む。たとえば、トランスミッションゲート出力信号を生成するための手段は、図3の演算増幅器302、図3のトランスミッションゲート301、図4のトランスミッションゲート401およびその構成要素、図4の演算増幅器402およびその構成要素、図5のトランスミッションゲート501およびその構成要素、図5の演算増幅器502およびその構成要素、1つまたは複数の他のデバイス、回路、モジュール、またはそれらの任意の組合せを含むことができる。
装置は、トランスミッションゲート出力信号に基づいてバイアス電圧を生成するための手段も含む。バイアス電圧を生成するための手段は、トランスミッションゲート出力信号を生成するための手段に応答することができる。たとえば、バイアス電圧を生成するための手段は、図3のバイアス回路304およびその構成要素、図4のバイアス回路404およびその構成要素、図5のバイアス回路504およびその構成要素、1つまたは複数の他のデバイス、回路、モジュール、またはそれらの任意の組合せを含むことができる。
開示された実施形態の上の記載は、当業者が開示された実施形態を作るまたは使用することを可能にするように提供される。これらの実施形態に対する様々な変更は、当業者には容易に明らかになり、本明細書において規定された原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書において示される実施形態に限定されるものではなく、以下の特許請求の範囲によって規定される原理および新規の特徴と一致する可能な最も広い範囲を与えられるべきである。
110 ワイヤレスデバイス
120 ワイヤレス通信システム
130 基地局
132 基地局
134 放送局
140 システムコントローラ
150 通信衛星
210 主アンテナ
212 副アンテナ
220 送受信器
222 送受信器
224 アンテナインターフェース回路
226 アンテナインターフェース回路
230 受信器
230pa 受信器
230pk 受信器
230sa 受信器
230sl 受信器
240 LNA
240pa LNA
242 受信回路
242pa 受信回路
242pk 受信回路
242sa 受信回路
242sl 受信回路
250 送信器
250pa 送信器
250pk 送信器
250sa 送信器
250sl 送信器
252 送信回路
252pa 送信回路
252pk 送信回路
252sa 送信回路
252sl 送信回路
254 電力増幅器、PA
260 コーダ/デコーダ、CODEC
261 容量性プログラマブル利得増幅器
264 フィルタ
266 マイクロフォン
280 データプロセッサ/コントローラ
282 メモリ
300 システム
301 トランスミッションゲート
302 演算増幅器
304 バイアス回路
306 第1の利得スイッチ
308 第2の利得スイッチ
310 スイッチトキャパシタ回路
330 コモンモード電圧生成器
332 ウェルバイアス電圧生成器
340 スイッチング回路
401 トランスミッションゲート、TXゲート
402 演算増幅器
403 第1のトランジスタ
404 バイアス回路
405 第2のトランジスタ
406 第1の電流源
408 第3のトランジスタ
409 第2の電流源
410 第3の電流源
412 第4の電流源
452 第1の負荷
454 第2の負荷
501 トランスミッションゲート、TXゲート
502 演算増幅器
503 第1のトランジスタ
504 バイアス回路
505 第2のトランジスタ
506 第1の電流源
508 第3のトランジスタ
509 第2の電流源
510 第3の電流源
512 第4の電流源
552 第1の負荷
554 第2の負荷
602 第1のPMOSトランジスタ
604 第1のNMOSトランジスタ
606 第2のPMOSトランジスタ
608 第2のNMOSトランジスタ
610 第3のPMOSトランジスタ
612 第3のNMOSトランジスタ

Claims (20)

  1. 第1の差動入力信号および第2の差動入力信号に基づいて信号を生成するように構成される、トランスミッションゲートと、
    前記トランスミッションゲートに応答し、前記信号に基づいてバイアス電圧を出力するように構成される、バイアス回路と
    を備える、装置。
  2. 前記トランスミッションゲートが、
    前記第1の差動入力信号を受け取るように結合されるゲートを有する第1のトランジスタと、
    前記第2の差動入力信号を受け取るように結合されるゲートを有する第2のトランジスタと
    を備え、
    前記第1のトランジスタのソースが前記第2のトランジスタのソースに結合される、請求項1に記載の装置。
  3. 前記バイアス回路が、前記信号を受け取るように結合されるソースを有する第3のトランジスタを備える、請求項2に記載の装置。
  4. 前記信号が、前記第1のトランジスタの前記ソースおよび前記第2のトランジスタの前記ソースに関連するコモンソース電圧である、請求項3に記載の装置。
  5. 前記第3のトランジスタのゲートにおけるノードが、前記第3のトランジスタのゲート-ソース電圧に基づいて前記トランスミッションゲートのコモンモード電圧をトラッキングするように構成される、請求項3に記載の装置。
  6. 前記バイアス回路が前記ノードに結合される電圧レベルシフト回路をさらに備え、前記電圧レベルシフト回路が、
    前記ノードに結合される第1の端子および第1の電流源を介して供給電圧に結合される第2の端子を有する第1の抵抗器と、
    前記ノードに結合される第1の端子および第2の電流源を介して接地に結合される第2の端子を有する第2の抵抗器と
    を備える、請求項5に記載の装置。
  7. 前記電圧レベルシフト回路が、前記第2の電流源により生成される電流に基づいて前記ノードの電圧から第2のバイアス電圧を生成するように構成される、請求項6に記載の装置。
  8. 前記電圧レベルシフト回路が、前記第2のバイアス電圧をn型金属酸化物半導体(NMOS)トランジスタのウェルに提供するように構成される、請求項7に記載の装置。
  9. 前記電圧レベルシフト回路が、前記第1の電流源により生成される電流に基づいて前記ノードにおける電圧から第3のバイアス電圧を生成するように構成される、請求項6に記載の装置。
  10. 前記電圧レベルシフト回路が、前記第3のバイアス電圧をp型金属酸化物半導体(PMOS)トランジスタのウェルに提供するように構成される、請求項9に記載の装置。
  11. 少なくとも1つのトランジスタをさらに備え、前記バイアス回路が、前記バイアス電圧に基づいて前記少なくとも1つのトランジスタのウェルにバイアスをかけるように構成される、請求項1に記載の装置。
  12. 第1の差動入力信号および第2の差動入力信号に基づくトランスミッションゲート出力信号を生成するための手段と、
    前記トランスミッションゲート出力信号に基づいてバイアス電圧を生成するための手段であって、前記バイアス電圧を生成するための前記手段が、前記トランスミッションゲート出力信号を生成するための前記手段に応答する、バイアス電圧を生成するための手段と
    を備える、装置。
  13. 前記トランスミッションゲート出力信号を生成するための前記手段が、
    前記第1の差動入力信号を受け取るための手段と、
    前記第2の差動入力信号を受け取るための手段と
    を備え、
    前記第1の差動入力信号を受け取るための前記手段が、前記第2の差動入力信号を受け取るための前記手段に結合される、請求項12に記載の装置。
  14. 前記バイアス電圧を生成するための前記手段が、前記トランスミッションゲート出力信号を生成するための前記手段のコモンモード電圧をトラッキングするための手段を備える、請求項12に記載の装置。
  15. 前記トラッキングされたコモンモード電圧に基づいて第2のバイアス電圧を生成するための手段をさらに備える、請求項14に記載の装置。
  16. 前記トラッキングされたコモンモード電圧に基づいて第3のバイアス電圧を生成するための手段をさらに備える、請求項14に記載の装置。
  17. 少なくとも1つのトランジスタをさらに備え、前記バイアス電圧を生成するための前記手段が、前記バイアス電圧に基づいて前記少なくとも1つのトランジスタのウェルにバイアスをかけるように構成される、請求項12に記載の装置。
  18. トランスミッションゲートにおいて、第1の差動入力信号および第2の差動入力信号に基づいて信号を生成するステップと、
    前記トランスミッションゲートに応答するバイアス回路において、前記信号に基づいてバイアス電圧を生成するステップと
    を含む、方法。
  19. ノードにおいて、前記トランスミッションゲートのコモンモード電圧をトラッキングするステップをさらに含む、請求項18に記載の方法。
  20. 前記バイアス電圧に基づいてトランジスタのウェルにバイアスをかけるステップをさらに含む、請求項18に記載の方法。
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