CN1062101C

CN1062101C - 用于数字解调器的可降低取样率的取样器及取样方法

Info

Publication number: CN1062101C
Application number: CN98101104A
Authority: CN
Inventors: 黄克强
Original assignee: Industrial Technology Research Institute ITRI
Priority date: 1997-09-23
Filing date: 1998-03-13
Publication date: 2001-02-14
Anticipated expiration: 2018-03-13
Also published as: US5872480A; CN1212545A

Abstract

一种用于数字解调器的可降低取样率的取样器及取样方法，取样器包括降低1/2取样率取样器、多工器及控制器；降低取样率取样器，包括：低通滤波器、2选1取样器、输入及输出数据流格式器、核心处理器；取样方便，包括步骤：由控制器判断输入信号是否需降低取样率，若否，直接由最末一多工器输出信号，若是则执行以下步骤：由控制器依次取样率因数产生输出信号，并由其控制多工器的开关状态；由相应降低取样率取样器取样；由最末一多工器输出信号。

Description

用于数字解调器的可降低取样率的取样器及取样方法

本发明涉及一种数字信号处理系统，特别是一种用于数字解调器的可降低取样率的取样器及取样方法，使用这种取样器及取样方法能够重新取样90度相移信号和同相信号。

在现代卫星直角相移(Quadrature Phase Shift Key，下称：QPSK)通信技术中，数字QPSK解调器之前的模拟/数字转换器(Analog-to-DigitalConverter，下称：ADC)的取样率是固定的(一般大于60MHz)，但是QPSK的码元率的范围却很大。在单载波多通道(Multi Channel Per Carrier，下称：MCPC)系统中，码元率较高。在单载波的单通道(Single Channel Per Carrier，下称：SCPC)系统中，码元率较低。因此数字QPSK解调器中，必须能够大范围的“降低取样率”(Down sampling)，以重新对ADC送来的信号取样。

本发明的目的在于提供一种硬件结构简单的可在一半取样率下能以可变频率来重新对数据流取样的取样器，以便于运算I和Q信号。

本发明的另一目的在于提供一种适用于上述取样器的取样方法。

为达到上述目的本发明采取如下方案：

本发明用于数字解调器的可降低取样率的取样器，包括至少一个降低1/2取样率取样器，其特征在于，还包括至少二个多工器及一个降低取样率控制器，而至少一个输入信号接至各多工器的信号输入端；

所述降低1/2取样率取样器位于二个多工器之间，并依次连接；

降低取样率控制器依据降低取样率因数产生至少一个输出信号，并由降低取样率控制器的输出信号控制相应多工器，以选择多工器的开关状态；

输入信号经取样后，由最末一个多工器的信号输出端输出。

所述的可降低取样率的取样器，其特征在于，所述输入信号为单输入形式。

所述的可降低取样率的取样器，其特征在于，所述各降低1/2取样率取样器，包括：

一低通滤波器及与其连接的一个2选1取样器；2选1取样器接收低通滤波器的输出信号。

所述的可降低取样率的取样器，其特征在于，所述低通滤波器为一个半频带滤波器。

所述的可降低取样率的取样器，其特征在于，所述连接最末一个多工器的降低1/2取样率取样器的低通滤波器为一宽通带滤波器，其他降低1/2取样率取样器的低通滤波器为窄通带滤波器。

所述的可降低取样率的取样器，其特征在于，所述输入信号为单输入形式或双输入形式。

所述的可降低取样率的取样器，其特征在于，所述降低1/2取样率取样器，还包括：

一个输入数据流格式器，其接收所述多工器的输出信号并产生一串奇时-数据流与一串偶时-数据流；

一个核心处理器，用以处理所述输入数据流格式器的奇时-数据流与偶时-数据流，并输出一交错数据流；

一个输出数据流格式器，用以处理所述核心处理器的交错数据流信号，以产生输出数据流降低取样率为输入率的一半。

所述的可降低取样率的取样器，其特征在于，所述输入数据流格式器包括：

一个第一暂存器，其接收一第一输入信号，产生一输出信号；

一个第一多工器，具有接收第一暂存器的第一输入信号的一个第一输入端与接收第二输入信号的一个第二输入端，并输出一串偶时-数据流；

一个第二多工器，具有接收所述第二输入信号的第一输入端与连接第一暂存器输出的第二输入端，并产生一输出信号；及

一个第二暂存器，具有耦合于第二多工器输出端的一个输入端，并输出一串奇时-数据流。

所述的可降低取样率的取样器，其特征在于，所述核心处理器包括：

至少一个乘法器，将交错的多个偶时-格式化数据流信号，其中包含第一输入信号和第二输入信号乘上一个非零系数，以产生一串被调整大小的偶时-数据流；

至少一个第一加法器，将多个奇时-格式化数据流信号，其中包含第一输入信号和第二输入信号，与对称系数相乘后的乘积相加，产生一串滤波后的奇时-数据流；及

至少一个第二加法器，将一串经调整的偶时-数据流与一串经滤波的奇时-数据流相加，产生一串包含降低取样率第一输入信号和第二输入信号的交错数据流。

所述的可降低取样率的取样器，其特征在于，所述输出数据流格式器包括：

一个第一2选1取样器，具有接收一串交错数据流的输入端和产生降低取样率的同相信号输出端；及

一个暂存器，具有接收交错数据流的输入端；

一个第二个2选1取样器，具有一个输入端，以连接暂存器的输出端，并产生降低取样率90度的相移输出信号。

本发明的可降低取样率的取样方法，包括下列步骤：

(a)由降低取样率控制器判断至少一输入信号是否需要降低取样率，若不需要降低取样率，则直接由最末一个多工器的信号输出端输出信号，若要降低取样率则执行以下步骤；

(b)由降低取样率控制器依据降低取样率因数产生至少一个输出信号，并由降低取样率控制器的输出信号控制相应多工器，以选择多工器的开关状态；

(c)由经选择的多工器与位于多工器之间的降低1/2取样率取样器对输入信号处理取样；

(d)要降低取样率的输入信号，经取样后，由最末一个多工器的信号输出端输出信号。

所述的方法，其特征在于，所述输入信号为单输入形式。

所述的方法，其特征在于，所述输入信号为双输入形式。

所述的方法，其特征在于，所述双输入形式的输入信号为由90度相移和同相输入信号组成。所述的方法，其特征在于，所述双输入形式的输入信号为由90度相移和同相输入信号组成。

本发明的降低1/2取样率取样器中包括一个用于计算双输入双输出(TITO)降低1/2取样率的核心处理器，其工作于和降低取样率输入率R相同的速率。同相信号I和90度相移信号Q的降低取样率经由交错时序[Q″(n)，I″(n)，Q″(n+1)，I″(n+1)，…}计算产生输出信号Q″和输出信号I″。可降低取样率的取样器包括多个降低1/2取样率的取样器以相反的次序降阶串接在一起。降低取样率至(1/2)＾n可经由安排输入数据流穿越至最后一个降低取样率取样器(如图7的第一降低1/2取样率取样器25)，其耦合于后一个多工器(如图7的第一多工器25)，产生降低取样率取样器的同相信号和90度相移信号。降低1/2取样率的取样器的串接形式能提供好处，因为最后一个降低1/2取样率的取样器需要宽的传输频带，而其它取样器只需要窄的传输频带。

在第一个实施例中，本发明的取样器耦合于复数乘法器和内插器之间。在第二个实施例中，同相和90度相移信号输入经过复数乘法器，内插器和取样器。在第三个实施例中，同相和90度相移信号输入经过内插器，复数乘法器和取样器。

附图简单说明：

图1为习知卫星QPSK接收器的电路方框图。

图2为习知数字QPSK解调器的电路方框图。

图3a-b为习知使用单输入单输出的一种可降低取样率的取样器的电路方框图。

图4a为习知数字QPSK解调器的取样器第一应用例的电路方框图。

图4b为习知数字QPSK解调器的取样器第一应用例以降低取样率方式对数据流取样的示意图。

图5a为习知数字QPSK解调器的取样器第二应用例的电路方框图。

图5b为习知数字QPSK解调器的取样器第二应用例以降低取样率方式对数据流取样的示意图。

图6a为习知数字QPSK解调器的取样器第三应用例的电路方框图。

图6b为习知数字QPSK解调器的取样器第三应用例以降低取样率方式对数据流取样的示意图。

图7为本发明具有单输入单输出的可降低取样率的取样器的电路方框图。

图8为本发明具有双输入双输出的降低取样率取样器的电路方框图。

图9a-h为串接降低取样率取样器使取样率降低为1/8的示意图。

图10为本发明的双输入双输出降低1/2取样率取样器的电路方框图。

图11为1/2降低取样率取样器的输入数据流格式器的电路方框图。

图12a为核心处理器的电路方框图，将图11所示的时间延迟暂存器以Z^-1a表示；

图12b举例说明，关于图12a的核心处理器在时间t计算90度相移降低取样率输出Q”的示意图；

图12c举例说明核心处理器在时间t+1计算同相降低取样率的输出I”的示意图。

图13为降低1/2取样率取样器的输出数据流格式器的示意图。

图14A，14B为本发明实施例中多工器的电路图，14C为降低取样率控制器的电路图。

结合附图及实施例对本发明的结构特点详细说明如下：

如图1所示，其为习知卫星QPSK接收器的电路方框图，在现代卫星直角相移通信技术中，数字QPSK解调器8之前的模拟/数字转换器6的取样率是固定的(一般大于60MHz)，但是QPSK的码元率的范围却很大。在单载波多通道系统中，码元率较高。在单载波的单通道系统中，码元率较低。因此数字QPSK解调器8中，必须能够大范围地“降低取样率”(Down sampling)，以重新对ADC送来的信号取样。

图1表示习知的接收卫星信号接收器，其包括：一个数字解调器，一个能在KU射频频带(Radio Frequency，简称：RF)拾取信号的天线1，一个调配器2，其接收射频信号，将其转换成中频信号(例如，479.5MHz)后再传送给元件3和4(如混频器)，本机振荡器5连接至元件3和4再将信号送至双重模拟/数字转换器(Analog-to-Digital Converter，下称：ADC)6，转换器6由一个具有取样率fs(一般大于60MHz)的定频石英振荡器7所驱动，并传送90度相移(″Q″)信号和同相(″I″)信号至数字解调器8。

图2为习知数字解调器8的电路方框图，它从转换器(ADC)6接收同相及90℃相移信号，一个典型的内插器9具有I和Q两个信号输出入端，属于一个有限脉冲响应(Finite Impulse Response，下称：FIR)滤波器(在图上未显示出)，内插滤波器由一检查表产生时变滤波器系数，并有能储存非同步输入数据流的移位暂存器；码元计时数字振荡器10提供同步定时相位信号，内插滤波器依据此定时相位信号去读取检查表；内插器9重新取样以非同步方式输入数据流，依据滤波器系数并执行数学运算来产生同步输出信号。

半-奈奎斯(Half-Nyquist)滤波器11也有与I和Q信号相应的两个输入端，耦合于一复数乘法器12，半-奈奎斯滤波器11执行“平方根上升余弦”滤波器(图上未显示)的运算来与传输端亦为“平方根上升余弦”滤波器的频谱整型滤波器(图上未显示)匹配，半-奈奎斯滤波器11滤掉不需要的信号，包括带外杂信和由邻近通道注入的信号干扰。传统的半-奈奎斯滤波器11一般是使用有限脉冲响应FIR滤波器代替，操作于2/T的速率，亦即每个码元取样两次，其中T表示码元时段。

由半-奈奎斯滤波器11产生的解调信号最好无任何载波错误。在I和Q信号被送进半-奈奎斯滤波器11之前，耦合于其前端的复数乘法器12会更正载波错误。在解调信号由半-奈奎斯滤波器11产生之后，载波鉴别器13耦合到半-奈奎斯滤波器11来估计在解调信号中的载波错误。载波鉴别器13将估测载波的频率和相位误差，将误差送至载波回路滤波器14来控制载波数字振荡器15的振荡状态。载波数字振荡器15产生复数正弦单音：cos(△ωn+△θ)-j*sin(△ω n+△θ)，其中△ω表示载波频率错误，△θ表示载波相位错误。在计算复数(I+jQ)*(cos+jsin)时，复数乘法器12将复数的实部I信号，虚部Q信号与复数正弦单音cos(△ωn+△θ)-j*sin(△ωn+△θ)相乘，产生一个没有载波错误的乘积值。复数乘法器12，载波鉴别器13，载波回路滤波器14和载波数字振荡器15合并形成载波同步的锁相回路。

类似于载波同步，码元计时同步的锁相回路由内插器9，码元计时鉴别器16、码元计时回路滤波器17和码元计时数字振荡器10组合而成。载波同步和码元计时同步的不同处在于码元计时数字振荡器10不是产生振荡复数弦波，而是产生过渡性的定时相位信号来表示在非同步输入数据流时序中同步数据流取样的位置。

传统的FIR内插器9，其内插率一般限制为输出率大于输入率的一半。若内插器9的内插数据流输出率小于输入率的一半，带外杂信的频谱分量将会频叠进入需求的频谱范围，使内插器9无法正确内插数据。例如，若从转换器ADC6至内插器9的输入率为每秒取样60百万次，则最大输出率限制为至少每秒取样30百万次。于是在图2中的解调器8无法在码元率小于转换器ADC6的取样率1/4的情况下运作。解决内插器的一半取样率限制的传统方法，是在内插器前耦合-降低取样率的取样器(图上未显示)。该取样器的速率为2的乘幂，使内插率的范围介于1/2与1之间。

图3a为习知单输入单输出(Single Input Single Output，下称：SISO)取样器的电路方框图。降低1/2取样率的取样器18用于接收I或Q信号，数据流的输入率用符号R表示，降低输出取样率为输入取样率的一半，输出率为R/2。降低1/2取样率的取样器18再和另一个降低1/2取样率的取样器19串接，降低取样率为1/4，输出率为R/4。降低1/2取样率取样器19再和另一个降低1/2取样率的取样器20串接，降低取样率为1/8，输出率为R/8。选择器21接收选择控制信号从不降低取样率，或降低取样率为1/2，1/4，1/8当中选取一种输入来产生输出I或Q信号。一对SISO取样器可用组成双输入双输出(Two Input Two Output，下称：TITO)取样器。图3b为降低1/2取样率取样器18的等效表示，其中包含低通滤波器(Low Pass Filter，下称：LPF)22和二选一取样器23以符号↓2表示。LPF 22可用半频带滤波器来实现，其系数为时序{…，0，h(-5)，0，h(-3)，序h(-1)，h(0)，h(1)，0，h(3)，0，h(5)，0，…}其中h(-n)=h(n)，h(2 n)=0，n为非零整数。

传统的方式：多相位(polyphase)降低1/2取样率的取样器操作于输入率的一半，以R/2表示，但只能提供单输入单输出的运算。为了要同时运算输出信号I和Q，需要两个SISO多相位降低取样率的取样器，因此需要两组硬件，包括两倍的乘法器和加法器。

参考图4a和4b，其为习知数字QPSK解调器的取样器应用例的电路方框图。数字解调器8包括取样器24和多个传统设备，传统设备包括内插器9、复数乘法器12、半一奈奎斯滤波器11、载波鉴别器13、载波回路滤波器14、载波数字振荡器15、码元计时鉴别器16、码元计时回路滤波器17和码元计时数字振荡器10。在此实施例中，复数乘法器12耦合于模拟/数字转换器(ADC)6，复数乘法器12接收来自于转换器6的信号并移动其信号频谱，以避免信号被取样器24滤掉。取样器24接收数据流的取样率为fs，fs表示转换器6的取样率，其单位为取样数/秒。内插器9的输出率为2/T，表示每一码元有两个取样。图4b为依照第一个实施例以降低取样率对数据流取样的示意图。设k=2，复数乘法器12接收同相和90度相移信号的速率为fs。取样器24由复数乘法器12接收输入率为fs，产生速率为fs/4的输出至内插器9。内插器9在产生输出信号，其速率为2/T。假设最初fs设定为60MHz，fs/4为15MHz，2/T介于7.5MHz与15MHz之间。

如图5所示，其为习知数字QPSK解调器的取样器第二应用例的电路方框图。数字QPSK解调器8包括取样器24和许多传统设备，传统设备包括复数乘法器12、内插器9、半-奈奎斯滤波器11、载波鉴别器13、载波回路滤波器14、载波数字振荡器15、码元计时鉴别器16、码元计时回路滤波器17和码元计时数字振荡器10。内插器9由复数乘法器12接收输入信号，速率为fs，其中fs表示转换器6的取样率，单位为取样数/秒。取样器24由内插器9接收输入信号，速率为(2/T)2^k，同时产生输出信号，速率2/T，表示每一码元取样两次。图5b为依照第二应用例以降低取样率对数据流取样的示意图。设k=2，fs=60MHz，内插器9以60MHz的速率接收同相和90度相移信号。取样器24接收输入率为(2/T)×4MHz，产生输出率为2/T，其中7.5MHz≤2/T≤15MHz。

图6a为习知数字QPSK解调器的取样器第三应用例的电路方框图。数字解调器8包括取样器和多个传统元件，传统元件包括内插器9、复数乘法器12、半-奈奎斯滤波器11、载波鉴别器13、载波回路滤波器14、载波数字振荡器15、码元计时鉴别器16、码元计时回路滤波器17和码元计时数字振荡器10。相对于上述前两个应用实施例，此实施例有一优点，就是不以内插器9，而是以复数乘法器12耦合于转换器6，复数乘法器12接收信号输入率为(2/T)2^k。取样器24接收信号输入率为(2/T)2^k，输出率为(2/T)。图6b为习知第三应用例以降低取样率方式对数据流取样的示意图。设k=2，fs=60MHz，取样器24接收输入率为(2/T)×4而产生输出率为2/T，其中7.5MHz≤2/T≤15MHz。

图7为单输入单输出取样器的电路方框图，其多阶式硬件结构以相反的次序降阶连接。其中一降阶模组50包括一个耦合于多工器30与降低1/2取样率取样器27。第一降低1/2取样率的取样器25、第一多工器26和第二多工器28以最后降阶来产生降低取样率取样器输出同相或90度相移信号。邻次于最后降阶模组50为第二降低1/2取样率取样器27和另一第二多工器30。若有必要，可将更多降阶模组50(如第二降低1/2取样率取样器(未标示)和第二多工器(未标示)耦合于另一个第二多工器30。第一多工器26产生的输出信号表示可降低取样率取样器24的输出信号。

若要将输入信号绕过(Bypass)取样器24，则降低取样率控制器31的SEL__1信号可选择第一多工器26中的第一输入状态设定为逻辑“1”。若要将输入信号降低取样率为原来的一半，则降低取样率控制器31的SEL__2信号可将第二多工器28中的第一输入状态设定为逻辑“1”而将第一多工器26的SEL＿1信号与第一输入设定为逻辑“0”。若要降低取样率为1/4，另一第一多工器30的第一输入状态中SEL＿3信号设定为“1”，第二多工器28中SEL＿2信号与第一输入设定为“0”，第一多工器26中SEL＿1信号与第一输入设定为“0”。若要降低取样率为1/8，SEL＿4信号设定为“1”，而SEL＿3，SEL＿2，SEL＿1设定为“0”。当设定SEL＿3，SEL＿2，SEL＿1为“1”时，多工器26，28，30的第一输入共同耦合来接收降低取样率取样器24的输入信号。当SEL＿1设定为“0”时，第一多工器26的第二输入端接收来自于第一降低1/2取样率降低取样器25的信号。当SEL＿2设定为“0”时，第二多工器28的第二输入端接收来自于第一降低1/2取样率取样器27的信号。当SEL＿3设定为“0”时，另一第二多工器30的第二输入端接收来自于另一第二降低1/2取样率取样器(未标示)的信号，但系统的最后一个第二多工器可不需具有第二输入端。此项设定选择信号的方法同样适用于比1/8或更高阶的降低取样率。表一为上述信号运算和逻辑状态的摘述。

表1

输入数据流	取样率降阶	降低取样率取样器数目	输出数据流	SEL_4	SEL_3	SEL_2	SEL_1
输入数据流	取样率降阶	降低取样率取样器数目	输出数据流	SEL_4	SEL_3	SEL_2	SEL_1	R	1	0	R	X	X	X	1
R	2	1	R/2	X	X	1	0	R	1	0	R	X	X	X	1
R	2	1	R/2	X	X	1	0	R	4	2	R/4	X	1	0	0
R	8	3	R/8	1	0	0	0	R	4	2	R/4	X	1	0	0

其中X代表无关状态(X=0或X=1)

图8为双输入双输出(TITO)降低取样率取样器24的电路方框图，其多阶式硬件结构也是以相反的次序降阶连接。其中一个TITO降阶模组51包括一个第二降低1/2取样率取样器34与一个第二多工器37。如图8所示，TITO第二降低1/2取样率取样器34耦合于第二多工器35的第二输入，且第二降低1/2取样率取样器34为一窄通带降低取样率滤波器；及另一个第二多工器37耦合第二降低1/2取样率取样器34的输入端，而第二多工器37具有至少一个第一输入端耦合有输入信号(例如，图8的同相I输入或90度相移Q输入信号)，且第二多工器37于串接时可具有一个第二输入耦合另一降低1/2取样率取样器的输出。在最后TITO降阶时则由第二个多工器35、第一降低1/2取样率取样器32和第一多工器33构成，产生一对输出为降低取样率同相和90度相移的输出信号。若有必要，额外的TITO降阶模组可耦合于第二多工器35，并借由第一多工器33产生输出信号为取样器24的输出信号。

若要将那对输入信号绕过取样器24，则由降低取样率控制器31设定第一多工器33中SEL＿1信号为“1”。若要将取样率降为1/2，则将第二多工器35中SEL＿2信号设定为“1”，而将SEL＿1信号设定为“0”。若要将取样率降为1/4，则将SEL＿3信号设定为“1”，SEL＿2和SEL＿1信号设定为“0”；设定选择信号的方法同样适用于更高的降低取样率。当SEL＿3，SEL＿2和SEL＿1设定为“1”时，多工器33，35和37的第一对输入端共同耦合来接收降低取样率取样器24的输入信号。当SEL＿1设定为“0”，第一多工器33的第二对输入端由TITO第一降低1/2取样率取样器32接收信号。当SEL＿2设定为“0”，第二多工器35的第二对输入由TITO第二降低1/2取样率取样器34接收信号。当SEL＿3设定为“0”，另一个第二多工器37的第二对输入由TITO其他第二降低1/2取样取样器接收信号。设定选择信号的方法同样适用于更高的降低取样率。表1为上述信号的运算和逻辑状态。

表1也能应用于降低取样率取样器24中的TITO降低1/2取样率取样器32、34，它们的操作速率和数据流输入率R相同，为传统的多相位降低取样率取样器操作速率R/2的2倍。同相信号I和90度相移信号Q在交错时序{Q″(n)，I″(n)，Q″(n+1)，I″(n+1)，……}中，由计算产生Q″输出和I″输出信号，因此可减少计算元件如乘法器，加法器等的数量为一半。

在图9a-h中，三个1/2降低取样率取样器串接在一起，如同图7和图8所示，降低取样率为1/8。降低1/2取样率取样器25降低取样率为1/2。串接取样器25和26降低取样率为1/4。串接取样器25、26和27降低取样率为1/8。低通滤波器(LPF)38、40和42位于二选一取样器39、41和42(图9a以↓ 2表示)之前，以确保信号为有限频宽。串接低通滤器与二选一取样器同样适用于降低取样率取样器32和34。在图9a中，“w”信号以8 R速率进入降低1/2取样率取样器27，经过低通滤波器38和二选一取样器39，产生信号X，再以4R速率进入二选一取样器26，经过低通滤波器40和二选一取样器41，产生信号y，再以2R速率进入降低1/2取样率取样器25，经过低通滤波器42和二选一取样器43，产生输出信号z。图9b为进入降低取样率取样器25、26和27输入信号w的信号频谱，以8R速率取样。图9c描述降低取样率LPF__3的频率响应，并显示通带过渡区与阻带的位置，它有狭窄而宽度足够的通带来允许信号通过。狭窄的通带可产生平坦的过渡区，阻带将包含于信号w频率4R附近不需要的杂信频谱分量滤掉，避免杂信频叠进入输出信号x。图9d显示信号x的频谱，其数据流率为4R并以4R的速率重新取样。图9e为降低取样率LPF＿2的频率响应。和LPF＿3类似，LPF＿2有狭窄的通带和平坦的过渡区。LPF＿2的阻带阻止杂信频叠于2R附近频率。图9f显示降低1/2取样率取样器26的输出信号y，其数据流率为2R并以2R的速率重新取样。图9g为降低取样率LPE＿1的频率响应。LPF＿1必须有宽通带的特性，因此有陡峭的过渡区。LPF＿1的阻带防止杂信频叠于R附近频率。图9h显示降低取样率取样器27的输出信号z，其数据流率为R并以R的速率重新对所要的信号取样。在串接的降低取样率取样器中，除最后一个取样率取样器，其它低通滤波器都有狭窄的通带。狭窄通带可产生平坦的过渡区，因此需要较短的滤波器长度。最后一个降低取样率取样器，有陡峭的过渡区，因此需要较长的滤波器长度。若将最后一个低通滤波器LPF＿1的通带宽度表示为Ω＿pass＿1，则将倒数第n个低通滤波器LPFn的通带宽度表示为Ω＿pass＿n，Ω＿pass＿n等于Ω＿pass＿1/2^n-1。举例而言，若Ω＿pass＿1=2π/4弧度/取样，则Ω＿pass＿2=2π/8，Ω＿pass＿3=2π/16。Ω＿pass＿1滤波器需要较长的滤波器长度，这会增加元件成本。Ω＿pass＿2和Ω＿pass＿3滤波器需要较短的滤波器长度，可减少元件成本，因此也会减少整个设计的成本。

图10为图8所示降低取样率取样器32或34中TITO降低1/2取样率取样器的电路方框图，包括输入数据流格式器44、核心处理器45和输出数据流格式器46。输入数据流格式器44接收同相I和90度相移Q信号作为输入信号，产生一串包含I与Q信号的偶时-数据流和一包含I和Q信号的奇时-数据流。核心处理器45以交错时序计算偶时-数据流与奇时-数据流，产生输出x。输出数据流格式器46解多工数据流x产生输出I和Q信号。举例而言，假设输入数据流格式器44的I输入端接收下列数据流：I(2n)，I(2n+1)，I(2n+2)，I(2n+3)，I(2n+4)，I(2n+5)，I(2n+6)，I(2n+7)等，而Q输入端接收下列数据流：Q(2n)，Q(2n+1)，Q(2n+2)，Q(2n+3)，Q(2n+4)，Q(2n+5)，Q(2n+6)，Q(2n+7)等，产生一串偶时-数据流：Q(2n)I(2n)，Q(2n+2)I(2n+2)，Q(2n+4)I(2n+4)，Q(2n+6)I(2n+6)等和一串奇时-数据流：Q(2n+1)I(2n+1)，Q(2n+3)I(2n+3)，Q(2n+5)I(2n+5)，Q(2n+7)I(2n+7)等。回应于由输入数据流格式器44所传来的偶时-和奇时-数据流，核心处理器45随后产生x数据流，举例如下：Q″(n-3)I″(n-3)，Q″(n-2)I″(n-2)，Q″(n-1)I″(n-1)和Q″(n)I″(n)。输出数据流格式器46产生输出I″：I″(n-3)，I″(n-2)，I″(n-1)，I″(n)和输出Q″：Q″(n-3)，Q″(n-2)，Q″(n-1)，Q″(n)，其中I″(n)=h(0)^*I(2n)+∑h(k)^*{I(2n-k)+I(2n+k)}

k=1，3，5，7…Q″(n)=h(O)^*Q(2n)+∑h(k)^*{Q(2n-k)+Q(2n+k)}

k=1，3，5，7…

第一输出I″信号对应于第一输入I信号，第二输出Q″信号对应于第二输入Q信号。第一和第二输入信号的位置可以交换使Q代表第一信号而I代表第二信号。I和Q可以离散时域来看，时间频谱以t表示。偶时-和奇时-数据流的标记基于选择-时间快照。如果在时间t的数据快照(snapshot of data)，发生在{…，t-2，t，t+2，…}代表奇时-数据流，则数据流在{…，t-1，t+1，t+3，…}代表偶时-数据流。

图11，表示输入数据流格式44，其包括Z-1暂存器47，多工器48、49和Z^-1暂存器50。输入数据流格式器44产生一串包含I和Q信号的偶时-数据流和一串包含I和Q信号的奇时-数据流给核心处理器45。Z^-1暂存器47接收一串I信号：I(2n)，I(2n+1)，I(2n+2)，I(2n+3)，I(2n+4)，I(2n+5)，I(2n+6)，I(2n+7)等，产生Temp＿1[50]数据流时序：I(2n-1)，I(2n)，I(2n+1)，I(2n+2)，I(2n+3)，I(2n+4)，I(2n+5)，I(2n+6)等。Q信号包括时序Q(2n)，Q(2n+1)，Q(2n+2)，Q(2n+3)，Q(2n+4)，Q(2n+5)，Q(2n+6)，Q(2n+7)等，并由多工控制信号MUX＿SEL(此多工控制信号MUX＿SEL可由多工器自己或降低取样率控制器发出)决定由多工器48来接收。多工器49有两个输入，逻辑“0”或低态与逻辑“1”或高态，由多工控制信号MUX＿SEL所启动。当多工控制信号MUX＿SEL启动多工器48逻辑低态时，多工器48由Q信号产生偶时-数据流输出；当多工控制信号MUX＿SEL启动多工器49逻辑低态时，多工器49由Q信号产生奇时-数据流输出。多工器49产生Temp-2[51]数据流时序：I(2n-1)，Q(2n+1)，I(2n+1)，Q(2n+3)，I(2n+3)，Q(2n+5)，I(2n+5)，Q(2n+7)，I(2n+7)等。多工器48产生一串偶时-数据流：Q(2n)，I(2n)，Q(2n+2)，I(2n+2)，Q(2n+4)，I(2n+4)，Q(2n+6)，I(2n+6)等。Z^-1暂存器50产生一串奇时-数据流：Q(2n-1)，I(2n-1)，Q(2n+1)，I(2n+1)，Q(2n+3)，I(2n+3)，Q(2n+5)，I(2n+5)等。

图12a为计算I″和Q″输出核心处理器的回路示意图。码元x表示I″和Q″输出，在经过两分支相加错时序中处理。上面的偶时-相滤波器由输入数据流格式44接收偶时-数据流，其系数为{0，0，0，0，0，h(0)，0，0，0，0，0}，只有一个非零系数，可藉由一系列以Z-1表示的延迟与一个与此非零系数的乘法来计算出来。码元Z^-1代表1/R时间延迟，其中R表示降低1/2取样率取样器的输入率。下面的奇时-相滤波器由输入数据流格式器44接收奇时-数据流，其系数为{h(5)，0，h(3)，0，h(1)，0，h(1)，0，h(3)，0，h(5)}，并可继续延伸(举例而言)为{…，h(7)，0，h(5)，0，h(3)…，h(3)，0.h(5)，0，h(7)…}。下面的奇时-相滤波器包含对称系数，因此可藉由在相对于相同系数对称位置计算每一对数据流的和，乘上对应系收，再次所有乘积加起来产生滤波器输出。乘法器52乘h(0)的输出表示第一滤波器的输出。加法器53的输出表示第二滤波器的输出。乘法器52的输出和加法器53的输出经由加法器54相加之后产生输出x。

图12b为图12a的核心处理器在现时t计算90度相移降低取样率输出Q”的状态；在现时，上面分支的输入信号或偶时-数据流为Q(2n+6)。在上面分支的许多移位暂存器55、56、57、58、59和60其内容值包含下列数据流；I(2n+4)，Q(2n+4)，I(2n+2)，Q(2n+2)，I(2n)和Q(2n)。在此时，下面分支的输入，或奇时-数据流包含Q(2n+5)。在下面分支的许多移位暂存器61、62、63、64、65、66、67、68、69、70其内容值包含下列数据流：I(2n+3)，Q(2n+3)，I(2n+1)，Q(2n+1)，I(2n-1)，Q(2n-1)，I(2n-3)，Q(2n-3)，I(2N-5)和Q(2n-5)。降低1/2取样率取样器的输出以码元Q″(n)表示。

图12c为在TITO降低1/2取样率取样器中的核心处理器的电路方框图，依照图12a在下一时间单位t+1时计算输出I。在图12c中显示I和Q的数值为在t+1时间取样的例子，其中t表示在图12b中描述的时刻。在时间为t+1时，上面分支的输入，或偶时一数据流包含I(2n+6)等数据。在t+1时，下面分支的输入，或奇时-数据流，包含Q(2n+5)等数据。TITO降低取样率取样器的输出以码元I″(n)表示。

图13为输出数据流格式器46的电路方框图，产生输出数据流降低取样率为输入率的一半。输出数据流格式器46实际运作是将I和Q信号解多工，其功能类似于开关，接收输入信号x再将数据流转送至两个可能输出端其中之一。x数据流传送经过二选一取样器55，其降低取样率倍数为2，产生输出信号I″。交替地，x数据流传送经过Z^-1暂存器56与二选一取样器57，产生输出Q″。例如，若x数据流包含Q″(n-3)I″(n-3)，Q″(n-2)I″(n-2)，Q″(n-1)I″(n-1)和Q″(n)-I″(n)，则二选一取样器55产生输出I″：I″(n-3)，I″(n-2)，I″(n-1)，I″(n)而二选一取样器57产生输出Q″：Q″(n-3)，Q″(n-2)，Q″(n-1)，Q″(n)。

本发明的第一、第二降低1/2取样率取样器的电路及功能是相同的，只是两者的低通滤波器的频率相应有所不同。如图14A，14B所示，其为本发明实施例中多工器的电路图，第一及第二多工器的电路及功能是一样的，如图所示，如果选择Sel=1，则输出=输入(1)，如果选择Sel=0，输出=输入(0)Sel=2。图14C为本发明实施例中降低取样率控制器的电路图，其中降低取样率取样器的数目为(0，1，2，3)。

以上有关本发明实施例及附图说明，并非用来限定本发明保护范围。

Claims

1、一种用于数字解调器的可降低取样率的取样器，包括至少一个降低1/2取样率取样器，其特征在于，还包括至少二个多工器及一个降低取样率控制器，而至少一个输入信号接至各多工器的信号输入端；

输入信号经取样后，由最末一个多工器的信号输出端输出。

2、根据权利要求1所述的可降低取样率的取样器，其特征在于，所述输入信号为单输入形式。

3、根据权利要求1所述的可降低取样率的取样器，其特征在于，所述各降低1/2取样率取样器，包括：

4、根据权利要求3所述的可降低取样率的取样器，其特征在于，所述低通滤波器为一个半频带滤波器。

5、根据权利要求3所述的可降低取样率的取样器，其特征在于，所述连接最末一个多工器的降低1/2取样率取样器的低通滤波器为一宽通带滤波器，其他降低1/2取样率取样器的低通滤波器为窄通带滤波器。

6、根据权利要求1所述的可降低取样率的取样器，其特征在于，所述输入信号为双输入形式。

7、根据权利要求6所述的可降低取样率的取样器，其特征在于，所述降低1/2取样率取样器，还包括：

8、根据权利要求7所述的可降低取样率的取样器，其特征在于，所述输入数据流格式器包括：

9、根据权利要求7所述的可降低取样率的取样器，其特征在于，所述核心处理器包括：

至少一个第一加法器，将多个奇时一格式化数据流信号，其中包含第一输入信号和第二输入信号，与对称系数相乘后的乘积相加，产生一串滤波后的奇时-数据流；及

10、根据权利要求7所述的可降低取样率的取样器，其特征在于，所述输出数据流格式器包括：

一个暂存器，具有接收交错数据流的输入端；

11、一种适用于权利要求1～10所述取样器的可降低取样率的取样方法，其特征在于，包括下列步骤：

12、根据权利要求11所述的方法，其特征在于，所述输入信号为单输入形式。

13、根据权利要求11所述的方法，其特征在于，所述输入信号为双输入形式。

14、根据权利要求13所述的方法，其特征在于，所述双输入形式的输入信号为由90度相移和同相输入信号组成。