CN106205736A - 一种测试方法及测试设备 - Google Patents

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CN106205736A CN201610500517.6A CN201610500517A CN106205736A CN 106205736 A CN106205736 A CN 106205736A CN 201610500517 A CN201610500517 A CN 201610500517A CN 106205736 A CN106205736 A CN 106205736A
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    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits

Abstract

本发明实施例公开了一种测试方法及测试设备。所述测试设备用于测试芯片中的存储模块；所述方法包括：生成多个第一伪随机序列；将所述多个第一伪随机序列分别写入所述存储模块；读取所述存储模块中存储的多个第二伪随机序列；比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列；当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，判定所述存储模块处于异常状态。

Description

一种测试方法及测试设备
技术领域
本发明涉及测试技术，具体涉及一种测试方法及测试设备。
背景技术
随着芯片设计规模的不断增大，芯片中的存储介质的质量成为芯片的可靠性的一个重要方面。在芯片测试方案中，通过特定逻辑产生测试向量，向存储介质中写入和读出该测试向量，判断写入的测试向量和读出的测试向量是否一致，从而判定该芯片的存储介质是否满足需求。现有技术中，特定逻辑产生的测试向量通常是：全零向量、全一向量或是棋盘格向量(例如0101、或1010)；这种定制化且不随机的测试向量不能覆盖所有功能状况下的应用情况，会导致存储介质中坏区的漏检。
发明内容
为解决现有存在的技术问题，本发明实施例提供了一种测试方法及测试设备，能够提升芯片中的存储介质的检测准确率。
为达到上述目的，本发明实施例的技术方案是这样实现的：
本发明实施例提供了一种测试方法，应用与测试设备中；所述测试设备用于测试芯片中的存储模块；所述方法包括：
生成多个第一伪随机序列；
将所述多个第一伪随机序列分别写入所述存储模块；
读取所述存储模块中存储的多个第二伪随机序列；
比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列；
当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，判定所述存储模块处于异常状态。
上述方案中，所述方法还包括：当所述多个第一伪随机序列和所述多个第二伪随机序列完全匹配时，判定所述存储模块处于正常状态。
上述方案中，所述将所述多个第一伪随机序列分别写入所述存储模块，包括：将所述多个第一伪随机序列分别按照预先配置的起止位置写入所述存储模块。
上述方案中，当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，所述方法还包括：获得匹配不一致的第二伪随机序列和对应的第一伪随机序列；
获得所述第一伪随机序列的第一起止地址；
基于所述第一起止地址确定所述存储模块的异常位置。
上述方案中，所述生成多个第一伪随机序列，包括：
通过测试设备中的伪随机序列生成模块中的伪随机序列生成逻辑生成多个第一伪随机序列。
本发明实施例还提供了一种测试设备，所述测试设备包括：伪随机序列生成模块、写模块、读模块和检验模块；其中，
所述伪随机序列生成模块，用于生成多个第一伪随机序列；
所述写模块，用于将所述多个第一伪随机序列分别写入所测试芯片的存储模块；
所述读模块，用于读取所述存储模块中存储的多个第二伪随机序列；
所述检验模块，用于比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列；当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，判定所述存储模块处于异常状态。
上述方案中，所述检验模块，用于比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列；当所述多个第一伪随机序列和所述多个第二伪随机序列完全匹配时，判定所述存储模块处于正常状态。
上述方案中，所述写模块，用于将所述多个第一伪随机序列分别按照预先配置的起止位置写入所述存储模块。
上述方案中，所述检验模块，还用于比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列；当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，获得匹配不一致的第二伪随机序列和对应的第一伪随机序列；还用于获得所述第一伪随机序列的第一起止地址；基于所述第一起止地址确定所述存储模块的异常位置。
上述方案中，所述伪随机序列生成模块，用于通过预置的伪随机序列生成逻辑生成多个第一伪随机序列。
本发明实施例还提供了一种测试设备，所述测试设备包括：伪随机序列生成器、数据读取判断电路和检测电路；其中，所述伪随机序列生成器于测试芯片的存储模块的输入端连接；所述数据读取判断电路域所述存储模块的输出端相连接；所述检测电路分别与所述数据读取判断电路和所述伪随机序列生成器连接；
所述伪随机序列生成器，用于生成多个第一伪随机序列；将生成的所述多个第一伪随机序列写入所述存储模块以及发送至所述检测电路；
所述数据读取判断电路，用于判断所述存储模块是否有第二伪随机序列读出；当确定有第二伪随机序列读出时，将读出所述第二伪随机序列传输至所述检测电路；
所述检测电路，用于基于所述第二伪随机序列的起止位置识别对应的第一伪随机序列，比对所述第二伪随机序列和所述第一伪随机序列；当比对不一致时，确定所述存储模块处于异常状态。
上述方案中，所述数据读取判断电路，还用判断所述存储模块中存储的第二伪随机序列是否读取完；当判定所述存储模块中存储的第二伪随机序列读取完成后，向所述检测电路发送第一信号；
所述检测电路，用于接收到所述第一信号时，识别所述多个第二伪随机序列和对应的所述多个第一伪随机序列的比对结果；当所述多个第二伪随机序列和对应的所述多个第一伪随机序列均比对一致后，确定所述存储模块处于正常状态。
本发明实施例提供的测试方法及测试设备，所述测试设备用于测试芯片中的存储模块；所述方法包括：生成多个第一伪随机序列；将所述多个第一伪随机序列分别写入所述存储模块；读取所述存储模块中存储的多个第二伪随机序列；比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列；当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，判定所述存储模块处于异常状态。如此，采用本发明实施例的技术方案，通过生成的伪随机序列作为判断存储模块读写是否正常的数据基础，避免了现有技术中通过全零向量、全一向量或是棋盘格向量这种定制化且不随机的测试向量不能覆盖所有功能状况下的应用情况，提升了芯片中的存储模块检测的准确率，同时也降低了芯片的返修率。
附图说明
图1为本发明实施例一的测试方法的流程示意图；
图2为本发明实施例二的测试方法的流程示意图；
图3为本发明实施例三的测试方法的流程示意图；
图4为本发明实施例的测试设备的组成结构示意图；
图5为本发明实施例的测试设备的硬件组成示意图。
具体实施方式
下面结合附图及具体实施例对本发明作进一步详细的说明。
实施例一
本发明实施例提供了一种测试方法。图1为本发明实施例一的测试方法的流程示意图；如图1所示，所述方法包括：
步骤101：生成多个第一伪随机序列。
步骤102：将所述多个第一伪随机序列分别写入测试芯片中的存储模块。
步骤103：读取所述存储模块中存储的多个第二伪随机序列。
步骤104：比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列。
步骤105：当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，判定所述存储模块处于异常状态。
本发明实施例的测试方法应用于测试设备中，所述测试设备用于在芯片出厂前对芯片进行筛选，将合格芯片出厂发送至供应商进行销售，反之，不合格的则不允许出厂。所述测试设备具体可以是用户对芯片中的存储模块进行检测，以检测存储模块中是否存在坏片。
本实施例中，所述测试设备中设置有伪随机序列生成模块，通过测试设备中的伪随机序列生成模块中的伪随机序列生成逻辑生成多个第一伪随机序列。具体的，所述伪随机序列生成模块具体可以为伪随机二进制序列(PRBS，Pseudo-Random Binary Sequence)生成器，用于产生接近于功能模式下的随机数序列。在实际应用中，所述测试设备中可基于随机化程度需求选择不同的PRBS生成器，例如可以选择PRBS-7、PRBS-11、……、PRBS-23、PRBS-31等等。
本实施例中，所述测试设备将生成的多个第一伪随机序列写入测试芯片的存储模块中。具体的，所述存储模块中通常包括存储单元，每个存储单元对应一个存储地址；生成的多个第一伪随机序列可按照预先配置的存储单元的存储地址的先后顺序写入所述存储模块的存储单元中。实际应用中，伪随机序列生成模块将生成的第一伪随机序列按照存储地址的先后循序直接写入存储模块的存储单元中，直至写满所述存储模块。
另一方面，在第一伪随机序列写入存储模块的同时，或者所述多个第一伪随机序列写入所述存储模块直至写满完成后，从所述存储模块中读取伪随机序列，读取的伪随机序列记为第二伪随机序列。具体的，读取所述存储模块中的第二伪随机序列的顺序可按照第一伪随机序列的写入顺序进行读取。进一步地，读取出的第二伪随机序列与写入的第一伪随机序列按存储地址进行一一比对；当某一个存储单元写入的第一伪随机序列和读出的第二伪随机序列比对不一致时，表明所述存储单元处于异常状态。当所述多个第一伪随机序列和所述多个第二伪随机序列的比对过程中，出现任一个第一伪随机序列和其相对应的一个第二伪随机序列比对不一致时，表明所述存储模块处于异常状态。
采用本发明实施例的技术方案，通过生成的伪随机序列作为判断存储模块读写是否正常的数据基础，避免了现有技术中通过全零向量、全一向量或是棋盘格向量这种定制化且不随机的测试向量不能覆盖所有功能状况下的应用情况，提升了芯片中的存储模块检测的准确率，同时也降低了芯片的返修率。
实施例二
本发明实施例还提供了一种测试方法。图2为本发明实施例二的测试方法的流程示意图；如图2所示，所述方法包括：
步骤201：生成多个第一伪随机序列。
步骤202：将所述多个第一伪随机序列分别写入测试芯片中的存储模块。
步骤203：读取所述存储模块中存储的多个第二伪随机序列。
步骤204：比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列。
步骤205：当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，判定所述存储模块处于异常状态。
步骤206：当所述多个第一伪随机序列和所述多个第二伪随机序列完全匹配时，判定所述存储模块处于正常状态。
本发明实施例的测试方法应用于测试设备中，所述测试设备用于在芯片出厂前对芯片进行筛选，将合格芯片出厂发送至供应商进行销售，反之，不合格的则不允许出厂。所述测试设备具体可以是用户对芯片中的存储模块进行检测，以检测存储模块中是否存在坏片。
本实施例中，所述测试设备中设置有伪随机序列生成模块，通过测试设备中的伪随机序列生成模块中的伪随机序列生成逻辑生成多个第一伪随机序列。具体的，所述伪随机序列生成模块具体可以为PRBS生成器，用于产生接近于功能模式下的随机数序列。在实际应用中，所述测试设备中可基于随机化程度需求选择不同的PRBS生成器，例如可以选择PRBS-7、PRBS-11、……、PRBS-23、PRBS-31等等。
本实施例中，所述测试设备将生成的多个第一伪随机序列写入测试芯片的存储模块中。具体的，所述存储模块中通常包括存储单元，每个存储单元对应一个存储地址；生成的多个第一伪随机序列可按照预先配置的存储单元的存储地址的先后顺序写入所述存储模块的存储单元中。实际应用中，伪随机序列生成模块将生成的第一伪随机序列按照存储地址的先后循序直接写入存储模块的存储单元中，直至写满所述存储模块。
另一方面，在第一伪随机序列写入存储模块的同时，或者所述多个第一伪随机序列写入所述存储模块直至写满完成后，从所述存储模块中读取伪随机序列，读取的伪随机序列记为第二伪随机序列。具体的，读取所述存储模块中的第二伪随机序列的顺序可按照第一伪随机序列的写入顺序进行读取。进一步地，读取出的第二伪随机序列与写入的第一伪随机序列按存储地址进行一一比对；当某一个存储单元写入的第一伪随机序列和读出的第二伪随机序列比对不一致时，表明所述存储单元处于异常状态；相应的，当某一个存储单元写入的第一伪随机序列和读出的第二伪随机序列比对一致时，表明所述存储单元处于正常状态。当所述多个第一伪随机序列和所述多个第二伪随机序列的比对过程中，出现任一个第一伪随机序列和其相对应的一个第二伪随机序列比对不一致时，表明所述存储模块处于异常状态；当所述多个第一伪随机序列和所述多个第二伪随机序列的比对过程中，所有的第一伪随机序列和其相对应的第二伪随机序列比对一致时，表明所述存储模块处于正常状态。
采用本发明实施例的技术方案，通过生成的伪随机序列作为判断存储模块读写是否正常的数据基础，避免了现有技术中通过全零向量、全一向量或是棋盘格向量这种定制化且不随机的测试向量不能覆盖所有功能状况下的应用情况，提升了芯片中的存储模块检测的准确率，同时也降低了芯片的返修率。
实施例三
本发明实施例还提供了一种测试方法。图3为本发明实施例三的测试方法的流程示意图；如图3所示，所述方法包括：
步骤301：通过测试设备中的伪随机序列生成模块中的伪随机序列生成逻辑生成多个第一伪随机序列。
步骤302：将所述多个第一伪随机序列分别按照预先配置的起止位置写入测试芯片中的存储模块。
步骤303：读取所述存储模块中存储的多个第二伪随机序列。
步骤304：比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列。
步骤305：当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，判定所述存储模块处于异常状态，以及获得匹配不一致的第二伪随机序列和对应的第一伪随机序列。
步骤306：获得所述第一伪随机序列的第一起止地址，基于所述第一起止地址确定所述存储模块的异常位置。
步骤307：当所述多个第一伪随机序列和所述多个第二伪随机序列完全匹配时，判定所述存储模块处于正常状态。
本发明实施例的测试方法应用于测试设备中，所述测试设备用于在芯片出厂前对芯片进行筛选，将合格芯片出厂发送至供应商进行销售，反之，不合格的则不允许出厂。所述测试设备具体可以是用户对芯片中的存储模块进行检测，以检测存储模块中是否存在坏片。
本实施例中，所述测试设备中设置有伪随机序列生成模块，通过测试设备中的伪随机序列生成模块中的伪随机序列生成逻辑生成多个第一伪随机序列。具体的，所述伪随机序列生成模块具体可以为PRBS生成器，用于产生接近于功能模式下的随机数序列。在实际应用中，所述测试设备中可基于随机化程度需求选择不同的PRBS生成器，例如可以选择PRBS-7、PRBS-11、……、PRBS-23、PRBS-31等等。
本实施例中，所述测试设备将生成的多个第一伪随机序列写入测试芯片的存储模块中。具体的，所述存储模块中通常包括存储单元，每个存储单元对应一个存储地址；生成的多个第一伪随机序列可按照预先配置的存储单元的存储地址的先后顺序写入所述存储模块的存储单元中。实际应用中，伪随机序列生成模块将生成的第一伪随机序列按照存储地址的先后循序直接写入存储模块的存储单元中，直至写满所述存储模块。
另一方面，在第一伪随机序列写入存储模块的同时，或者所述多个第一伪随机序列写入所述存储模块直至写满完成后，从所述存储模块中读取伪随机序列，读取的伪随机序列记为第二伪随机序列。具体的，读取所述存储模块中的第二伪随机序列的顺序可按照第一伪随机序列的写入顺序进行读取。进一步地，读取出的第二伪随机序列与写入的第一伪随机序列按存储地址进行一一比对；当某一个存储单元写入的第一伪随机序列和读出的第二伪随机序列比对不一致时，表明所述存储单元处于异常状态；相应的，当某一个存储单元写入的第一伪随机序列和读出的第二伪随机序列比对一致时，表明所述存储单元处于正常状态。当所述多个第一伪随机序列和所述多个第二伪随机序列的比对过程中，出现任一个第一伪随机序列和其相对应的一个第二伪随机序列比对不一致时，表明所述存储模块处于异常状态；当所述多个第一伪随机序列和所述多个第二伪随机序列的比对过程中，所有的第一伪随机序列和其相对应的第二伪随机序列比对一致时，表明所述存储模块处于正常状态。
本实施例中，判定所述存储模块处于异常状态时，首先识别出匹配不一致的第一伪随机序列和/或第二伪随机序列；获得所述第一伪随机序列和/或所述第二伪随机序列的位置(例如第一起止地址)，确定所述位置(例如第一起止地址)处为所述存储模块的异常位置。
采用本发明实施例的技术方案，通过生成的伪随机序列作为判断存储模块读写是否正常的数据基础，避免了现有技术中通过全零向量、全一向量或是棋盘格向量这种定制化且不随机的测试向量不能覆盖所有功能状况下的应用情况，提升了芯片中的存储模块检测的准确率，同时也降低了芯片的返修率。
实施例四
本发明实施例还提供了一种测试设备。图4为本发明实施例的测试设备的组成结构示意图；如图4所示，所述测试设备包括：伪随机序列生成模块41、写模块42、读模块43和检验模块44；其中，
所述伪随机序列生成模块41，用于生成多个第一伪随机序列；
所述写模块42，用于将所述多个第一伪随机序列分别写入所测试芯片的存储模块；
所述读模块43，用于读取所述存储模块中存储的多个第二伪随机序列；
所述检验模块44，用于比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列；当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，判定所述存储模块处于异常状态。
本发明实施例的测试设备用于在芯片出厂前对芯片进行筛选，将合格芯片出厂发送至供应商进行销售，反之，不合格的则不允许出厂。所述测试设备具体可以是用户对芯片中的存储模块进行检测，以检测存储模块中是否存在坏片。
本实施例中，所述测试设备中设置有伪随机序列生成模块41，通过测试设备中的伪随机序列生成模块41中的伪随机序列生成逻辑生成多个第一伪随机序列。具体的，所述伪随机序列生成模块41具体可以为PRBS生成器，用于产生接近于功能模式下的随机数序列。在实际应用中，所述测试设备中可基于随机化程度需求选择不同的PRBS生成器，例如可以选择PRBS-7、PRBS-11、……、PRBS-23、PRBS-31等等。
本实施例中，所述伪随机序列生成模块41将生成的多个第一伪随机序列写入测试芯片的存储模块中。具体的，所述存储模块中通常包括存储单元，每个存储单元对应一个存储地址；所述伪随机序列生成模块41生成的多个第一伪随机序列可按照预先配置的存储单元的存储地址的先后顺序通过写模块42写入所述存储模块的存储单元中。实际应用中，伪随机序列生成模块41将生成的第一伪随机序列按照存储地址的先后循序直接通过写模块42写入存储模块的存储单元中，直至写满所述存储模块。
另一方面，在所述写模块42将第一伪随机序列写入存储模块的同时，或者所述多个第一伪随机序列写入所述存储模块直至写满完成后，所述读模块43从所述存储模块中读取伪随机序列，读取的伪随机序列记为第二伪随机序列。具体的，所述读模块43读取所述存储模块中的第二伪随机序列的顺序可按照第一伪随机序列的写入顺序进行读取。进一步地，所述检验模块44读取出的第二伪随机序列与写入的第一伪随机序列按存储地址进行一一比对；当某一个存储单元写入的第一伪随机序列和读出的第二伪随机序列比对不一致时，表明所述存储单元处于异常状态。当所述多个第一伪随机序列和所述多个第二伪随机序列的比对过程中，出现任一个第一伪随机序列和其相对应的一个第二伪随机序列比对不一致时，表明所述存储模块处于异常状态。
本领域技术人员应当理解，本发明实施例的测试设备中各处理单元的功能，可参照前述测试方法的相关描述而理解，本发明实施例的测试设备中各处理单元，可通过实现本发明实施例所述的功能的模拟电路而实现，也可以通过执行本发明实施例所述的功能的软件在智能终端上的运行而实现。
实施例五
本发明实施例还提供了一种测试设备，所述测试设备的组成结构可参照图4所示，所述测试设备包括：伪随机序列生成模块41、写模块42、读模块43和检验模块44；其中，
所述伪随机序列生成模块41，用于生成多个第一伪随机序列；
所述写模块42，用于将所述多个第一伪随机序列分别写入所测试芯片的存储模块；
所述读模块43，用于读取所述存储模块中存储的多个第二伪随机序列；
所述检验模块44，用于比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列；当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，判定所述存储模块处于异常状态；当所述多个第一伪随机序列和所述多个第二伪随机序列完全匹配时，判定所述存储模块处于正常状态。
本发明实施例的测试设备用于在芯片出厂前对芯片进行筛选，将合格芯片出厂发送至供应商进行销售，反之，不合格的则不允许出厂。所述测试设备具体可以是用户对芯片中的存储模块进行检测，以检测存储模块中是否存在坏片。
本实施例中，所述测试设备中设置有伪随机序列生成模块41，通过测试设备中的伪随机序列生成模块41中的伪随机序列生成逻辑生成多个第一伪随机序列。具体的，所述伪随机序列生成模块41具体可以为PRBS生成器，用于产生接近于功能模式下的随机数序列。在实际应用中，所述测试设备中可基于随机化程度需求选择不同的PRBS生成器，例如可以选择PRBS-7、PRBS-11、……、PRBS-23、PRBS-31等等。
本实施例中，所述伪随机序列生成模块41将生成的多个第一伪随机序列写入测试芯片的存储模块中。具体的，所述存储模块中通常包括存储单元，每个存储单元对应一个存储地址；所述伪随机序列生成模块41生成的多个第一伪随机序列可按照预先配置的存储单元的存储地址的先后顺序通过写模块42写入所述存储模块的存储单元中。实际应用中，伪随机序列生成模块41将生成的第一伪随机序列按照存储地址的先后循序直接通过写模块42写入存储模块的存储单元中，直至写满所述存储模块。
另一方面，在所述写模块42将第一伪随机序列写入存储模块的同时，或者所述多个第一伪随机序列写入所述存储模块直至写满完成后，所述读模块43从所述存储模块中读取伪随机序列，读取的伪随机序列记为第二伪随机序列。具体的，所述读模块43读取所述存储模块中的第二伪随机序列的顺序可按照第一伪随机序列的写入顺序进行读取。进一步地，所述检验模块44读取出的第二伪随机序列与写入的第一伪随机序列按存储地址进行一一比对；当某一个存储单元写入的第一伪随机序列和读出的第二伪随机序列比对不一致时，表明所述存储单元处于异常状态；相应的，当某一个存储单元写入的第一伪随机序列和读出的第二伪随机序列比对一致时，表明所述存储单元处于正常状态。当所述多个第一伪随机序列和所述多个第二伪随机序列的比对过程中，出现任一个第一伪随机序列和其相对应的一个第二伪随机序列比对不一致时，表明所述存储模块处于异常状态；当所述多个第一伪随机序列和所述多个第二伪随机序列的比对过程中，所有的第一伪随机序列和其相对应的第二伪随机序列比对一致时，表明所述存储模块处于正常状态。
本领域技术人员应当理解，本发明实施例的测试设备中各处理单元的功能，可参照前述测试方法的相关描述而理解，本发明实施例的测试设备中各处理单元，可通过实现本发明实施例所述的功能的模拟电路而实现，也可以通过执行本发明实施例所述的功能的软件在智能终端上的运行而实现。
实施例六
本发明实施例还提供了一种测试设备，所述测试设备的组成结构可参照图4所示，所述测试设备包括：伪随机序列生成模块41、写模块42、读模块43和检验模块44；其中，
所述伪随机序列生成模块41，用于伪随机序列生成逻辑生成多个第一伪随机序列；
所述写模块42，用于将所述多个第一伪随机序列分别按照预先配置的起止位置写入所述存储模块；
所述读模块43，用于读取所述存储模块中存储的多个第二伪随机序列；
所述检验模块44，用于比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列；当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，获得匹配不一致的第二伪随机序列和对应的第一伪随机序列；还用于获得所述第一伪随机序列的第一起止地址；基于所述第一起止地址确定所述存储模块的异常位置。
本发明实施例的测试设备用于在芯片出厂前对芯片进行筛选，将合格芯片出厂发送至供应商进行销售，反之，不合格的则不允许出厂。所述测试设备具体可以是用户对芯片中的存储模块进行检测，以检测存储模块中是否存在坏片。
本实施例中，所述测试设备中设置有伪随机序列生成模块41，通过测试设备中的伪随机序列生成模块41中的伪随机序列生成逻辑生成多个第一伪随机序列。具体的，所述伪随机序列生成模块41具体可以为PRBS生成器，用于产生接近于功能模式下的随机数序列。在实际应用中，所述测试设备中可基于随机化程度需求选择不同的PRBS生成器，例如可以选择PRBS-7、PRBS-11、……、PRBS-23、PRBS-31等等。
本实施例中，所述伪随机序列生成模块41将生成的多个第一伪随机序列写入测试芯片的存储模块中。具体的，所述存储模块中通常包括存储单元，每个存储单元对应一个存储地址；所述伪随机序列生成模块41生成的多个第一伪随机序列可按照预先配置的存储单元的存储地址的先后顺序通过写模块42写入所述存储模块的存储单元中。实际应用中，伪随机序列生成模块41将生成的第一伪随机序列按照存储地址的先后循序直接通过写模块42写入存储模块的存储单元中，直至写满所述存储模块。
另一方面，在所述写模块42将第一伪随机序列写入存储模块的同时，或者所述多个第一伪随机序列写入所述存储模块直至写满完成后，所述读模块43从所述存储模块中读取伪随机序列，读取的伪随机序列记为第二伪随机序列。具体的，所述读模块43读取所述存储模块中的第二伪随机序列的顺序可按照第一伪随机序列的写入顺序进行读取。进一步地，所述检验模块44读取出的第二伪随机序列与写入的第一伪随机序列按存储地址进行一一比对；当某一个存储单元写入的第一伪随机序列和读出的第二伪随机序列比对不一致时，表明所述存储单元处于异常状态；相应的，当某一个存储单元写入的第一伪随机序列和读出的第二伪随机序列比对一致时，表明所述存储单元处于正常状态。当所述多个第一伪随机序列和所述多个第二伪随机序列的比对过程中，出现任一个第一伪随机序列和其相对应的一个第二伪随机序列比对不一致时，表明所述存储模块处于异常状态；当所述多个第一伪随机序列和所述多个第二伪随机序列的比对过程中，所有的第一伪随机序列和其相对应的第二伪随机序列比对一致时，表明所述存储模块处于正常状态。
本实施例中，所述检验模块44判定所述存储模块处于异常状态时，还能够判定所述存储模块中出现异常的位置。具体的，所述检验模块44首先识别出匹配不一致的第一伪随机序列和/或第二伪随机序列；获得所述第一伪随机序列和/或所述第二伪随机序列的位置(例如第一起止地址)，确定所述位置(例如第一起止地址)处为所述存储模块的异常位置。
本领域技术人员应当理解，本发明实施例的测试设备中各处理单元的功能，可参照前述测试方法的相关描述而理解，本发明实施例的测试设备中各处理单元，可通过实现本发明实施例所述的功能的模拟电路而实现，也可以通过执行本发明实施例所述的功能的软件在智能终端上的运行而实现。
本发明实施例四至实施例六中，所述测试设备中的写模块42、读模块43和检验模块44，在实际应用中均可由所述测试设备中的中央处理器(CPU，Central ProcessingUnit)、数字信号处理器(DSP，Digital Signal Processor)、微控制单元(MCU，Microcontroller Unit)或可编程门阵列(FPGA，Field－Programmable Gate Array)实现；所述测试设备中的伪随机序列生成模块41，在实际应用中均可由所述测试设备中的伪随机序列生成器实现。
实施例七
本发明实施例还提供了一种测试设备。图5为本发明实施例的测试设备的硬件组成示意图；如图5所示，所述测试设备包括：PRBS生成器51、数据读取判断电路52和检测电路53；其中，所述PRBS生成器51于测试芯片的存储模块的输入端连接；所述数据读取判断电路52域所述存储模块的输出端相连接；所述检测电路53分别与所述数据读取判断电路52和所述PRBS生成器51连接；
所述PRBS生成器51，用于生成多个第一伪随机序列；将生成的所述多个第一伪随机序列写入所述存储模块以及发送至所述检测电路53；
所述数据读取判断电路52，用于判断所述存储模块是否有第二伪随机序列读出；当确定有第二伪随机序列读出时，将读出所述第二伪随机序列传输至所述检测电路53；
所述检测电路53，用于基于所述第二伪随机序列的起止位置识别对应的第一伪随机序列，比对所述第二伪随机序列和所述第一伪随机序列；当比对不一致时，确定所述存储模块处于异常状态。
进一步地，所述数据读取判断电路52，还用判断所述存储模块中存储的第二伪随机序列是否读取完；当判定所述存储模块中存储的第二伪随机序列读取完成后，向所述检测电路53发送第一信号；
所述检测电路53，用于接收到所述第一信号时，识别所述多个第二伪随机序列和对应的所述多个第一伪随机序列的比对结果；当所述多个第二伪随机序列和对应的所述多个第一伪随机序列均比对一致后，确定所述存储模块处于正常状态。
在实际应用中，所述数据读取判断电路52和所述检测电路53结构简单，易于实现，无需增加过多成本以及耗费较多人力资源。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外，在本发明各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
或者，本发明上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明实施例的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机、服务器、或者网络设备等)执行本发明各个实施例所述方法的全部或部分。而前述的存储介质包括：移动存储设备、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种测试方法，应用与测试设备中；所述测试设备用于测试芯片中的存储模块；其特征在于，所述方法包括：
生成多个第一伪随机序列；
将所述多个第一伪随机序列分别写入所述存储模块；
读取所述存储模块中存储的多个第二伪随机序列；
比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列；
当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，判定所述存储模块处于异常状态。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：当所述多个第一伪随机序列和所述多个第二伪随机序列完全匹配时，判定所述存储模块处于正常状态。
3.根据权利要求1所述的方法，其特征在于，所述将所述多个第一伪随机序列分别写入所述存储模块，包括：
将所述多个第一伪随机序列分别按照预先配置的起止位置写入所述存储模块。
4.根据权利要求3所述的方法，其特征在于，当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，所述方法还包括：获得匹配不一致的第二伪随机序列和对应的第一伪随机序列；
获得所述第一伪随机序列的第一起止地址；
基于所述第一起止地址确定所述存储模块的异常位置。
5.根据权利要求1所述的方法，其特征在于，所述生成多个第一伪随机序列，包括：
通过测试设备中的伪随机序列生成模块中的伪随机序列生成逻辑生成多个第一伪随机序列。
6.一种测试设备，其特征在于，所述测试设备包括：伪随机序列生成模块、写模块、读模块和检验模块；其中，
所述伪随机序列生成模块，用于生成多个第一伪随机序列；
所述写模块，用于将所述多个第一伪随机序列分别写入所测试芯片的存储模块；
所述读模块，用于读取所述存储模块中存储的多个第二伪随机序列；
所述检验模块，用于比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列；当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，判定所述存储模块处于异常状态。
7.根据权利要求6所述的测试设备，其特征在于，所述检验模块，用于比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列；当所述多个第一伪随机序列和所述多个第二伪随机序列完全匹配时，判定所述存储模块处于正常状态。
8.根据权利要求6所述的测试设备，其特征在于，所述写模块，用于将所述多个第一伪随机序列分别按照预先配置的起止位置写入所述存储模块。
9.根据权利要求6所述的测试设备，其特征在于，所述检验模块，还用于比对写入所述存储模块的所述多个第一伪随机序列和从所述存储模块读取的所述多个第二伪随机序列；当所述多个第一伪随机序列和所述多个第二伪随机序列不完全匹配时，获得匹配不一致的第二伪随机序列和对应的第一伪随机序列；还用于获得所述第一伪随机序列的第一起止地址；基于所述第一起止地址确定所述存储模块的异常位置。
10.根据权利要求6所述的测试设备，其特征在于，所述伪随机序列生成模块，用于通过预置的伪随机序列生成逻辑生成多个第一伪随机序列。
11.一种测试设备，其特征在于，所述测试设备包括：伪随机序列生成器、数据读取判断电路和检测电路；其中，所述伪随机序列生成器于测试芯片的存储模块的输入端连接；所述数据读取判断电路域所述存储模块的输出端相连接；所述检测电路分别与所述数据读取判断电路和所述伪随机序列生成器连接；
所述伪随机序列生成器，用于生成多个第一伪随机序列；将生成的所述多个第一伪随机序列写入所述存储模块以及发送至所述检测电路；
所述数据读取判断电路，用于判断所述存储模块是否有第二伪随机序列读出；当确定有第二伪随机序列读出时，将读出所述第二伪随机序列传输至所述检测电路；
所述检测电路，用于基于所述第二伪随机序列的起止位置识别对应的第一伪随机序列，比对所述第二伪随机序列和所述第一伪随机序列；当比对不一致时，确定所述存储模块处于异常状态。
12.根据权利要求11所述的测试设备，其特征在于，所述数据读取判断电路，还用判断所述存储模块中存储的第二伪随机序列是否读取完；当判定所述存储模块中存储的第二伪随机序列读取完成后，向所述检测电路发送第一信号；
所述检测电路，用于接收到所述第一信号时，识别所述多个第二伪随机序列和对应的所述多个第一伪随机序列的比对结果；当所述多个第二伪随机序列和对应的所述多个第一伪随机序列均比对一致后，确定所述存储模块处于正常状态。
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