CN106205691B - 感测装置 - Google Patents

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Abstract

本发明的一实施例提供一种感测装置。该感测装置包括一控制器、一电阻式记忆体感测器、一读写电路与一比较电路。读写电路用以存取该电阻式记忆体感测器。比较电路，耦接该控制器与该读写电路。该控制器通过该读写电路写入一预定资料至该电阻式记忆体感测器，在一预定状况后，该读写电路读取该电阻式记忆体感测器的一第一资料，该比较电路比较该预定资料与该第一资料并传送一比较结果给该控制器，该控制器根据该比较结果判断是否有一异常状况发生。

Description

感测装置
技术领域
本发明中所述实施例为一种感测装置，特别是一种利用电阻式记忆体的特性制成的感测装置。
背景技术
随着可携式应用产品的成长，使得非挥发性记忆体的需求有日渐增加的趋势，相变化记忆体技术由于具有速度、功率、容量、可靠度、制程整合度、以及成本等具竞争力的特性，已被视为下一世代最具有潜力的非挥发性记忆体技术。
发明内容
本发明的一实施例提供一种感测装置，用以感测一电阻式记忆体阵列，该电阻式记忆体阵列具有对应一第一逻辑电平的第一写入电压。该感测装置包括一控制器、一电阻式记忆体感测器，具有对应该第一逻辑电平的一第二写入电压、一读写电路与一比较电路与该电阻式记忆体阵列。读写电路用以存取该电阻式记忆体感测器。比较电路，耦接该控制器与该读写电路。该控制器通过该读写电路写入一预定资料至该电阻式记忆体感测器，在一预定状况后，该读写电路读取该电阻式记忆体感测器的一第一资料，该比较电路比较该预定资料与该第一资料并传送一比较结果给该控制器，该控制器根据该比较结果判断是否有一异常状况发生；其中，该第一写入电压与该第二写入电压不同。
本发明的另一实施例提供一种感测装置，该感测装置包括：一控制器、一写入电路、一第一电阻式记忆体感测器、一第二电阻式记忆体感测器、一读取电路以及一比较电路。写入电路，用以输出对应一第一逻辑电平资料的一第一写入电压与对应一第二逻辑电平资料的一第二写入电压，其中该第一写入电压小于该第二写入电压。第一电阻式记忆体感测器，储存一第一预定资料，用以感测该第一写入电压是否大于一第一预定电压。第二电阻式记忆体感测器，储存第二预定资料，用以感测该第二写入电压是否大于一第二预定电压。读取电路，用以读取该第一电阻式记忆体感测器与该第二电阻式记忆体感测器内储存的资料。在一预定状况后，该读取电路读取该第一电阻式记忆体感测器的一第一资料与该第二电阻式记忆体感测器的一第二资料，该比较电路比较该第一资料与该第一预定资料以输出一第一比较结果，比较电路比较该第二资料与该第二预定资料以输出一第二比较结果，该控制器根据该第一比较结果与该第二比较结果调整该第一写入电压与该第二写入电压的大小。
附图说明
图1为一般对相变化记忆体进行写入与读取的电流脉波示意图。
图2所示为一种相变化记忆体的SET信号示意图。
图3为一种可产生如图2的SET信号的电流产生电路示意图。
图4为一电阻式记忆体的一记忆胞的示意图。
图5为根据本发明实施例的利用电阻式记忆体制成的感测器的感测系统的示意图。
图6为根据本发明的具有电压感测机制的电阻式记忆体装置的一实施例的示意图。
图7为根据本发明的具有电压感测机制的电阻式记忆体装置的一实施例的示意图。
图8为根据本发明的一种电阻式记忆体感测器的运作方法的一实施例的流程图。
图9为根据本发明的利用电阻式记忆体制成的感测装置的一实施例的示意图。
附图符号说明：
51～控制器；
52～写入电路；
53～读取电路；
54～比较电路；
55～感应器；
61～控制器；
62～写入电路；
64～读取电路；
63～比较电路；
65～电阻式记忆体阵列；
66～第一电阻式记忆体；
67～第二电阻式记忆体；
68～第三电阻式记忆体；
71～控制器；
72～写入电路；
74～读取电路；
73～比较电路；
75～电阻式记忆体阵列；
76～第一感测器；
77～第二感测器；
91～控制器；
92～读写电路；
93～感测器；
94～比较电路。
具体实施方式
相变化记忆体的操作主要可藉由两种不同大小的电流脉波施加在相变化记忆体之上，使得相变化记忆体由于欧姆加热的效应，导致局部区域因不同的温度改变而引发相变化材料的非晶态(amorphous state)与结晶态(crystalline state)的可逆相转变，并藉由此两相变结构所呈现的不同电阻值来达到储存资料的目的。
图1为一般对相变化记忆体进行写入与读取的电流脉波示意图。当相变化记忆体进行RESET操作(例如写入逻辑电平0的资料)时，主要可施加一脉波宽度较短且脉波高度较高的重置电流IRESET，藉由此脉波的施加使得相变化记忆体局部区域的温度可高于相变化材料的熔点温度(Tm)而融化。当此融化的区域在瞬间降温时，由于没有足够的时间来进行再结晶，因此在凝固的过程中会形成非晶态，此时相变化材料可具有高阻值。另一方面，当相变化记忆体进行SET操作(例如写入逻辑电平1的资料)时，则可利用一脉波宽度较宽且脉波高度较低的设定电流ISET，藉由此脉波的施加使得相变化记忆体局部区域的温度介于相变化材料的结晶温度(Tc)与熔点温度(Tm)之间，如此经过SET操作之后的非结晶化区域则可再被结晶。如上所述，相变化记忆体的RESET操作与SET操作即如同记忆体中的写入(write)与擦拭(erase)动作，最后藉由将相变化记忆体操作在结晶态与非晶态之间的电阻差异来达到记忆的效果。当读取相变化记忆体中的资料时，则可利用一电流大小小于ISET的读取电流Iread来判断其电阻值，以得知其储存的资料。
图2所示为一种相变化记忆体的SET信号示意图。该SET信号包括一第一结晶化电流脉波ISET1与一第二结晶化电流脉波ISET2。该第一结晶化电流脉波ISET1具有一第一电流峰值IP1，且该第一电流峰值IP1的维持时间为第一维持时间t1，该第二结晶化电流脉波ISET2具有一第二电流峰值IP2，且第二电流峰值IP2的维持时间为第二维持时间t2。
SET信号可藉由两个不同电流脉波的组合来进行结晶化(SET)的操作，例如利用第一个电流峰值IP1较高且第一维持时间t1较短的脉波作用可使相变化材料先完成局部区域的结晶，接着可再利用跟随的第二个电流峰值IP2较小且第二维持时间t2较长的脉波作用来达成相变化材料的完成结晶。利用这样的结晶化操作方法可提供较稳定的可靠度(reliability)特性，且对于提升元件的均匀性分布亦有极大的助益。
图3为一种可产生如图2的SET信号的电流产生电路示意图。第一电流产生器31与第二电流产生器32分别通过一第一二极管33与一第二二极管34耦接至加法器35，用以输出如图2的SET信号。第一电流产生器31输出一第一电流脉波，其大小为IP1-IP2，第二电流产生器32输出一第二电流脉波，其大小为IP2。第一电流产生器31与第二电流产生器32根据控制信号S1与S2同时输出第一电流脉波与第二电流脉波以产生第一结晶化电流脉波ISET1并维持t1的时间，接着控制信号S1反致能(disable)第一电流产生器31，使其停止输出第一电流脉波。此时再藉由控制信号S2控制第二电流产生器32输出第二电流脉波以产生第二结晶化电流脉波ISET2并维持t2的时间。如此一来便可产生如图2的SET信号。
虽然图1至图3是以电流为例说明，但本领域的技术人员当可知道施加不同的电压亦有如图1至图3的结果。此外虽然图1至图3是以相变化记忆体说明，但是该特性同样在电阻式记忆体可以发现。
图4为一电阻式记忆体(resistive random access memory，RRAM)的一记忆胞(cell)的示意图。记忆胞40包括晶体管T1以及一可变电阻元件(例如金属-绝缘体-金属元件(metal-insulator-metal，MIM)41)。MIM元件41可通过施加一偏压，以改变该MIM元件41的电阻值。当该记忆胞40被读取时，通过位元线送出一读取电压至该MIM元件41，并根据电流值的变化来判定记忆胞所储存的资料的逻辑状态为何。然而，受限于电阻式记忆体的元件特性，不足的写入电压会造成资料无法被正确地写入，且温度过高会使得半导体的特性变化，使得储存的资料改变，造成错误。举例来说，假设电阻式记忆体的最大操作温度为200度，因此如果记忆的储存温度超过200度，则所储存的资料变可能出现错误。
正因为电阻式记忆体的元件可能因为电压、电流或是温度而造成储存的资料改变，所以本发明提出一种利用电阻式记忆体的特性以感测及记忆的感测系统/装置。
图5为根据本发明一实施例绘示一种利用电阻式记忆体制成的感测器的感测系统的示意图。该感测系统可能是电阻式记忆体模组的一部份。感测系统包括控制器51、写入电路52、读取电路53、比较电路54以及包括一电阻式记忆体的感应器55。控制器51可先通过写入电路52预先写入一预定资料至感应器55内的电阻式记忆体。在一预定情况后，控制器51通过读取电路53读取感应器55内电阻式记忆体的资料后，传送给比较电路54进行比较。如果读取的资料与预定资料相同，则表示正常，如果读取的资料与预定资料不相同，则表示有错误发生。
举例来说，电阻式记忆体模组或是使用电阻式记忆体模组的电子装置需要长途运送，且其操作温度限于或是需维持于在例如0度至100度之间，一旦温度超过这个范围(例如因运送途中，发生电力中断而使得货舱内的温度上升等情况)，电阻式记忆体模组所储存的资料可能有损坏。在本实施例中，前述操作温度仅是一例示，本领域的技术人员可知，不同元件可有不同的操作温度，因此可依不同情况调整感测系统的感测范围。因此可利用如图5的感测系统来检测是否运送过程中有发生温度异常的情况。
在另一个例子中，因为对电阻式记忆体进行写入或读取时，需要施加一足够的电压或电流才能让资料正确写入或读取。因此可利用如图5的感测系统来检测是否有电压或电流不足的异常情况并根据这异常情况进行电压或电流校正。
图6为根据本发明的具有电压感测机制的电阻式记忆体装置的一实施例的示意图。具有电压感测机制的电阻式记忆体装置包括控制器61、写入电路62、比较电路63、读取电路64、电阻式记忆体阵列65、第一电阻式记忆体66、第二电阻式记忆体67以及第三电阻式记忆体68。在本实施例中，写入电路62对电阻式记忆体阵列65与第一电阻式记忆体66写入逻辑电平0的资料所需的电压是VRESET1，对电阻式记忆体阵列65与第一电阻式记忆体66写入逻辑电平1的资料所需的电压是VSET1。写入电路62对第二电阻式记忆体67写入逻辑电平0的资料所需的电压是VRESET2，对第二电阻式记忆体67写入逻辑电平1的资料所需的电压是VSET2。写入电路62对第三电阻式记忆体68写入逻辑电平0的资料所需的电压是VRESET3，对第三电阻式记忆体68写入逻辑电平1的资料所需的电压是VSET3。在另一实施例中，写入电路62对电阻式记忆体阵列65写入逻辑电平1或0的资料所需的电压可不同于对第一电阻式记忆体66写入逻辑电平1或0的资料所需的电压。更进一步来说，写入电路62对电阻式记忆体阵列65写入逻辑电平1或0的资料所需的电压可不同于对第一电阻式记忆体66、第二电阻式记忆体67或是第三电阻式记忆体68写入逻辑电平1或0的资料所需的电压。在另一实施例中，写入电路62对电阻式记忆体阵列65写入逻辑电平1或0的资料所需的电压，可与对第一电阻式记忆体66、第二电阻式记忆体67或是第三电阻式记忆体68中的至多一个所需的电压相同。而电压之间存在下列关系
VRESET1>VSET1
VRESET1>VRESET2>VRESET3
VSET1>VSET2>VSET3
在另一实施例中，VRESET2以及VSET2和VRESET3以及VSET3也可存在如VRESET1以及VSET1一样的关系。一般来说写入电路62的输出电压都是足够写入资料的，但是偶尔也是会有电压输出不足的情况，因此通过第一电阻式记忆体66、第二电阻式记忆体67以及第三电阻式记忆体68便可以达到校正的效果。在一实施例中，写入电路62输出到第一电阻式记忆体66、第二电阻式记忆体67或第三电阻式记忆体68的电压与输出至电阻式记忆体阵列65的电压不同，且写入电路62可通过一分压电路来输出不同的电压给电阻式记忆体阵列65、第一电阻式记忆体66、第二电阻式记忆体67或第三电阻式记忆体68。利用这样的方式可以调整第一电阻式记忆体66、第二电阻式记忆体67或第三电阻式记忆体68的大小，以降低整体的布局面积。
此外，本实施例是以三个电阻式记忆体为例说明，但不以此为限，可依实际需求设置适当数量的电阻式记忆体以进行感测。此外，写入电路62可以同时写入资料给第一电阻式记忆体66、第二电阻式记忆体67以及第三电阻式记忆体68，或是依使用者自定的顺序写入资料。关于本实施例的详细运作方式请参考下列说明。
当控制器61通过写入电路62写入资料给电阻式记忆体阵列65时，控制器61可同时通过写入电路62写入预定资料给第一电阻式记忆体66、第二电阻式记忆体67以及第三电阻式记忆体68。在一实施例中，写入电路62写入给第一电阻式记忆体66、第二电阻式记忆体67以及第三电阻式记忆体68的预定资料与写入给电阻式记忆体阵列65并不相同。在一实施例中，第一电阻式记忆体66是储存1个位元资料的记忆体，第二电阻式记忆体67与第三电阻式记忆体68则可能是储存2个位元资料的记忆体。因此，写入第一电阻式记忆体66、第二电阻式记忆体67或第三电阻式记忆体68的预定资料长度都不相同，甚至是具有不同逻辑电平的资料。在另一实施例中，第一电阻式记忆体66、第二电阻式记忆体67以及第三电阻式记忆体68储存的预定资料都具有相同的逻辑电平。
第一电阻式记忆体66、第二电阻式记忆体67以及第三电阻式记忆体68内都预先储存了逻辑电平1或0的资料，控制器写入的资料可为逻辑电平0或1。在一实施例中，第一电阻式记忆体66、第二电阻式记忆体67以及第三电阻式记忆体68内的预存资料是电阻式记忆体装置在出厂时由制造商写入。在另一实施例中，在每一次对电阻式记忆体阵列65进行读取前，都会先对第一电阻式记忆体66、第二电阻式记忆体67以及第三电阻式记忆体68写入预存资料。
当对电阻式记忆体阵列65的资料写入工作完成时，控制器61通过读取电路64读取第一电阻式记忆体66、第二电阻式记忆体67以及第三电阻式记忆体68内的资料。接着通过比较电路63比较读取电路64读取的资料与一预定资料(即预先储存于电阻式记忆体的资料)，控制器61根据比较电路63的比较结果判断电阻式记忆体阵列65的资料写入动作是否有发生错误。举例来说，第一电阻式记忆体66与第二电阻式记忆体67预存的资料为1，写入的资料为0，但控制器61发现第一电阻式记忆体66内储存的资料仍为1，但第二电阻式记忆体67内储存的资料已经转变为0，控制器61就可以得知写入电路62输出的RESET电压小于VRESET1且大于VRESET2，因此可得知对电阻式记忆体阵列65进行的RESET操作可能是有错误发生，所以使用者可进一步得知操作电压可能不足或过大的情况。
在另一个例子中，第一电阻式记忆体66、第二电阻式记忆体67以及第三电阻式记忆体68预存的资料为1，写入的资料为0。控制器61发现第一电阻式记忆体66与第二电阻式记忆体67内储存的资料仍为1，但第三电阻式记忆体68内储存的资料已经转变为0，控制器61就可以得知写入电路62输出的RESET电压小于VRESET2且大于VRESET3，因此可得知对电阻式记忆体阵列65进行的RESET操作可能是有错误发生。
同样的，也可以利用其他的电阻式记忆体来判断写入电路62输出的SET电压是否正常。在另一实施例中，第一电阻式记忆体66、第二电阻式记忆体67以及第三电阻式记忆体68可以是电阻式记忆体阵列65的一部分，且只供测试使用，并不可储存使用者的资料。
图7为根据本发明的具有电压感测机制的电阻式记忆体装置的一实施例的示意图。具有电压感测机制的电阻式记忆体装置包括控制器71、写入电路72、比较电路73、读取电路74、电阻式记忆体阵列75、第一感测器76以及第二感测器77。在本实施例中，第一感测器76可用以判断写入电路72输出的RESET电压是否正确，第二感测器77可用以判断写入电路72输出的SET电压是否正确。第一感测器76与第二感测器77可由复数个电阻式记忆胞电路所组成(可参考图6的第一电阻式记忆体66、第二电阻式记忆体67以及第三电阻式记忆体68)，其中第一感测器76内的电阻式记忆胞可预先储存逻辑电平1的资料，第二感测器77内的电阻式记忆胞可预先储存逻辑电平0的资料。
当控制器71要对电阻式记忆体阵列75写入一第一资料时，可同时对第一感测器76内的电阻式记忆胞写入逻辑电平0的资料，且对第二感测器77内的电阻式记忆胞写入逻辑电平1的资料。当控制器71对电阻式记忆体阵列75的写入动作结束后，控制器71控制读取电路74读取第一感测器76以及第二感测器77内的电阻式记忆胞所储存的资料，并传送给比较电路73，用以确认第一感测器76以及第二感测器77内的电阻式记忆胞所储存的资料是否正确。如果正确，则表示该第一资料被正确地写入，如果比对结果不相同，则控制器71可以输出调整信号给写入电路72以调整输出的电压或电流。
以图6的第一电阻式记忆体66、第二电阻式记忆体67以及第三电阻式记忆体68为例说明。当控制器61得知写入电路62输出的RESET电压小于VRESET1且大于VRESET2，控制器61就可以输出调整信号，使得写入电路62输出的RESET电压大于VRESET1。藉由这样的方式，控制器61或71不仅可以得知写入动作是否正确，也可以根据比较电路的比较结果调整写入电路62或72的输出电压。
在本实施例中，第一感测器76内的电阻式记忆胞可预先储存逻辑电平1的资料，第二感测器77内的电阻式记忆胞可预先储存逻辑电平0的资料。因此控制器71控制写入电路72写入逻辑电平0的资料至第一感测器76内的电阻式记忆胞，写入逻辑电平1的资料第二感测器77内的电阻式记忆胞。如果测试正常后，第一感测器76内的电阻式记忆胞会储存逻辑电平0的资料，第二感测器77内的电阻式记忆胞会储存逻辑电平1的资料。原先第一感测器76是用以判断写入电路72输出的RESET电压是否正确，第二感测器77用以判断写入电路72输出的SET电压是否正确，但是在经过测试后，第一感测器76可变成是用以判断写入电路72输出的SET电压是否正确，第二感测器77可用以判断写入电路72输出的RESET电压是否正确。
在另一个实施例中，每一次第一感测器76与第二感测器77结束感测动作后，或是第一感测器76与第二感测器77内预先储存的资料改变后，控制器71都会通过写入电路72再次写入预先设定的资料给第一感测器76与第二感测器77内的电阻式记忆胞。
在另一个实施例中，第一感测器76与第二感测器77可以单独运作，用以检查写入电路72的输出电压是否正常。这边指的是控制器71可以单独写入第一感测器76与/或第二感测器77内的电阻式记忆胞，而不需对电阻式记忆体阵列75写入资料。
图8为根据本发明的一种电阻式记忆体感测器的运作方法的一实施例的流程图。在步骤S81中，一写入电路先写入一预定资料给电阻式记忆体感测器。接着，在步骤S82中可写入与预定资料相反的一第一资料给电阻式记忆体感测器。举例来说，预定资料为0，则第一资料为1；若预定资料为1，则第一资料为0。其中，步骤S82在部分实施例中可进行省略，例如当欲以电阻式记忆体感测器感测温度是否异常时，则可省略此步骤并进入步骤S83。
请再回到步骤S83，在步骤S83中，一读取电路读取电阻式记忆体感测器内的资料，并将读取的资料传送至一比较电路。该比较电路比较该第一资料与该读取的资料，或是比较该预定资料与该读取的资料，以产生一比较结果，并将该比较结果传送给一控制器。在步骤S84中，控制器根据该比较结果判断该第一资料是否被正确的写入。如果该第一资料与该读取的资料相同，表示第一资料是否被正确的写入。如果该第一资料与该读取的资料不同，步骤S85被执行。
在步骤S84中，控制器可判断是否有异常情况，此时控制器可判断此异常状况是属于温度异常、电压或是电流异常。在本实施例仅以这三种异常状况说明，但并非限制于此。本领域技术人员可根据电阻式记忆体的特性，针对不同的异常状况设计不同的感测器。在步骤S84中，如果控制器判断是属于电压或是电流异常，则执行步骤S85，以判断是否要进行电压或是电流的校正。如果不需校正，则本运作方法结束。一般来说，如果本发明实施例的电阻式记忆体感测器是设置在一记忆体模组内，控制器可同时判断记忆体模组内的记忆体阵列的状况判断是否要进行校正。举例来说，如果记忆体阵列内的记忆胞错误的比例大于一比例或是错误的数量大于一预定值，则不进行校正。
在步骤S86中，控制器根据比较结果产生一校正信号，用以调整写入电路输出的电压或电流值。控制器接着将校正信号传送给写入电路，在步骤S87中，写入电路根据校正信号调整写入电路输出的电压或电流值。
图9为根据本发明的利用电阻式记忆体制成的感测装置的一实施例的示意图。感测装置包括一控制器91、一读写电路92、一感测器93以及一比较电路94。感测器93可由电阻式记忆体制成，包括至少一个电阻式记忆胞。控制器91先通过读写电路92写入一第一资料至感测器93。在一预定情况后，如长途运送或是对一记忆体的写入动作后，读写电路92读取感测器93内电阻式记忆体以得到一读取资料，并将该读取资料传送给一比较电路94。比较电路94比较该第一资料与该读取资料，并将一比较结果传送给该控制器91。该控制器91根据该比较结果判断是否有异常状况发生以及是否进行进一步的动作，详细说明可参考图8的流程。其中，本领域的普通技术人员当可依不同情况根据第一资料与读取资料的比较结果，亦或根据预定资料与读取资料的比较结果，来进一步做判断。
在本实施例中，如果第一资料与读取资料不同，表示有异常状况发生。在另一实施例中，如果第一资料与读取资料相同，表示有异常状况发生。
在本说明书的实施例中，利用电阻式记忆体制成的感测器无需额外的电路就可以运作，且因为电阻式记忆体制成的感测器可与电阻式记忆体阵列一同制造，因此可更能准确地得知电阻式记忆体阵列被存取时是否有异常状况发生。再者当外在电压或温度变化时，可能导致电阻式记忆体装置内，读取或写入的电压异常，因此使得在电阻式记忆体装置在执行RESET操作或是SET操作时发生异常。因此利用本实施例的感测装置可无须额外的电路或是电源，可以同时感测及记忆温度、电压及/或电流的变化，较习知技术能减少更多额外的电路，对于电阻式记忆体装置的轻量化更有帮助。
以上所述，仅为本发明的实施例而已，当不能以此限定本发明实施的范围，即大凡依本发明申请权利要求范围及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明专利涵盖的范围内。另外本发明的任一实施例或申请专利范围不须达成本发明所揭露的全部目的或优点或特点。此外，摘要部分和标题仅是用来辅助专利文件搜寻之用，并非用来限制本发明的权利范围。

Claims (7)

1.一种感测装置，用以感测一电阻式记忆体阵列，该电阻式记忆体阵列具有对应一第一逻辑电平的第一写入电压，其特征在于，该感测装置包括：
一控制器；
一电阻式记忆体感测器，具有对应该第一逻辑电平的一第二写入电压；
一读写电路，用以存取该电阻式记忆体感测器与该电阻式记忆体阵列；
一比较电路，耦接该控制器与该读写电路，其中：
该控制器通过该读写电路写入一预定资料至该电阻式记忆体感测器，在一预定状况后，该读写电路读取该电阻式记忆体感测器的一第一资料，该比较电路比较该预定资料与该第一资料并传送一比较结果给该控制器，该控制器根据该比较结果判断是否有一异常状况发生；
其中，该第一写入电压与该第二写入电压不同。
2.如权利要求1所述的感测装置，其中该控制器根据该比较结果产生一校正信号以调整该读写电路的一写入电压或写入电流。
3.如权利要求1所述的感测装置，该读写电路更包括一读取电路与一写入电路。
4.如权利要求1所述的感测装置，其中该电阻式记忆体感测器用以感测一温度变化，当该温度变化大于一预定值，该电阻式记忆体感测器储存的资料被改变。
5.如权利要求1所述的感测装置，其中该电阻式记忆体感测器用以感测该读写电路的一输出电压，如果该输出电压没有大于一预定值，该电阻式记忆体感测器储存的资料不会被改变。
6.如权利要求1所述的感测装置，其中该电阻式记忆体感测器包含至少一电阻式记忆胞，其中该至少一电阻式记忆胞用以记忆该预定资料。
7.一种感测装置，其特征在于，包括：
一控制器；
一写入电路，用以输出对应一第一逻辑电平资料的一第一写入电压与对应一第二逻辑电平资料的一第二写入电压，其中该第一写入电压小于该第二写入电压；
一第一电阻式记忆体感测器，储存一第一预定资料，用以感测该第一写入电压是否大于一第一预定电压；
一第二电阻式记忆体感测器，储存一第二预定资料，用以感测该第二写入电压是否大于一第二预定电压；
一读取电路，用以读取该第一电阻式记忆体感测器与该第二电阻式记忆体感测器内储存的资料；以及
一比较电路，其中在一预定状况后，该读取电路读取该第一电阻式记忆体感测器的一第一资料与该第二电阻式记忆体感测器的一第二资料，该比较电路比较该第一资料与该第一预定资料以输出一第一比较结果，该比较电路比较该第二资料与该第二预定资料以输出一第二比较结果，该控制器根据该第一比较结果与该第二比较结果调整该第一写入电压与该第二写入电压的大小。
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