CN106128509A - 一种新型的碳纳米晶体管存储器的测试方法 - Google Patents

Abstract

本发明是一种碳纳米晶体管存储器的测试方法，包括步骤：1）使用跳跃测试算法对碳纳米晶体管存储器进行测试，快速定位错误段的位置，得到存储器的错误分布信息；2）对得出的错误信息，通过冗余分析结构进行冗余分析，得出可修复的芯片和不可修复的芯片；3）对可修复的芯片，对未测试的位置进行行进式测试算法检测所有存储单元，得到准确错误信息；本发明在早期就通过本发明提出的测试方法筛选出那些具有严重级联故障的CNFET‑SRAM芯片，节省后续的行进式测试成本；有效减少被测存储单元的数目，测试方法简单利于实现，配合冗余资源分析部件，可以快速的判定芯片是否可以被修复，提高检测速度，减少不必要的后续开销。

Description

一种新型的碳纳米晶体管存储器的测试方法

技术领域

本发明涉及半导体集成电路技术领域，尤其是涉及一种新型的碳纳米晶体管存储器的测试方法。

背景技术

半导体行业在摩尔定律的指导下依靠芯片制造工艺的不断进步发展了几十年。晶体管尺寸减小、芯片集成密度增大，随之芯片的性能不断提高、功耗不断降低。然而，工艺已达到物理极限，晶体管尺寸已经很难继续减小，半导体行业无法遵循摩尔定律继续提高芯片的性能。更严重的问题在于芯片功耗密度太高，有效的为芯片提供足够的能源和散热渠道都成为严峻挑战。为了延续摩尔定律，许多CMOS晶体管的替代品在实验室被发现，其中碳纳米晶体管被认为是最有潜力的替代品。

静态随机存取存储器（SRAM）是数字逻辑电路中的主要模块。比如，SRAM占到一些通用片上系统芯片（SoC）90%以上的面积；再比如，对于晶体管数量达到10亿级的通用的超标量微处理器芯片中，晶体管数量的70%是由静态随机存储器构成的。与传统CMOS的晶体管对比，碳纳米晶体管的沟道是由碳纳米管（CNT）构成，取到了传统的硅掺杂沟道，其漏电流几乎为零，沟道中传递电子的能耗极地。因此，与基于CMOS的静态随机存储器相比，基于碳纳米晶体管的静态随机存储器的静态功耗极低、电流密度极高、能效（相同性能的情况下芯片的功耗）比传统工艺的静态随机存储器高一个数量级以上，因此成为传统工艺的SRAM的理想替代品。实验数据表明，同样在16纳米工艺下，碳纳米晶体管的能效超过传统CMOS晶体管的20倍。这些显著的优势驱动了碳纳米晶体管相关领域大量的研究，其中包括针对基于碳纳米晶体管的静态随机存储器的研究。图1a是基于碳纳米晶体管的静态随机存储器的四个SRAM单元，每个单元包含6个碳纳米晶体管。碳纳米管之间互相平行排列构成了晶体管沟道。研究表明，相比于传统的基于CMOS工艺的静态随机存储器，基于CNFET的静态随机存储器最多可以获得3.5倍的能效优势。

然而，CNFET工艺距离工业化量产还有一些距离，主要因为现有的制造工艺无法准确控制碳纳米管的生长过程，碳纳米管工艺波动较大。其中有一个突出问题：金属性碳纳米管（Metallic CNT）随着半导体性碳纳米管一起生长。金属性碳纳米管具有导电性，而晶体管中需要的则是可以被控制导通与否（即晶体管开关与否）的半导体性质的碳纳米管。因此，任何被金属性碳纳米管所覆盖的碳纳米晶体管都会发生短路，使碳纳米晶体管失去正常功能。这种金属性碳纳米管引起的故障空间上的相关性。如图1b所示，存储器单元在芯片版图中整齐排布，由于每个存储单元设计相同，因此碳纳米晶体管也整齐的在芯片版图上排列。从成本和制造工艺两个方面考虑，碳纳米管沿着晶体管排布方向平行生长的情况是最完美的，而且一次成型的碳纳米管长度越长，制造成本也越低。然而，一旦制造过程中产生金属性碳纳米管，将导致大量的碳纳米晶体管失效，从静态随机访问存储器的层面上看，有大量的级联的存储器存储单元失效。

现有的一些技术可以在一定程度上缓解金属性碳纳米管对碳纳米晶体管电路的影响。最直接的方法是改进CNT制造工艺。比如，在碳纳米管制备时通过化学方法将金属性碳纳米管与普通半导体性质的碳纳米管隔离的技术。再比如，在碳纳米管制备完之后，用化学的方法选择性的刻蚀掉金属性碳纳米管而保留半导体性质的碳纳米管的技术。然而这两种方法仍然会残留不少金属性碳纳米管。器件级（Device-level）的技术主要是在碳纳米管制备完毕之后，构建特定形状的晶体管源极和漏极，覆盖到碳纳米管上，通过在源极阵列和栅极阵列之间施加极大的电流，熔断金属性碳纳米管。这种方法虽然比之前的方法效率更高，但仍然无法彻底清楚金属性碳纳米管；而且，有一定概率熔断一些正常的半导体性的碳纳米管，造成碳纳米晶体管的驱动力下降，甚至使电路产生断路故障。

除了去除金属性半导体这种方案之外，还有一种电路级的方法：通过增加冗余的碳纳米晶体管器件。这种方法首先将N个碳纳米晶体管串联成行，取代原先的单个碳纳米晶体管；串联后的碳纳米晶体管行可以保证：只要N个串联的碳纳米晶体管中任何一个不包含金属性碳纳米管，那么我们仍然可以通过控制晶体管栅极电压来控制这个碳纳米晶体管行的“开与关”状态（注意，晶体管是芯片的基本构成单元，通过其开与关状态可以表达最基本的“0”和“1”信号）。这样，碳纳米晶体管收到金属性碳纳米管的影响到导致失效的概率将减少到1/N。但串联碳纳米晶体管会导致电路驱动能力变弱，为此该方法还会将M个碳纳米晶体管行并联。这种方法可以有效的减少金属性碳纳米管对电路的影响，但其冗余成本较高，用M x N个碳纳米晶体管来代替原先的1个碳纳米晶体管。

对于基于碳纳米晶体管的静态随机存储器（CNFET-SRAM）而言，我们试图利用传统的存储器测试和修复技术来寻找一个电路级的解决方案来缓解金属性碳纳米管对存储器的影响。一个关键的技术问题是：由于碳纳米管制造的工艺波动很大，金属性碳纳米管分布在不同的芯片中的分布极不均匀（即有些芯片中金属性碳纳米管数量很多，有些却很少），我们能否通过一种低成本的测试方法来快速检测出由金属性碳纳米管造成的CNFET-SRAM中的级联故障单元，然后利用冗余资源修复它们？显然，金属性碳纳米管引发故障可以被标准行进式测试所检测出来。行进式测试由很多组包含不同测试向量的行进式单元组成。一组进行式单元是指对存储器阵列中的每一个存储单元按照一定的顺序进行进行有限次的读、写操作。读写顺序可以按照递增的地址进行，也可以按照递减地址进行。读写的内容会根据测试向量来决定（如先写入1，再读出1，如果读出的不是1，说明存储单元发生了固定为0型的故障）。目前，人们广泛使用按字（一个字由8-16个比特组成，每个存储单元存储一个比特的数据）进行测试的行进式测试算法，每次读写不再单独读一个存储单元，而是读写一个字的存储单元。

现有的通过化学和电流熔断的方法不仅无法将金属性碳纳米管去除干净，而且可能会误伤半导体性质的碳纳米管。电路级冗余的方法的芯片面积开销过大。即使应用了这些技术，CNFET-SRAM仍然会有金属性碳纳米管残留，引起大量级联的故障单元。传统的行进式测试必须检查每一个存储单元，测试开销比较大。对于包含金属性碳纳米管的存储器来说，其存储器有可能包含大量级联故障单元，用其自身的冗余资源无法完成修复。级联故障特征即一连串的存储单元都有故障。

发明内容

针对上述问题，本发明的目的在于提出有一种高效的针对CNFET-SRAM的测试方法，通过检测少数特定位置的存储单元就能判定级联的故障存储单元存在，而不需要逐个检测每个存储单元，可以大大的减少测试时间成本。

为了实现本发明的目的，提出以下技术方案：

一种碳纳米晶体管存储器的测试方法，所述测试方包括步骤：

1）使用跳跃测试算法对碳纳米晶体管存储器进行测试，快速定位错误段的位置，得到存储器的错误分布信息；

2）对得出的错误信息，通过冗余分析结构进行冗余分析，得出可修复的芯片和不可修复的芯片；

3）对可修复的芯片，对未测试的位置进行行进式测试算法检测所有存储单元，得到准确错误信息；

4）对不能修复的芯片，直接丢弃。

所述可修复的芯片是利用自身冗余资源进行修复的CNFET-SRAM芯片，所述不可修复的芯片是无法利用自身冗余资源进行修复的CNFET-SRAM芯片。

所述步骤1）使用的跳跃测试算法包括两种跳跃式测试方法，分别是递归跳跃算法和二分跳跃算法。

所述递归跳跃算法是根据每一次的测试结果动态的改变跳跃方向以及跳跃步距，直至检测出级联的存储单元故障段的两个端点，所述步距指测试算法在检测下一个存储单元时跳过的存储单元的数目，跳过的存储单元将不再检测。

所述递归跳跃算法具体包括两个阶段：

第一阶为段初始阶段，以一个初始跳跃步距沿着存储单元列对存储单元进行测试，并将测试结果记录下来；如果当前存储单元的检测结果与前一个单元的检测结果都没有故障，说明还没有检测到故障段；如果跳跃前后两个存储单元的检测结果都显示存在故障，说明已经检测到了故障段；如果跳跃前后两个存储单元的测试结果不一致，表明跳过了故障段的一个端点，这时进入下一阶段；

第二阶段为递归阶段，明确定位故障段的起始和结束两个端点，当跳跃前后两个存储单元的检测结果相同，认为还没有到达故障段端点，继续沿着相同方向跳跃，跳跃步距减少为之前的一半；反之，若跳跃前后两次对存储单元的检测结果不同，说明再次越过了故障段的端点，这次跳跃会改变跳跃的方向，跳跃步距继续减小一半；持续这个过程，直到步距达到设置一个阈值，无法将跳跃步距继续减少为止，则退出递归阶段，再次进入初始阶段。

当所述测试方法是每次对一个字的存储单元进行读写测试，多个故障段出现在同一个字内，而且错误处在不同的列中时，所述递归跳跃测试算法产生分支，产生不同的测试序列，其中一个测试序列负责测试某一列，，最终各分支在测试中合并。

所述二分跳跃算法是迭代地将每两跳之间的存储单元段划分成两个子段，然后在下一轮迭代测试时候测试每个子段的中间存储单元，并在该迭代过程中持续划分生成的子段，直到子段的长度达到一个阈值；没有检测到故障单元的子段会将其标记为无错并存储起来，当发现某个子段两端的存储单元有故障时，预测这个子段属于某个故障段，后续就不再对这个子段进行测试和进一步的划分，把这个子段中所有的存储单元标记为故障。

所述子段的长度达到的一个阈值是由算法设置的一个步距阀值，这个阀值确定算法应该在什么时候选择子段的划分，并且使用这个阈值确定如何进行预测。

本发明的效果：

1）在早期就通过本发明提出的测试方法筛选出那些具有严重级联故障的CNFET-SRAM芯片，判定其无法通过冗余资源进行修复，我们就可以丢弃这些芯片，避免使用行进式测试，节省后续的行进式测试成本；

2）可以有效减少被测存储单元的数目，一旦通过少数几个位置的故障存储判定出级联故障存储单元之后，那些级联故障存储单元就不用再进行后续的传统的行进式测试。

3）跳跃测试方法简单利于实现，配合冗余资源分析部件，可以快速的判定芯片是否可以被修复，提高检测速度，减少不必要的后续开销。

4）本发明不仅仅针对CNFET-SRAM，对于具有特殊错误级联模式的电路，本发明的测试电路依然可以使用。

附图说明

图1a是基于碳纳米晶体管的静态随机存储器的四个SRAM单元；

图1b显示存储器单元在芯片版图中整齐排布；

图2是本发明跳跃测试方法示意图；

图3是碳纳米晶体管存储器测试的流程图；

图4是SRAM中的CNT；

图5是跳跃测试算法的流程图；

图6是递归跳跃测试算法的实例；

图7是二分测试方法流程图；

图8a和图8b是错误出现在同一个字内的二分测试样实例；

图8c是错误出现在多个字内的二分测试样实例。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例并配合附图，对本发明进一步详细说明。

本专利提出一种新的测试流程方法，测试的基本思想如图2所示，对碳纳米晶体管存储器进行测试（使用跳跃测试算法），得到存储器的错误分布信息；对得出的错误信息进行冗余分析，得出可以修复的芯片和不可修复的芯片。对可以修复的芯片，对未测试的位置进行MARCH测试，得到准确错误信息。对不能修复的芯片，直接丢弃节省后续测试的费用。详细的流程如图3所示。

本发明涉及一种针对CNFET-SRAM故障的自建检测结构，包含两种新型的检测算法。为与传统的行进式测试算法区分，我们命名为跳跃式测试。跳跃式测试算法巧妙的利用了CNFET-SRAM中独特的级联故障单元，跳跃性的判断级联故障的存在，而非采用传统的行进式测试算法那样逐个检查所有单元，极大的降低了测试成本。由于金属性碳纳米管的生长形态多变，可能与存储单元列（以下简称列）平行，也可能发生位置偏移，这导致了金属性碳纳米管所引发的级联故障单元的排布也变得复杂。本发明提出的跳跃式测试算法会快速准备的定位出级联故障出现的起始结束故障单元的位置，级联故障的长度和位置分布等信息。这些信息经过一个修复分析结构可以快速地判断出该CNFET-SRAM是否可以被芯片自带的冗余资源所修复。如果可以被修复，那么行进式测试算法会被调用，对那些跳跃式测试排查之外的存储单元进行彻底测试，检测金属性碳纳米管以外的其他制造缺陷引发的存储单元故障；如果不可以被修复，被测CNFET-SRAM芯片就不需要进行后续的行进式测试。这两种结果都可以减少测试开销。

下面结合附图，对本发明技术方案的各个组成部分进行详细阐述，并描述了测试算法。

1）一种针对CNFET-SRAM的跳跃测试内建自检结构，包括：

针对CNFET-SRAM的跳跃测试内建自检结构，包含冗余分析模块

包含两个跳跃测试算法，用来降低测试开销；

建立完整的针对CNFET-SRAM的错误模型。

2）一种针对CNFET-SRAM的测试内建自检结构，针对CNFET-SRAM中特殊的模式的级联错误，设计测试内建自检结构。

3）一种针对CNFET-SRAM的测试内建自检结构，针对CNFET-SRAM中特殊的模式的级联错误的检测结果，设计冗余分析部件。

4）所述的跳跃测试算法包括：

（1）递归跳跃式测试算法：基本原理是根据每一次的测试结果动态的改变跳跃方向以及跳跃步距（步距指测试算法在检测下一个存储单元时跳过的存储单元的数目，跳过的存储单元将不再检测），直至我们检测出级联的存储单元故障段（以下简称故障段）的两个端点。该算法包括两个阶段。第一阶段，即初始阶段，我们以一个初始跳跃步距沿着存储单元列对存储单元进行测试，并将测试结果记录下来。这个阶段的任务是检测到故障段。如果当前存储单元的检测结果与前一个单元的检测结果都没有故障，说明我们还没有检测到故障段；如果跳跃前后两个存储单元的检测结果都显示存在故障，说明我们已经检测到了故障段。如果跳跃前后两个存储单元的测试结果不一致，表明我们跳过了故障段的一个端点，这时我们会进入第二阶段，即递归阶段。在递归阶段，跳跃式测试要明确定位故障段的起始和结束两个端点。同样的，当跳跃前后两个存储单元的检测结果相同，认为我们还没有到达故障段端点，我们会继续沿着相同方向跳跃，但跳跃步距减少为之前的一半；反之，若跳跃前后两次对存储单元的检测结果不同，说明我们再次越过了故障段的端点（从反方向），这次跳跃会改变跳跃的方向，跳跃步距继续减小一半。我们将持续这个过程直到无法将跳跃步距继续减少为止（人为设置一个阈值，阈值为1时，就和行进式测试一样了）。这时测试算法肯定找到了故障段的端点。因此我们退出递归阶段，再次进入初始阶段。递归跳跃测试算法流程图如图5所示。

下面用一个例子（如图6所示）介绍一下这个算法的流程。第一阶段，即初始阶段，算法会初始化一个初始跳跃步距，并且沿着随机存储器的存储单元列存储单元进行测试，测试结果存储起来作为后续跳跃式测试采用不同的跳跃策略（决定跳跃方向和跳跃步距）的依据，（例如图6a中的跳跃测试第1跳和跳跃测试第2跳。算法的第一个阶段的目标是确定出检测到的故障段。在检测过程中，如果当前被检测存储单元的结果与上一个被检测单元的检测结果不相同，比如一个有故障而另一个没有故障，表明算法没有找到故障段的另一个端点，算法会根据此结果进入到第二个阶段，称为递归阶段。在递归跳跃阶段算法会先改变跳跃检测的方向，但是算法的步距会变成初始步距的一半，如图6a的第3跳，步距已经变成初始化步距的一半。在测试中算法发现，第3步跳跃测试的结果与前一跳的存储的结果不相同。算法会继续选择相反方向进行跳跃，同时跳跃测试的步距再一次减半，如图6a的第4步跳跃。算法的这个递归跳跃过程持续下去，算法会在步距达到阈值的时候选择终止，如图6a的第5跳，此时算法的步距已经为1（达到阈值）。这时算法已经找到了故障段的端点。因此会选择退出递归阶段，再次进入初始阶段。

接下来算法会重新初始化跳跃步距并开始新一轮的测试，此时算法发现被测试的字内含有一个比特位的错误。这个结果表示算法所测试的字仍然在未知的故障段内。继续按照这种方式进行跳跃测试，一直到算法的跳跃步骤中跳出了故障段（如图6a的第7跳）。算法会选择再次进入递归阶段，目的是为了准确的确定出故障段的这一个端点。相反，在测试算法的递归阶段，这一次跳跃的测试的结果和上一次的测试存储的标记相同，说明算法没有找到故障段准确的端点。这次测试继续按照原来测试的方向，同时将测试的步距减少到原来的一半。例如图6b中的第2跳和第3跳同时定位到了故障单元，在第4跳的时候错过了故障段的一个端点。

还有一些复杂的情况，当前大多数存储器算法是进行面向字（Word Oriented，即每次对一个字的存储单元而非一个比特的存储单元进行读写测试）的测试，可能会有多个故障段会出现在同一个字内，而且错误处在不同的列中。当各个故障段的端点位于不同存储单元行时，检测会变得更加复杂。例如在图6b中，同一个字内有两个存储单元列包含故障段。明显的，在递归阶段的第3跳中，第一列中存在两个故障存储单元（104和108单元）。如何选择下一跳的方向是一个很关键的问题。本发明提出的递归跳跃式测试算法在这里会产生一个分支，同时存在两个不同的测试序列。其中一个测试序列负责测试第一列，也就是接下来的测试3’和4’以及测试5’，另一个测试序列为测试3，4和5。最终两个分支在测试6中合并。

（2）二分测试算法：算法的基本原理是利用二分思想迭代地将每两跳之间的存储单元段划分成两个子段，然后在下一轮迭代测试时候测试每个子段的中间存储单元，并在接下来的迭代过程中持续划分生成的子段，直到子段的长度达到一个合理的阈值。当发现某个子段两端的存储单元有故障时，我们会预测这个子段属于某个故障段，后续就不再对这个子段进行测试和进一步的划分，以此来减小跳跃次数（即测试成本）。阀值表示我们应何时应该停止子段的划分。当某个子段的长度为这个阈值时，我们可以不用再找寻故障段端点的精确位置，而是采用一种激进的策略：只要这个子段包含故障段的端点，我们就把这个子段中所有的存储单元标记为故障。这么做的原因如下。如果这一存储单元列包含了故障段，那我们必须要耗费一个冗余存储单元列来替换这一列，完成修复。这个被标记的子段肯定也会被替换，不需要找出精确的故障段端点。另外，子段的阀值越大，表示上述激进的标记策略开始的越早。换句话说，我们通过牺牲一些功能良好的比特来节省一定的测试开销。算法流程图如图7所示。

下面用一个例子（如图8所示）介绍一下这个算法的流程。算法在第一轮迭代在（20，1）位置处检测，并将检测结果标记为故障保存下来。算法根据结果将在第0行和第20行的中间位置将段划分为两个等长的子段，在接下来的循环迭代检测中，将对第10行进行检测。由结果可知，在第二次检测的时候，算法由于没有检测到故障单元，会将其标记为无错并存储起来。继续进行第三轮的迭代测试，算法在位置（14,1）检测到错误单元，结合之前的结果表明在（20,1）和（14,1）之间可能存在着关联的存储单元列，算法会选择将行14-20的第一列的比特标记为故障段。为了大概找到故障段的端点，算法会继续进行下一轮的迭代，算法在这轮迭代中将不再对第18行进行检测，因此算法将节省这次测试的开销。同时算法也没有在（12,1）位置处检测到故障。这一次算法并没有选择继续迭代检测下去，而是选择使用一定的预测将段中间比特位标记为非故障段。

标记的过程基于位置（12,1）的检测结果进行预测。例如，我们可以直接将（12,1）和（14,1）之间的比特标记为故障，但是位置（12,1）和位置（10,1）之间的比特并没有检测到故障。同时，如果当子段被划分为细粒度时候，我们将会将子段内的整列均标记为故障而不再划分下去。如图8b，在第1-3轮迭代中我们相继将行20,10-19以及4-9标记为故障。在第4轮迭代中，我们在位置（2,32）处发现了一个故障并将第32列位于行0到4之间的比特标记为错误。这一激进策略虽然错误地将一些良好的比特标记为故障，却可以在保证所有关联的故障可以被覆盖到的同时降低测试成本。

算法会设置一个步距阀值，这个值确定算法应该在什么时候选择子段的划分，并且使用这个阈值确定如何进行预测。很明显的当步距阀值越大的时候，这表示算法终止检测的越早。换句话说，算法是通过牺牲一部分检测的准确率用来节省一定的开销。

如图8c中的例子，多个比特位中含有金属性CNT在一个字中，这个二分跳跃检测算法可以节省更多的测试开销。由图中的例子可以得出，一个字中有三列包含故障段，在迭代测试的时候可以检测到多个错误位。对于上面的递归跳跃测试算法，至少需要3次子递归跳跃才能判断。然而使用二分跳跃测试算法可以通过预测机制更好地处理这种情况。在算法的第一轮检测中，我们在一个字中找到了三个故障存储单元列；然而在算法的第二轮测试中，故障单元只剩余1列。因此算法会将位置（4,10）和（4,20）之间的比特标记为故障。在第三轮迭代中，检测到位置（1,14），（4,4），（4,6）存在故障。并将第4列、第6列位于第0行和第10之间的比特标记为故障，第1列位于第10和第20行之间的比特标记为故障。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步的详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种碳纳米晶体管存储器的测试方法，其特征在于所述测试方包括步骤：

1）使用跳跃测试算法对碳纳米晶体管存储器进行测试，快速定位错误段的位置，得到存储器的错误分布信息；

2）对得出的错误信息，通过冗余分析结构进行冗余分析，得出可修复的芯片和不可修复的芯片；

3）对可修复的芯片，对未测试的位置进行行进式测试算法检测所有存储单元，得到准确错误信息；

4）对不能修复的芯片，直接丢弃。

2.根据权利要求1所述的碳纳米晶体管存储器的测试方法，其特征在于，所述可修复的芯片是利用自身冗余资源进行修复的CNFET-SRAM芯片，所述不可修复的芯片是无法利用自身冗余资源进行修复的CNFET-SRAM芯片。

3.根据权利要求1或2所述的碳纳米晶体管存储器的测试方法，其特征在于，所述步骤1）使用的跳跃测试算法包括两种跳跃式测试方法，分别是递归跳跃算法和二分跳跃算法。

4.根据权利要求3所述的碳纳米晶体管存储器的测试方法，其特征在于，所述递归跳跃算法是根据每一次的测试结果动态的改变跳跃方向以及跳跃步距，直至检测出级联的存储单元故障段的两个端点，所述步距指测试算法在检测下一个存储单元时跳过的存储单元的数目，跳过的存储单元将不再检测。

5.根据权利要求4所述的碳纳米晶体管存储器的测试方法，其特征在于，所述递归跳跃算法具体包括两个阶段：

第一阶为段初始阶段，以一个初始跳跃步距沿着存储单元列对存储单元进行测试，并将测试结果记录下来；如果当前存储单元的检测结果与前一个单元的检测结果都没有故障，说明还没有检测到故障段；如果跳跃前后两个存储单元的检测结果都显示存在故障，说明已经检测到了故障段；如果跳跃前后两个存储单元的测试结果不一致，表明跳过了故障段的一个端点，这时进入下一阶段；

第二阶段为递归阶段，明确定位故障段的起始和结束两个端点，当跳跃前后两个存储单元的检测结果相同，认为还没有到达故障段端点，继续沿着相同方向跳跃，跳跃步距减少为之前的一半；反之，若跳跃前后两次对存储单元的检测结果不同，说明再次越过了故障段的端点，这次跳跃会改变跳跃的方向，跳跃步距继续减小一半；持续这个过程，直到步距达到设置一个阈值，无法将跳跃步距继续减少为止，则退出递归阶段，再次进入初始阶段。

6.根据权利要求5所述的碳纳米晶体管存储器的测试方法，其特征在于，当所述测试方法是每次对一个字的存储单元进行读写测试，多个故障段出现在同一个字内，而且错误处在不同的列中时，所述递归跳跃测试算法产生分支，产生不同的测试序列，其中一个测试序列负责测试某一列，，最终各分支在测试中合并。

7.根据权利要求3所述的碳纳米晶体管存储器的测试方法，其特征在于，所述二分跳跃算法是迭代地将每两跳之间的存储单元段划分成两个子段，然后在下一轮迭代测试时候测试每个子段的中间存储单元，并在该迭代过程中持续划分生成的子段，直到子段的长度达到一个阈值；没有检测到故障单元的子段会将其标记为无错并存储起来，当发现某个子段两端的存储单元有故障时，预测这个子段属于某个故障段，后续就不再对这个子段进行测试和进一步的划分，把这个子段中所有的存储单元标记为故障。

8.根据权利要求7所述的碳纳米晶体管存储器的测试方法，其特征在于，所述子段的长度达到的一个阈值是由算法设置的一个步距阀值，这个阀值确定算法应该在什么时候选择子段的划分，并且使用这个阈值确定如何进行预测。

9.根据权利要求8所述的碳纳米晶体管存储器的测试方法，其特征在于，算法会需要设置一个步距阈值，步距阈值是根据碳纳米晶体管存储器的性质决定的；步距阈值会改变检测算法的流程，影响检测算法的性能；阈值设置越小，算法测试步骤越多，检测结果越精确，算法的开销越大。