CN1060897C - 一种用于提高计时精度的计数电路 - Google Patents

Abstract

本发明公开了一种用以提高计时精度的计数电路，该电路用一个由多个1位计数器、一个多位计数器和一个编码逻辑组成的多路并行计数电路，对一多相时钟脉冲系计数，使计时精度大幅度地提高。该并行计数电路有电路简单，易于集成的优点，可以应用到各种时间测量电路中。在含有使用计数器对时基计数的模数转换电路中使用该电路，可以大幅度地提高模数转换的速度或模数转换的分辨率。

Description

一种用于提高计时精度的计数电路

本发明涉及一种使用时钟脉冲发生器和计数器构成的计时电路的技术。

使用计数器对时钟脉冲进行计数的计时电路用途极为广泛。用于时间测量的各种电子仪器，如电子钟、表，频率计(或称通用计数器)等，都含有使用计数器对时钟脉冲进行计数的计时电路。提高计时电路的计时精度，即可提高时间测量的分辨率。各种电压-时间转换型的模数转换电路，某些电压-频率转换型，电荷平衡型、量子化反馈型，以及各种脉冲宽度调制型的模数转换电路，同样含有使用计数器对时钟脉冲进行计数的计时电路。如果能够提高上述模数转换电路中计时电路的计时精度，则可以有效地提高模数转换的分辨率或者转换的速度。

当前，提高计时精度的方法是加快时钟脉冲的频率和提高计数器的计数速度。然而，高速器件的使用，既要对制造工艺提出较高的要求，增加电路的成本，器件本身又要消耗较高的电能。

目前，除了使用提高时钟脉冲频率和计数器计数速度的方法来提高计时精度外，还没有发现用以提高计时精度的其它方法或电路。

本发明的目的是提供一种不需要高频时钟和高速计数器即能提高计时精度的电路。

为了达到上述目的，本发明使用一个多路并行计数电路对一个多相时钟脉冲系进行计数，其中多路并行计数电路主要由多个1位计数器、一个多位计数器，以及一个编码逻辑电路组成。

该电路的优点：1．可以使用较低频率的时钟和较低速度的计数电路实现较高精度的计时；2．由于多个一位计数器的使用，减少了门电路的数目，因而电路简单，易于集成。

图1为多路并行计数电路的原理框图；

图2，图3分别为图1中编码逻辑部分的真值表和图1的时序图；

图4为带有对计时触发引入误差修正的4路并行6位二进制计数电路图；

图5、图6为两个用来获得图4中修正值的时序图；

图7、图8分别为图5、图6的真值表；

图9为使用4路并行计数的6位脉宽调制型模数转换电路图；

图10、图11分别为图9中编码逻辑部分的真值表和图9的时序图。

下面结合附图作进一步的说明。在说明中所使用的M、m和n均为大于1的正整数，r为正整数。

图1为多路并行计数电路原理框图。图中虚线框内为一个把单相时钟转换为M相时钟的电路，可以使用多个单稳态电路、电磁延时线或其它电路现这一转换。如果系统中已具备多相时钟，该部分电路可以简化或取消。

该图其它部分给出一个M路m+n位二进制并行计数电路，此处，m+n为该计数电路输出计数结果的位数：m个低位，n个高位，并且要求M=2^m。该并行计数电路由M-1个1位计数器、1个n位计数器和一个编码逻辑组成，对M相时钟并行计数。

图中，GT为计时允许信号，该信号作为并行计数电路的计数允许脉冲GN；Φ1，Φ2，…Φ_M为M相时钟脉冲系列；D0，D1，D2，…，Dm-1，Dm，Dm+1，…，Dm+n-1为并行计数电路的数据输出；第1，2，…，M-1个1位计数器的数据输出以及n位计数器数据输出的最低位分别标明为A₁，A₂，…，A_M-1，A_M(A_M与D_m相同)。

观察使用M个n位计数器对M相时钟脉冲系并行计数，可得出这样一个结论：多路并行计数电路输出的高n位与最后一个n位计数器的n位输出相同，多路并行计数电路输出的低m位仅与M个n位计数器的最低位输出有关。因而，前M-1个n位计数器可以改为1位计数器。对该M个输出信号编码，可以得到计数结果的低m位，图2给出该编码逻辑的真值表。该表有明显的规律：输出端为并行计数电路的低m位二进制码，从m个0到m个1，连排两次；输入端第一行M个0，自上而下，自右而左逐一被1取代，直至全为1(此时所对应的输出为0)，此后，M个1又逐一被0取代。

根据该真值表可以写出逻辑代数式：D₀=A₁ A₂ A₃ A₄     …       A_M-2 A_M-1 A_M

    +A₁A₂A₃ A₄     …       A_M-2 A_M-1 A_M

    +         ……           ……    ……

    +A₁A₂A₃A₄     …      A_M-2A_M-1 A_M

    + A₁A₂A₃A₄    …      A_M-2A_M-1A_M

    +         ……           ……    ……

    + A₁ A₂ A₃ A₄    …        A_M-2 A_M-1A_M

 D₁=A₁A₂ A₃ A₄     …        A_M-2 A_M-1 A_M

    +A₁A₂A₃ A₄     …       A_M-2 A_M-1 A_M

    +         ……           ……     ……

    +A₁A₂A₃A₄     …       A_M-2 A_M-1 A_M

    +A₁A₂A₃A₄     …       A_M-2A_M-1 A_M

    + A₁ A₂A₃A₄    …       A_M-2A_M-1A_M

    + A₁ A₂ A₃A₄    …       A_M-2A_M-1A_M

    +         ……            ……    ……

    + A₁ A₂ A₃ A₄    …       A_M-2 A_M-1A_M

    ……                ……          ……    ……           ……

D_m-1=A₁A₂A₃  …   A_M/2 A_M/2+1 A_M/2+2  …    A_M-1 A_M

    +A₁A₂A₃  …    A_M/2A_M/2+1 A_M/2+2  …    A_M-1 A_M

    +         ……                    ……                    ……

    +A₁A₂A₃  …   A_M/2A_M/2+1A_M/2+2  …   A_M-1A_M

    + A₁ A₂ A₃ …    A_M/2-1 A_M/2A_M/2+1  …   A_M-1A_M

    + A₁ A₂ A₃ …    A_M/2-1 A_M/2 A_M/2+1  …  A_M-1A_M

    +         ……                    ……                    ……

    + A₁ A₂ A₃ …    A_M/2-1 A_M/2 A_M/2+1  …   A_M-1A_M最后一式中，A_M／2-1，A_M／2，A_M／2A+1以及A_M／2+2为图3真值表输入端位于中间的4个变量(表中没有标出)。

上面的逻辑代数式可以使用各种方法进行化简，并能够得到多种化简结果，对应多种逻辑编码电路。由于计数器有高低两种逻辑电平输出，一种方便的方法是使用与门和或门去实现编码逻辑。

图3为图1电路的时序图。图中T为单相时钟的周期，τ=T／M。并行计数电路在开始计数前可以予置一个m+n位二进制数据，其中高n位送入图1中的n位计数器，此时A_M也被确定。低m位用来确定M-1个1位计数器应置入的值，其方法是在图2真值表的输出端一栏中查出与低m位相同的数据(该数据有两个)，再根据A_M的值确定一组A₁，A₂，…，A_M-1，送入M-1个1位计数器内。计时触发脉冲GT的有效电平起始时间要随予置数据不同而改变，具体地说，GT的有效电平起始时间由m+n位予置数据的低m位确定。当低m位的值为0时，GT的有效电平起始时间在Φ1的有效沿之前不超过τ的时间间隔内，即图2中T0到T1之间。此后，低m位的值每增加1，GT有效电平的起始时间都要延时一个τ周期，例如，当低m位的值为1时，GT有效电平的起始时间应在T1到T2的时间间隔内，如此等等。

用一个计数器对单相时钟脉冲计数时，计时的时间分辨率为T，而采用本电路对M相时钟计数得出的时间分辨率的是τ(如图3中所标明的)。

图1中，如果GT的有效电平起始时间是随机的，它会引入计时误差，须要对此误差作出修正。

图4为一个带有对不同计时触发时间引入误差进行修正的4路6位二进制并行计数电路原理图。图中使用3个T触发器作为3个1位计数器，一个类似于74LS163的4位二进制同步计数器和一个编码逻辑组成一个4路6位二进制并行计数电路。电路中使用三个数字缓冲器对单相时钟CLOCK做出三次延时，从而形成了Φ1，Φ2，Φ3和Φ4等四相时钟脉冲系，其中Φ1就是时钟CLOCK本身。设时钟的周期为T，各相时钟相位差为τ(τ=T／4)。GT为计时允许脉冲输入，GN为计数允许脉冲。由于在计时触发前，各计数器均要清零，GN的有效电平的起始时间要在Φ1有效沿前τ时间间隔内。图4中，除了6位二进制4路并行计数器电路外，还包含有以下四部分电路(图中由四个虚线框给出)：

电路1由一个D触发器和一个与门组成，其作用是根据级计时允许信号GT产生计数允许脉冲GN。在计时触发前，各计数器须清零，因而GN的有效电平起始于Φ1有效沿前τ时间间隔内，终止于GT有效电平结束的时刻；

电路2由四个与门和三个1位计数器组成，其作用是用计数器记录从GT有效电平生效时刻开始到GN有效电平生效时刻止的时间内，Φ1，Φ2，Φ3和Φ4的脉冲数；

电路3由与门和或门组成，其作用是对电路2的输出编码，从而得到修正值。

电路4由SN74LS83加法器和SN7482加法器构成，其作用是将并行计数电路的输出与修正值相加，得到修正后的结果。

利用图5可以得到图4中电路3的编码逻辑的真值表。图5中，线5表示计数允许脉冲GN有效电平起始时间。由图4电路1可以得出，计时允许脉冲GT有效电平的起始时间位于GT0处时，从GT0到线5时间间隔内含有4个τ周期，因此修正值为4；GT有效电平起始时间位于GT1处时，从GT1到线5时间间隔内含有1个τ周期，修正值为1；位于GT2处，修正值为2；位于GT3处，修正值为3。图中，C0G0为第1个计数器C0在计时触发点位于GT0处时的输出波形；C0G1为第1个计数器C0在计时触发点位于GT1处时的输出波形；C3G3为第4个计数器C3在计时触发点位于GT3处时的输出波形，如此等等。用a，b，c和d表示4个计数器的输出；z，y和x分别表示修正值从高到低的3位数码，得到图7所示的真值表。在该真值表中，变量d只取值1，该变量可以去掉，只剩3个变量，因而，图4中电路2只用3个1位计数器。根据该真值表列出逻辑代数式，并化简得到：x= a b c+ abcy= acz=abc此即为图4中电路3所要实现的逻辑功能。

如果图4中电路1的执行时间大于1τ，小于2τ，则该部分电路中的D触发器的时钟由Φ4改为Φ3，用1位计数器记录由GT有效电平起始时刻起到GN的起始时刻止的时间内，各相时钟的脉冲数，可得图6时序图和图8真值表。去掉全1的变量c，得到化简后的逻辑代数式为：x=ab d+ abdy= adz=ab对图4稍加改造即可得到电路1的执行时间大于1τ小于2τ的电路。同样，也可得到电路1的执行时间大于2τ小于3τ或大于3τ小于4τ的电路。

如果4相时钟脉冲系均为方波，可用锁存GT有效电平起始时刻各相时钟的电平，再用编码逻辑得到修正值。若要在计时触发前予置数据，需要再增加一个3位加法器，用加法器对予置数据，修正数据以及并行计数电路的输出数据求和。

以上对于二进制多路并行计数电路的说明，可以推广到任意r进制上。例如，当r=10时，则M=10^m，用M-1个1位计数器，1个n位十进制计数器和一个编码逻辑组成一个M路m+n位十进制并行计数电路。编码电路给出计数结果的低m位BCD码，n位十进制计数器给出高n位BCD码。编码逻辑所依据的真值表与图2的真值表相似，只是输出端是m个BCD码。类似于图4，亦可设计带有对计时触发引入误差作出修正的多路十进制并行计数电路。

下面为本发明多路并行计数电路在模数转换电路中的应用提供一个具体的实例。

图9给出一个6位脉宽调制型模数转换电路的原理图。该电路包含模拟开关K1，K2，采样电容C1，电流源I，比较器，计时电路及控制逻辑。采样电容的两端直接与比较器的两个输入端联接，因而电容电压能够直接控制比较器的输出状态。当K1闭合，K2断开时，电容C开始对模拟输入电压Vin采样，采样过程完成后，K1断开，K2闭合，电容电荷通过电流源以恒定电流I放电，由比较器和计时电路记录放电时间T。Vin，I，C1，和T满足下面的关系： $\mathrm{Vin}=\frac{I}{C_1}T$ 式中I，C1为常量，适当地选择它们的值，使计数器的输出成为模拟电压Vin的数字量。

该图计时电路中使用3个数字缓冲器，对时钟脉冲延时，得到4相时钟；使用3个1位计数器，一个4位二进制同步计数器(74LS163)，和一个编码逻辑构成4路6位二进制并行计数电路。图中，设4位计数器的最低位输出为D，3个1位计数器的输出分别为A，B和C；并行计数电路输出的低2位分别为Y和X，根据图1所述的方法可得真值表(图10)。根据该真值表列出逻辑代数式，并化简得到：X=A B C D+ABC D+ ABCD+ A B CDY=AB D+ A BD由此得到编码逻辑电路。

图11为图9电路的时序图。该图中，S．T．为采样脉冲；C．T．为比较器输出波形；A，B，C和D分别为图9中标出的计数器的输出波形；CLR为图9中由C2、R2和一个非门组成的单稳态电路产生的对各计数器清零脉冲；Φ1，Φ2，Φ2和Φ4为4相时钟脉冲。图中，时间8为电路中电容开始放电到电容电荷为零的放电时间，适当地调节电流源电流和时钟的周期，可以使计数电路的输出即为模拟输入电压的数字量。在时刻6，锁存模数转换的结果。在时间7内各计数器清零。

图9的电路中，要求采样电容的值较大，这会增加采样时间，降低转换速度。脉宽调制模数转换器模拟部分的另一种形式是用一恒流源对一电容充电，用比较器将充电电压与模拟输入电压进行比较，并由计时电路记录充电时间，从而得到模数转换的结果。该电容不用于采样，因而其值的大小不影响模数转换的速度。

在脉宽调制型模数转换电路中，由于使用了并行计数电路，模数转换速度得到了大幅度的提高。该类型模数转换电路的重要用途之一，是可以取代那些含有逐次逼近型模数转换电路的单片机中的模数转换电路。与逐次逼近型模数转换电路相比，该模数转换电路只用一个基准源，而且可直接使用单片机的时钟，其电路和制造工艺简单，因而，有利于降低单片机芯片的成本。

为了便于对本发明进行描述，图3、图9电路中数字部分采用了TTL电路，模拟部分采用了双极型电路。图中所给出的多路并行计数电路，通道数少且位数低，给出的模数转换电路，分辨率也低。实际上，本发明的电路还可以采用MOS、CMOS等其它半导体工艺实现。同时，也可以设计出通道数和位数更多的多路并行计数电路以及分辨率更高的脉宽调制型模数转换电路。

Claims (2)

1．一种用于提高计时精度的计数电路，其特征在于：使用一个M路m+n位r进制并行计数电路对一M相时钟脉冲系进行并行计数，此处，M、m和r均为大于1的正整数、n为正整数，r为任一进制的模，m+n为输出计数结果的位数：m个低位，n个高位，并且M=rm；该M路m+n位r进制并行计数电路，由M-1个1位计数器，一个n位r进制计数器和一个编码逻辑电路组成，其中编码逻辑给出计数结果的低m位r进制码，n位r进制计数器给出计数结果的高n位r进制码。

2．根据权利要求1所述的用于提高计时精度的电路，其特征在于：电路中还含有对由计时触发时间和计数触发时间不同而引起的计时误差进行修正的电路，即还包含：对计时允许脉冲进行修正得到计数允许脉冲的电路(1)；从计时触发到计数触发期间内对多相时钟脉冲并行计数并锁存结果的电路(2)；对电路(2)的输出进行编码得到修正值的电路(3)；以及将修正值与并行计数电路的输出相加得到修正后计数结果的电路(4)。

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