CN106057884A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明实施例提供一种半导体装置及其制造方法，该半导体装置包括：漏极电极；基板；外延层，包括：第一导电型漂移区，具有第一导电型；第二导电型井区，其中第二导电型井区与第一导电型漂移区之间具有交界；沟槽；栅极结构，设于沟槽中；源极区；第二导电型重掺杂第一区，设于第二导电型井区中，且接触第二导电型井区与第一导电型漂移区之间的交界；层间介电层；及源极电极。

Description

半导体装置及其制造方法
技术领域
本发明中所述实施例是有关于半导体元件/装置及其制造方法，且特别是有关于一种金属氧化物半导体场效应晶体管及其制造方法。
背景技术
功率元件可广泛地使用在用于驱动及控制高功率的家电制品及车载应用等。此功率元件包括实行开关操作的放大输出的功率晶体管。此种功率晶体管可为金属氧化物半导体场效应晶体管(MOSFET)，例如为垂直金属氧化物半导体场效应晶体管。
一般在制造此垂直金属氧化物半导体场效应晶体管时，会希望此垂直金属氧化物半导体场效应晶体管具有较低的导通电阻(on resistance)以及较高的击穿电压。然而，通常无法同时降低导通电阻并增加击穿电压。亦即，当导通电阻降低时，击穿电压亦会降低。反之，当导通电阻增加时，击穿电压亦会增加。
因此，业界亟须一种可同时降低导通电阻并增加击穿电压的垂直金属氧化物半导体场效应晶体管。
发明内容
本发明实施例提供一种半导体装置，包括：漏极电极；基板，重掺杂有第一导电型且电连接漏极电极；外延层，设于基板上，外延层包括：第一导电型漂移区，具有该第一导电型，设于基板上；第二导电型井区，具有一第二导电型，且设于第一导电型漂移区上且延伸至外延层的顶面，其中第二导电型井区与第一导电型漂移区之间具有交界，且第一导电型与第二导电型不同；沟槽(trench)，自外延层的顶面延伸穿过第二导电型井区并进入第一导电型漂移区中；栅极结构，设于沟槽中；源极区，设于栅极结构两侧的第二导电型井区中，其中源极区具有第一导电型；第二导电型重掺杂第一区，设于第二导电型井区中，且接触第二导电型井区与第一导电型漂移区之间的交界；层间介电层，设于外延层上；及源极电极，与源极区电连接。
本发明另一实施例还提供一种半导体装置的制造方法，包括：提供基板，重掺杂有第一导电型，且具有上表面及下表面；形成外延层于基板的上表面上，外延层具有第一导电型；形成第二导电型重掺杂第一区于外延层中，该第二导电型重掺杂第一区具有一第二导电型，其中第一导电型与第二导电型不同；形成第二导电型井区，自外延层的顶面延伸入外延层中，其中外延层中未形成有第二导电型井区的部分是作为第一导电型漂移区，该第一导电型漂移区具有该第一导电型，且第二导电型井区与第一导电型漂移区之间具有交界，其中第二导电型重掺杂第一区是设于第二导电型井区中，且接触第二导电型井区与第一导电型漂移区之间的交界；形成沟槽(trench)，自外延层的顶面延伸穿过第二导电型井区并进入第一导电型漂移区中；形成栅极结构于沟槽中；形成源极区于栅极结构两侧的第二导电型井区中，其中源极区具有第一导电型；形成层间介电层于外延层上；形成源极电极，源极电极与源极区电连接；及形成漏极电极于基板的下表面上，漏极电极与基板电连接。
本发明再一实施例又提供一种半导体装置的制造方法，包括：提供基板，重掺杂有第一导电型，且具有上表面及下表面；形成外延层于基板的上表面上，外延层具有第一导电型；形成第二导电型井区，自外延层的顶面延伸入外延层中，其中外延层中未形成有第二导电型井区的部分是作为第一导电型漂移区，且第二导电型井区与第一导电型漂移区之间具有交界，其中该第二导电型井区具有一第二导电型，该第一导电型漂移区具有该第一导电型，且第一导电型与第二导电型不同；形成沟槽(trench)，自外延层的顶面延伸穿过第二导电型井区并进入第一导电型漂移区中；形成栅极结构于沟槽中；形成源极区于栅极结构两侧的第二导电型井区中，其中源极区具有第一导电型；形成层间介电层于外延层上；进行蚀刻步骤蚀穿层间介电层、源极区及部分第二导电型井区以形成开口，开口暴露部分第二导电型井区；进行掺杂步骤以于第二导电型井区暴露的部分形成第二导电型重掺杂第一区，其中第二导电型重掺杂第一区是设于第二导电型井区中，且接触第二导电型井区与第一导电型漂移区之间的交界；形成源极电极，源极电极与源极区电连接，且部分源极电极填入开口中并直接接触第二导电型重掺杂第一区；及形成漏极电极于基板的下表面上，漏极电极与基板电连接。
为让本发明的特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1A-1G是本发明一实施例的垂直金属氧化物半导体场效应晶体管在其制造方法中各阶段的剖面图。
图2A-2D是本发明另一实施例的垂直金属氧化物半导体场效应晶体管在其制造方法中各阶段的剖面图。
图3A-3D是本发明又一实施例的垂直金属氧化物半导体场效应晶体管在其制造方法中各阶段的剖面图。
图4A是比较例的垂直金属氧化物半导体场效应晶体管的冲击游离化(impactionization)分析图。
图4B是本发明图3D的垂直金属氧化物半导体场效应晶体管的冲击游离化(impact ionization)分析图。
图5是本发明实施例的垂直金属氧化物半导体场效应晶体管的击穿电压分析图。
图6是本发明实施例的垂直金属氧化物半导体场效应晶体管的击穿电压分析图。
图7是本发明两实施例的垂直金属氧化物半导体场效应晶体管的击穿电压分析图
图8是本发明实施例的垂直金属氧化物半导体场效应晶体管的导通电流分析图。
符号说明：
100、200、300 基板；
100A、200A、300A 上表面；
100B、200B、300B 下表面；
102、202、302 外延层；
102A、202A、302A 顶面；
104A 第二导电型掺杂步骤；
104B 第一导电型掺杂步骤；
108P 第二导电型重掺杂第一预定区；
108、208、308 第二导电型重掺杂第一区；
108T、208T、308T 顶边；
108B、208B、308B 底边；
110 预定中和区；
112、212、312 第二导电型井区；
114、214、314 第一导电型漂移区；
116、216、316 交界；
118P 栅极结构预定区；
118C 底部；
118、218、318 沟槽；
120、220、320 栅极结构；
120A、220A、320A 栅极介电层；
120B、220B、320B 栅极；
120C、320C 底部；
122、322 源极区；
122’、322’ 被蚀刻后的源极区；
122a’ 源极区；
124、324 层间介电层；
124’、324’ 被蚀刻后的层间介电层；
126、226、326 开口；
128228 第二导电型重掺杂第二区；
130、230、330 源极电极；
132、232、332 漏极电极；
134、234、334垂 直金属氧化物半导体场效应晶体管；
206 第二导电型重掺杂暂时区；
312’ 被蚀刻后的第二导电型井区；
222’ 被蚀刻后的源极区；
224’ 被蚀刻后的层间介电层；
D1 距离；
Y 方向；
D2 深度；
T1 深度；
T2-T7 厚度；
W1-W9 宽度。
具体实施方式
以下针对本发明的半导体装置及其制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明的不同样态。以下所述特定的元件及排列方式仅为简单描述本发明。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。
必需了解的是，为特别描述或图示的元件可以是本领域技术人员所熟知的各种形式存在。此外，当某层在其它层或基板“上”时，有可能是指“直接”在其它层或基板上，或指某层在其它层或基板上，或指其它层或基板之间夹设其它层。
此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图示的一个元件对于另一元件的相对关系。能理解的是，如果将图示的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。
在此，“约”、“大约”的用语一般通常是指数值的误差或范围，其依据不同技术而有不同变化，且其范围对于本领域技术人员所理解是具有最广泛的解释，藉此涵盖所有变形及类似结构。在一些实施例中，通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”的含义。
本发明的实施例提供一种半导体装置，更进一步来说，提供一个具有设于沟槽中的栅极的半导体装置，半导体装置例如可为垂直金属氧化物半导体场效应晶体管，或是具有设于沟槽中的栅极的绝缘栅极双极性晶体管(insulated gate bipolar transistor，IGBT)。以下将以垂直金属氧化物半导体场效应晶体管为例进行说明。
本发明实施例可利用一邻近栅极结构底部的第二导电型重掺杂第一区以降低栅极结构底部的电场密度，并藉此同时降低导通电阻(on resistance)并增加击穿电压(breakdown voltage)。
参见图1A，首先提供一基板100。此基板100可包括：单晶结构、多晶结构或非晶结构的硅或锗的元素半导体；氮化镓(GaN)、碳化硅(silicon carbide)、砷化镓(galliumarsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)或锑化铟(indium antimonide)等化合物半导体；SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等合金半导体或其它适合的材料及/或上述组合。此基板100重掺杂有第一导电型，且可作为装置的漏极区。例如，当此第一导电型为N型时，此基板100可为重掺杂N型基板。此外，基板100具有上表面100A及下表面100B。
接着，形成外延层102于基板100的上表面100A上。此外延层102可包括硅、锗、硅与锗、III-V族化合物或上述的组合，且此外延层102可藉由外延生长(epitaxial growth)制造工艺形成，例如金属有机物化学气相沉积法(MOCVD)、金属有机物化学气相外延法(MOVPE)、等离子增强型化学气相沉积法(plasma-enhanced CVD)、遥控等离子化学气相沉积法(RP-CVD)、分子束外延法(MBE)、氢化物气相外延法(HVPE)、液相外延法(LPE)、氯化物气相外延法(Cl-VPE)或类似的方法形成。
此外延层102轻掺杂有第一导电型。例如，当此第一导电型为N型时，外延层102为轻掺杂N型外延层，其可藉由在沉积外延层102时，于反应气体中加入磷化氢(phosphine)或砷化三氢(arsine)进行临场(in-situ)掺杂，或者，亦可先沉积外延层后，再以磷离子或砷离子进行离子注入。此外，在本发明的实施例中，重掺杂区的掺质浓度可为轻掺杂区的掺质浓度的约10倍至100倍，例如为约20倍至80倍。
接着，参见图1B，进行第二导电型掺杂步骤104A以于外延层102中形成第二导电型重掺杂暂时区106。此第二导电型与上述第一导电型不同。此第二导电型重掺杂暂时区106可用以形成后续的第二导电型重掺杂第一区。详细而言，此第二导电型重掺杂暂时区106中包括第二导电型重掺杂第一预定区108P以及预定中和区110。此预定中和区110的电性将于后续步骤中被中和，并留下未被中和的第二导电型重掺杂第一预定区108P作为后续的第二导电型重掺杂第一区。
在一实施例中，当此第二导电型为P型时，此第二导电型重掺杂暂时区106可藉由重掺杂硼离子、铟离子或二氟化硼离子(BF2 +)至外延层102中预定形成此第二导电型重掺杂暂时区106的区域形成。
在一实施例中，如图1B所示，此第二导电型重掺杂暂时区106自外延层102的部分顶面102A延伸入外延层102中，且此第二导电型重掺杂暂时区106仅延伸入外延层102的部分深度，亦即，此第二导电型重掺杂暂时区106的深度T1小于外延层102的厚度T2。
接着，参见图1C，进行第一导电型掺杂步骤104B以中和第二导电型重掺杂暂时区106中于第二导电型重掺杂第一预定区108P以外的部分的电性，亦即中和上述预定中和区110的电性，并留下未被中和的第二导电型重掺杂第一预定区108P作为第二导电型重掺杂第一区108。
在一实施例中，当此第一导电型为N型时，可藉由对上述预定中和区110重掺杂磷离子或砷离子以中和其电性。
接着，于外延层102中形成第二导电型井区112。此第二导电型井区112自外延层102的顶面102A延伸入外延层102中，如图1C所示，第二导电型井区112仅延伸入外延层102的部分深度，亦即，此第二导电型井区112的厚度T3小于外延层102的厚度T2。此第二导电型井区112亦具有第二导电型。此第二导电型井区112可藉由离子注入步骤形成，例如，在一实施例中，当此第二导电型为P型时，可于预定形成此第二导电型井区112的区域注入硼离子、铟离子或二氟化硼离子(BF2 +)。此外，在本发明实施例中，重掺杂区的掺质浓度为此第二导电型井区112的掺质浓度的约3倍至10倍，例如为约5倍至8倍。
继续参见图1C，外延层102中未形成有第二导电型井区112的部分是作为第一导电型漂移区114。由于外延层102为轻掺杂第一导电型，故此第一导电型漂移区114亦为轻掺杂第一导电型。此外，如图1C所示，第二导电型井区112与第一导电型漂移区114之间具有交界116，而上述第二导电型重掺杂第一区108可设于第二导电型井区112中，且接触第二导电型井区112与第一导电型漂移区114之间的交界116。在另一实施例中，如图1C所示，第二导电型重掺杂第一区108可稍微延伸进入第一导电型漂移区114中。此外，图1C亦于外延层102中标示出将于后续步骤中形成栅极结构的栅极结构预定区118P。
发明人发现，一般垂直金属氧化物半导体场效应晶体管会于栅极结构的底部(例如图1C的栅极结构预定区118P的底部)形成过大的电场密度，造成晶体管的击穿电压降低。而本发明的实施例可通过设于第二导电型井区112中的第二导电型重掺杂第一区108接触交界116，即表示此第二导电型重掺杂第一区108邻近栅极结构的底部(例如邻近图1C的栅极结构预定区118P的底部118C以及后续图1D的栅极结构的底部120C)，可将栅极结构底部的电流向两旁分散，并藉此降低栅极结构底部的电流密度以及电场密度，可增加装置的击穿电压。此部份亦可见后文关于图4A-4B的说明。
此外，在一实施例中，如图1C所示，第二导电型重掺杂第一区108具有较靠近外延层102顶面102A的顶边108T以及较靠近基板100的底边108B，且第二导电型重掺杂第一区108的底边108B可接触第二导电型井区112与第一导电型漂移区114之间的交界116。此外，在此实施例中，图1B的第二导电型重掺杂暂时区106的深度T1稍微大于第二导电型井区112的厚度T3。
然而，应注意的是，除上述图1C所示的实施例以外，本发明的第二导电型重掺杂第一区108的底边108B亦可设于第一导电型漂移区114或基板100中。此部分将于后文详细说明。因此，图1C所示的实施例仅为说明之用，本发明的范围并不以此为限。
接着，参见图1D，于外延层102中形成沟槽(trench)118。此沟槽118自外延层102的顶面102A延伸穿越第二导电型井区112并进入第一导电型漂移区114中。
接着，形成栅极结构120。此栅极结构120包括栅极介电层120A及栅极120B。如图1D所示，此栅极介电层120A直接接触外延层102。详细而言，此栅极介电层120A直接接触第二导电型井区112与第一导电型漂移区114，而栅极120B是设于栅极介电层120A上且填入沟槽118。详细而言，此栅极介电层120A是设于栅极120B与沟槽118之间、以及栅极120B与第二导电型井区112、第一导电型漂移区114之间。此栅极介电层120A使栅极120B与第二导电型井区112、第一导电型漂移区114及后续设于第二导电型井区112中的源极区电性绝缘。
在一些实施例中，此栅极结构120可由以下步骤形成。首先，形成一介电材料层(未绘示)于沟槽118的侧壁与底部及外延层102的顶面102A上。接着，毯覆性沉积一导电层(未绘示)于上述介电材料层上且填入沟槽118中。之后，以光刻与蚀刻步骤图案化上述介电材料层及导电层以分别形成栅极介电层120A及栅极120B并完成栅极结构120。
上述介电材料层(未绘示)的材料(亦即栅极介电层120A的材料)可为氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、或其它任何适合的介电材料、或上述的组合。此高介电常数介电材料可为金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐。例如，此高介电常数(high-k)介电材料可为LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其它适当材料、或上述组合。此介电材料层(未绘示)可藉由化学气相沉积法(CVD)或旋转涂布法形成，此化学气相沉积法例如可为低压化学气相沉积法(lowpressure chemical vapor deposition，LPCVD)、低温化学气相沉积法(low temperaturechemical vapor deposition，LTCVD)、快速升温化学气相沉积法(rapid thermal chemicalvapor deposition，RTCVD)、等离子辅助化学气相沉积法(plasma enhanced chemicalvapor deposition，PECVD)、原子层化学气相沉积法的原子层沉积法(atomic layerdeposition，ALD)或其它常用的方法。
前述导电层(未绘示)的材料(亦即栅极120B的材料)可为非晶硅、多晶硅或上述的组合。此导电层的材料可藉由前述的化学气相沉积法(CVD)或其它任何适合的沉积方式形成，例如，在一实施例中，可用低压化学气相沉积法(LPCVD)在525～650℃之间沉积而制得非晶硅导电材料层或多晶硅导电层，其厚度范围可为约至约
此外，栅极120B的顶部可还包括一金属硅化物层(未绘示)，此金属硅化物可包括但不限于硅化镍(nickel silicide)、硅化钴(cobalt silicide)、硅化钨(tungsten silicide)、硅化钛(titanium silicide)、硅化钽(tantalum silicide)、硅化铂(platinum silicide)以及硅化铒(erbium silicide)。
继续参见图1D，第二导电型重掺杂第一区108的顶边108T至外延层102的顶面102A的距离D1为沟槽118自外延层102的顶面102A算起的深度D2(亦即外延层102的顶面102A至栅极结构120的底部120C的距离)的约0.15-0.8倍，例如为深度D2的约0.2-0.7倍，或者例如为深度D2的约0.3-0.6倍，又或者例如为深度D2的约0.4-0.5倍，且较佳为约0.5倍。藉由将此距离D1设为深度D2的约0.15-0.8倍，可同时增加击穿电压并降低导通电阻。
若上述第二导电型重掺杂第一区108的顶边108T至外延层102的顶面102A的距离D1过小，例如小于沟槽118的深度D2的约0.15倍，则会导致击穿电压降低以及导通电阻增加。然而，若此距离D1过大，例如大于沟槽118的深度D2的约0.8倍，则亦会使击穿电压降低以及导通电阻增加(可见后续图5、6、8及表一的说明)。
此外，第二导电型重掺杂第一区108与沟槽118(或者栅极结构120的栅极介电层120A)间隔有宽度W1，此宽度W1为第二导电型井区112的宽度W2的约0.05-0.3倍，例如为宽度W2的约0.1-0.2倍。若此宽度W1过宽，例如宽于第二导电型井区112的宽度W2的约0.3倍，则第二导电型重掺杂第一区108会离栅极结构120过远，使此第二导电型重掺杂第一区108无法有效降低栅极结构120的底部120C的电场密度，亦无法藉此增加击穿电压(breakdown voltage)。然而，若此宽度W1过小，例如小于第二导电型井区112的宽度W2的约0.05倍，则第二导电型重掺杂第一区108会过于靠近栅极结构120，使击穿电压下降、导通电阻增加或装置效能降低。
接着，如图1E所示，形成源极区122于栅极结构120两侧的第二导电型井区112中，且此源极区122具有第一导电型。例如，在一实施例中，此源极区122为重掺杂第一导电型。此源极区122自外延层102的顶面102A(亦可称为第二导电型井区112的表面)延伸入第二导电型井区112中，且在本实施例中，源极区122仅延伸入第二导电型井区112的部分深度，亦即，此源极区122的厚度T4小于第二导电型井区112的厚度T3。在一实施例中，此源极区122可藉由离子注入步骤形成。例如，当此第一导电型为N型时，可于预定形成此源极区122的区域注入磷离子或砷离子。此外，如图1E所示，位于沟槽118两侧的源极区122可直接接触沟槽118(亦即直接接触栅极结构120的栅极介电层120A)。
接着，继续参见图1E，形成层间介电层124于栅极120B以及外延层102的顶面102A上。此层间介电层124覆盖栅极结构120。此层间介电层124可用以将栅极120B与后续形成的源极电极电性绝缘。层间介电层124可为氧化硅、氮化硅、氮氧化硅、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、旋涂式玻璃(SOG)、或其它任何适合的介电材料、或上述的组合。层间介电层124可藉由前述的化学气相沉积法(CVD)、旋转涂布法或高密度的等离子(high density plasma，HDP)沉积以及图案化步骤形成。
接着，参见图1F，在形成层间介电层124后，进行一接点蚀刻步骤蚀穿部分的层间介电层124及源极区122以形成接点开口126。此接点开口126暴露部分第二导电型井区112。被蚀刻后的层间介电层是以层间介电层124’表示，而被蚀刻后的源极区是以源极区122’表示。上述蚀刻步骤可包括反应离子蚀刻(reactive ion etch，RIE)、等离子蚀刻或其它合适的蚀刻步骤。
接着，可选择性进行一离子注入步骤，以于第二导电型井区112中被接点开口126暴露的部分形成一第二导电型重掺杂第二区128，此第二导电型重掺杂第二区128可为重掺杂第二导电型，可降低金属与半导体之间的接触电阻。本发明实施例中形成第二导电型重掺杂第二区128的步骤并未使用额外的光掩模，因此可降低生产成本。
此外，如图1F所示，第二导电型重掺杂第二区128大抵与其下的第二导电型重掺杂第一区108对齐，故第二导电型重掺杂第一区108与沟槽118间的宽度W1大抵与经蚀刻后且接触栅极介电层120A的源极区122a’的宽度W3相等，且第二导电型重掺杂第二区128的宽度W4亦与其下的第二导电型重掺杂第一区108的宽度W5大抵相等。
虽然在本实施例中，第二导电型重掺杂第一区108大抵与其上的第二导电型重掺杂第二区128对齐，但本领域技术人员当可理解第二导电型重掺杂第一区108亦可不对齐第二导电型重掺杂第二区128，例如，第二导电型重掺杂第一区108的宽度可大于第二导电型重掺杂第二区128的宽度，使第二导电型重掺杂第一区108比第二导电型重掺杂第二区128更靠近栅极结构120。易言之，第二导电型重掺杂第一区108与沟槽118间的宽度可小于经蚀刻后且接触栅极介电层120A的源极区122a’的宽度。
接着，参见图1G，形成源极电极130。此源极电极130与源极区122’及第二导电型重掺杂第二区128电连接。此源极电极130又通过第二导电型重掺杂第二区128耦接至(电连接至)第二导电型井区112。在一些实施例中，源极电极130是形成于层间介电层124’上，且部分源极电极130是填入接点开口126中并可直接接触第二导电型重掺杂第二区128。此源极电极130可为单层或多层的金、铬、镍、铂、钛、铝、铱、铑、铜、上述的组合或其它导电性佳的金属材料(例如铝铜合金(AlCu)、铝硅铜合金(AlSiCu))。此源极电极130可藉由例如为溅射法、电镀法、电阻加热蒸镀法、电子束蒸镀法、或其它任何适合的沉积制造工艺形成。此外，层间介电层124’是设于栅极120B与源极电极130之间，此层间介电层124’可使栅极120B与源极电极130电性绝缘。
接着，于源极电极130后，可选择性薄化基板100(图式并未绘示此薄化步骤)，此做法可使导通电阻降低。此薄化后的基板100的厚度会依操作电压及元件结构而有所不同。
接着，继续参见图1G，形成漏极电极132于基板100的下表面100B上以完成垂直金属氧化物半导体场效应晶体管134的制作。此漏极电极132与可作为漏极区的基板100电连接。此漏极电极132可为单层或多层的金、铬、镍、铂、钛、铝、铱、铑、铜、上述的组合或其它导电性佳的金属材料(例如钛镍银(TiNiAg))。此漏极电极132可藉由例如为溅射法、电镀法、电阻加热蒸镀法、电子束蒸镀法、或其它任何适合的沉积制造工艺形成。
本发明实施例的垂直金属氧化物半导体场效应晶体管134包括漏极电极132以及可作为漏极区的基板100，此基板100重掺杂有第一导电型且电连接漏极电极132。此垂直金属氧化物半导体场效应晶体管134还包括设于基板100上的外延层102，此外延层102包括设于基板100上的第一导电型漂移区114，以及设于第一导电型漂移区114上且延伸至外延层102的顶面的第二导电型井区112。此第二导电型井区112与第一导电型漂移区114之间具有交界116，且此第一导电型与第二导电型不同。此外延层102还包括沟槽118以及栅极结构120。此沟槽118是自外延层102的顶面102A延伸穿过第二导电型井区112并进入第一导电型漂移区114中，而此栅极结构120是设于沟槽118中。此外延层102还包括设于栅极结构120两侧的第二导电型井区112中的源极区122’，且此源极区122’具有第一导电型。此外延层102还包括设于第二导电型井区112中的第二导电型重掺杂第一区108，且此第二导电型重掺杂第一区108可接触第二导电型井区112与第一导电型漂移区114之间的交界116。
此外，此垂直金属氧化物半导体场效应晶体管134还包括设于外延层102上的层间介电层124’以及一开口126。此开口126是穿过层间介电层124’及源极区122’并暴露部分第二导电型井区112。此垂直金属氧化物半导体场效应晶体管134还包括一第二导电型重掺杂第二区128以及源极电极130。详细而言，此垂直金属氧化物半导体场效应晶体管134的外延层102包括此第二导电型重掺杂第二区128。此第二导电型重掺杂第二区128是设于第二导电型井区112中被开口126暴露的部分，而此源极电极130是与源极区122’及第二导电型重掺杂第二区128电连接。更进一步来说，部分源极电极130可填入开口126中并直接接触第二导电型重掺杂第二区128。
在一些实施例中，上述第二导电型重掺杂第一区108的顶边108T至外延层102的顶面102A的距离D1为沟槽118的深度D2的约0.15-0.8倍，例如为约0.2-0.7倍，或者例如为约0.3-0.6倍，又或者例如为约0.4-0.5倍，且较佳为约0.5倍。且此第二导电型重掺杂第一区108的底边108B可接触第二导电型井区112与第一导电型漂移区114之间的交界116。在另一实施例中，第二导电型重掺杂第一区108的底边108B可稍微延伸并可位于第一导电型漂移区114中。此外，此第二导电型重掺杂第一区108与沟槽118间隔有宽度W1，此宽度W1为第二导电型井区112的宽度的约0.05-0.3倍，例如为约0.1-0.2倍。在一些实施例中，此第二导电型重掺杂第一区108的掺杂浓度大致为1e19～5e20(1/cm3)，且其厚度T5不大于2μm，以避免影响元件的击穿电压。
图2A-2D显示本发明另一实施例的垂直金属氧化物半导体场效应晶体管的制造步骤。本实施例中第二导电型重掺杂第一区可自第二导电型井区延伸穿过第一导电型漂移区且进入基板中，且第二导电型重掺杂第一区的底边可位于基板中。应注意的是，后文中与前述相同或相似的元件或膜层将以相同或相似的标号表示，其材料、制造方法与功能皆与前述所述相同或相似，故此部分在后文中将不再赘述。
参见图2A，首先提供一基板200。此基板200的材料与前述实施例的基板100的材料相同。此基板200重掺杂有第一导电型且可作为装置的漏极区。例如，当第一导电型为N型时，此基板200可为重掺杂N型基板。
接着，在基板200中预定形成后续第二导电型重掺杂第一区的区域形成第二导电型重掺杂暂时区206。在一实施例中，当此第二导电型为P型时，此第二导电型重掺杂暂时区206可藉由于基板200中预定形成此第二导电型重掺杂暂时区206的区域重掺杂硼离子、铟离子或二氟化硼离子(BF2 +)形成。此外，基板200具有上表面200A及下表面200B。
接着，形成外延层202于基板200的上表面200A上。外延层202可包括硅、锗、硅与锗、III-V族化合物或上述的组合。此外延层202可藉由前述的外延成长(epitaxialgrowth)制造工艺形成。此外延层202轻掺杂有第一导电型。例如，当此第一导电型为N型时，外延层202为轻掺杂N型外延层。
此外，由于上述外延成长制造工艺是在高温下进行，例如在1180℃下进行，故上述第二导电型重掺杂暂时区206的第二导电型离子会于此外延成长制造工艺中向上扩散进入外延层202中并形成如图2B所示的第二导电型重掺杂第一区208。易言之，此第二导电型重掺杂第一区208可同时设于外延层202以及基板200中。
接着，如图2C所示，于外延层202中形成第二导电型井区212。此第二导电型井区212自外延层202的顶面202A延伸入外延层202中，且此第二导电型井区212仅延伸入外延层202的部分深度。此第二导电型井区212亦具有第二导电型。此第二导电型井区212可藉由离子注入步骤形成，例如，在一实施例中，当此第二导电型为P型时，可于预定形成此第二导电型井区212的区域注入硼离子、铟离子或二氟化硼离子(BF2 +)。
在另一实施例中，首先提供一基板，接着以外延成长(epitaxial growth)制造工艺形成第一外延层，此第一外延层轻掺杂有第一导电型。接着，在前述第一外延层中，于预定形成后续第二导电型重掺杂第一区的区域形成第二导电型重掺杂暂时区。接着，于第一外延层上形成第二外延层，此第二外延层轻掺杂有第一导电型。由于外延成长制造工艺是在高温下进行，故第二导电型重掺杂暂时区的第二导电型离子会于此外延成长制造工艺中向上扩散进入第二外延层中并形成第二导电型重掺杂第一区。接下来，于第二外延层中形成第二导电型井区212，此第二导电型井区212亦具有第二导电型，其中，未形成第二导电型井区212的部分是作为第一导电型漂移区214，且第二导电型井区212与第一导电型漂移区214之间具有交界216。若仅以结构来看，上述第二导电型重掺杂第一区可设于第二导电型井区212中，且可进一步延伸至第一导电型漂移区214，但不会直接接触基板。在另一实施例中，前述第二外延层可改为具有第二导电型的外延层，如此将可减少后续再掺杂第二导电型井区的制造工艺。
请继续回来参见图2C，外延层202中未形成有第二导电型井区212的部分是作为第一导电型漂移区214，且第二导电型井区212与第一导电型漂移区214之间具有交界216。而上述第二导电型重掺杂第一区208是设于第二导电型井区212中，且接触第二导电型井区212与第一导电型漂移区214之间的交界216。此外，此第二导电型重掺杂第一区208是自基板200延伸穿过第一导电型漂移区214且进入第二导电型井区212。换句话说，若仅以装置结构来看，此第二导电型重掺杂第一区208是自第二导电型井区212延伸穿过第一导电型漂移区214且进入基板200中，且其底边208B是位于基板200中。
接着，如图2D所示，进行与前述实施例中第1D-1G图相同的步骤以完成垂直金属氧化物半导体场效应晶体管234的制作。此垂直金属氧化物半导体场效应晶体管234与图1G的垂直金属氧化物半导体场效应晶体管134的其中一个主要差异在于图2D的垂直金属氧化物半导体场效应晶体管234的第二导电型重掺杂第一区208可位于第二导电型井区212、第一导电型漂移区214以及基板200中，且其底边208B是位于基板200中。藉由进一步延伸第二导电型重掺杂第一区208的底边208B，此垂直金属氧化物半导体场效应晶体管234可分散栅极结构220底部的电场密度并增加装置的击穿电压。
此外，在一些实施例中，垂直金属氧化物半导体场效应晶体管234还包括穿过层间介电层224’及源极区222’并暴露部分第二导电型井区212的一开口226，以及设于上述第二导电型井区212暴露的部分的一第二导电型重掺杂第二区228。部分源极电极230填入开口226中并可电连接此第二导电型重掺杂第二区228。在一些实施例中，源极电极230可与第二导电型重掺杂第二区228直接接触。
此外，在一些实施例中，上述第二导电型重掺杂第一区208的顶边208T至外延层202的顶面202A的距离D1为沟槽218的深度D2的约0.15-0.8倍，例如为约0.2-0.7倍，或者例如为约0.3-0.6倍，又或者例如为约0.4-0.5倍，且较佳为约0.5倍。此外，此第二导电型重掺杂第一区208与沟槽218间隔有宽度W6，此宽度为第二导电型井区212的宽度W7的约0.05-0.3倍，例如为约0.1-0.2倍。藉由上述第二导电型重掺杂第一区208的配置，本发明可增加击穿电压并降低导通电阻。在一些实施例中，此第二导电型重掺杂第一区208的掺杂浓度大致为1e19～5e20(1/cm3)，且其厚度T6不大于2μm，以避免影响元件的击穿电压。
此外，应注意的是，上述垂直金属氧化物半导体场效应晶体管234亦可由图1A-1G所示的制造方法制得。例如，在一实施例中，可于图1B中增加第二导电型掺杂步骤104A的掺杂强度，使第二导电型重掺杂暂时区106以及后续形成的第二导电型重掺杂第一区108延伸穿过第一导电型漂移区114且进入基板100中，即可制得图2D的垂直金属氧化物半导体场效应晶体管234。
图3A-3D显示本发明另一实施例的垂直金属氧化物半导体场效应晶体管的制造步骤。本实施例中第二导电型重掺杂第一区可自第二导电型井区延伸进入第一导电型漂移区中，且底边是位于第一导电型漂移区中。此外，本实施例不具有第二导电型重掺杂第二区，且源极电极可通过接点开口直接接触上述第二导电型重掺杂第一区。应注意的是，后文中与前述相同或相似的元件或膜层将以相同或相似的标号表示，其材料、制造方法与功能皆与前述所述相同或相似，故此部分在后文中将不再赘述。
参见图3A，首先提供一基板300以及设于其上的外延层302。此基板300以及外延层302的材料与制法皆与前述基板100以及外延层102相同。
接着，有别于图1A-1G或图2A-2D所示的实施例，此实施例不形成第二导电型重掺杂暂时区，而是于形成外延层302后，直接依序形成第二导电型井区312、沟槽318、栅极结构320、源极区322以及层间介电层324，如图3B所示。上述元件的形成方法以及材料皆与图1A-1G的实施例相同。此外，外延层302中未形成有第二导电型井区312的部分是作为第一导电型漂移区314，且第二导电型井区312与第一导电型漂移区314之间具有交界316。
接着，参见图3C，在形成层间介电层324后，进行一接点蚀刻步骤蚀穿层间介电层324、源极区322及部分第二导电型井区312以形成接点开口326。被蚀刻后的层间介电层是以层间介电层324’表示，被蚀刻后的源极区是以源极区322’表示，而被蚀刻后的第二导电型井区是以第二导电型井区312’表示。此外，此接点开口326暴露部分第二导电型井区312’。上述蚀刻步骤可包括反应离子蚀刻(reactive ion etch，RIE)、等离子蚀刻或其它合适的蚀刻步骤。
接着，继续参见图3C，进行掺杂步骤以于第二导电型井区312’暴露的部分形成第二导电型重掺杂第一区308。此第二导电型重掺杂第一区308是设于第二导电型井区312’中，且接触第二导电型井区312’与第一导电型漂移区314之间的交界316。此外，在此实施例中，形成第二导电型重掺杂第一区308的步骤并未使用额外的罩幕，因此可降低生产成本。
此第二导电型重掺杂第一区308是自第二导电型井区312’延伸进入第一导电型漂移区314中，且其底边308B是位于第一导电型漂移区314中。藉由延伸第二导电型重掺杂第一区308的底边308B，可分散栅极结构底部的电场密度并增加装置的击穿电压。
接着，参见图3D，形成源极电极330。此源极电极330与源极区322’、第二导电型井区312’及第二导电型重掺杂第一区308电连接。此外，部分源极电极330可填入接点开口326中并直接接触第二导电型重掺杂第一区308。
接着，于源极电极330后，可选择性薄化基板300(图式并未绘示此薄化步骤)，此作法可降低导通电阻。此薄化后的基板300的厚度会依操作电压及元件结构而有所不同。
接着，继续参见图3D，形成漏极电极332于基板300的下表面300B上以完成垂直金属氧化物半导体场效应晶体管334的制作。此漏极电极332与可作为漏极区的基板300电连接。
图3D的实施例的垂直金属氧化物半导体场效应晶体管334与图1G的垂直金属氧化物半导体场效应晶体管134以及图2D的垂直金属氧化物半导体场效应晶体管234的主要差异在于，图3D的实施例的垂直金属氧化物半导体场效应晶体管334的第二导电型重掺杂第一区308可自第二导电型井区312’延伸进入第一导电型漂移区314中，且底边308B可位于第一导电型漂移区314中，且可不具有第二导电型重掺杂第二区。藉由延伸第二导电型重掺杂第一区308的底边308B，此垂直金属氧化物半导体场效应晶体管334可分散栅极结构底部的电场密度并增加装置的击穿电压。
此外，在一些实施例中，上述第二导电型重掺杂第一区308的顶边308T至外延层302的顶面302A的距离D1为沟槽318的深度D2的约0.15-0.8倍，例如为约0.2-0.7倍，或者例如为约0.3-0.6倍，又或者例如为约0.4-0.5倍，且较佳为约0.5倍。此外，此第二导电型重掺杂第一区308与沟槽318间隔有宽度W8，此宽度为第二导电型井区312的宽度W9的约0.05-0.3倍，例如为约0.1-0.2倍。藉由上述第二导电型重掺杂第一区308的配置，本发明的实施例可增加击穿电压并降低导通电阻。在一些实施例中，此第二导电型重掺杂第一区308的掺杂浓度大致为1e19～5e20(1/cm3)，且其厚度T7不大于2μm，以避免影响元件的击穿电压。
此外，上述垂直金属氧化物半导体场效应晶体管334亦可由类似图1A-1G所示的制造方法制得。例如，在一实施例中，可于图1B中增加第二导电型掺杂步骤104A的掺杂强度，使第二导电型重掺杂暂时区106以及后续形成的第二导电型重掺杂第一区108自后续的第二导电型井区112中延伸进入第一导电型漂移区114中，接着，于图1F的步骤中直接以开口106暴露第二导电型重掺杂第一区108而不形成第二导电型重掺杂第二区128，即可制得图3D的垂直金属氧化物半导体场效应晶体管334。
应注意的是，虽然在以上的实施例中，皆以第一导电型为N型，第二导电型为P型说明，然而，此技术领域技术人员当可理解第一导电型亦可为P型，而此时第二导电型则为N型。
接着，参见图4A-4B，图4A是比较例的垂直金属氧化物半导体场效应晶体管的冲击游离化(impact ionization)分析图，而图4B是本发明一实施例例如图3D的垂直金属氧化物半导体场效应晶体管334的冲击游离化(impact ionization)分析图，此冲击游离化的程度即可表示该位置的电场的强度。图4A-4B的横轴表示图3D的垂直金属氧化物半导体场效应晶体管334的垂直方向(Y方向)，而其纵轴表示该位置的冲击游离化的程度。详细而言，图4A-4B的横轴是表示沿着图3D的垂直金属氧化物半导体场效应晶体管334的通道垂直往下的方向。此分析图是由电脑软件(Technology Computer AidedDesign，TCAD)模拟所得，且是假设沟槽的深度为2μm。此外，上述比较例的垂直金属氧化物半导体场效应晶体管与本案图3D的垂直金属氧化物半导体场效应晶体管334的差异在于比较例的垂直金属氧化物半导体场效应晶体管不具有可接触交界316的第二导电型重掺杂第一区308。
由图4A可知，比较例的垂直金属氧化物半导体场效应晶体管因为不具有第二导电型重掺杂第一区，故其沟槽底部(亦即图中2μm处)相较于装置中的其它位置具有较大的电场密度，而此过大的电场密度会造成晶体管的击穿电压较低。相较之下，由图4B可知，由于本案图3D的垂直金属氧化物半导体场效应晶体管334具有第二导电型重掺杂第一区308，且此设于第二导电型井区312中的第二导电型重掺杂第一区308可接触交界316，即表示此第二导电型重掺杂第一区308邻近栅极结构320的底部320C，故可分散栅极结构底部320C(亦即图4B中2μm处)的电流，并藉此降低栅极结构底部的电流密度以及电场密度，以增加装置的击穿电压。
表一
接着，参见图5、图6及表一。其中图5-6是本发明实施例的垂直金属氧化物半导体场效应晶体管在关闭状态下(亦即栅极偏压为0V)的击穿电压分析图。此分析图是由电脑软件(TCAD)模拟所得，且此实施例是以图3D的垂直金属氧化物半导体场效应晶体管334作测试，且是假设沟槽的深度为2μm。此外，表一是显示本发明实施例的垂直金属氧化物半导体场效应晶体管中，第二导电型重掺杂第一区308的顶边308T至外延层302的顶面302A的距离D1由0.3μm增加至1.4μm时，其击穿电压、导通电流以及导通电阻的变化。
详细而言，图5绘示出图3D的垂直金属氧化物半导体场效应晶体管334中第二导电型重掺杂第一区308的顶边308T至外延层302的顶面302A的距离D1分别为0.3μm、0.5μm、1.0μm及1.2μm的击穿电压分析图，而图6绘示图3D的垂直金属氧化物半导体场效应晶体管334的距离D1由0.3μm增加至1.4μm时，垂直金属氧化物半导体场效应晶体管334的击穿电压的变化。由此两图及表一可知，垂直金属氧化物半导体场效应晶体管334的距离D1越靠近1.0μm时，其击穿电压可越高，且在距离D1为1.0μm可达到25V的击穿电压。易言之，由于此分析是在假设沟槽的深度D2为2μm下所作，故距离D1为沟槽318自外延层302的顶面302A算起的深度D2的例如约0.5倍时(即1μm/2μm)，垂直金属氧化物半导体场效应晶体管可具有较大的击穿电压。此外，如图5所示，在漏极偏压为约20V时，将距离D1由0.3μm增加至1.0μm，可使漏电流由约1E-9A/μm降低至约1E-12A/μm，大幅降低了三个数量级。
此外，参见图7，该图绘示图3D的垂直金属氧化物半导体场效应晶体管334于距离D1为1.0μm时的击穿电压分析图以及图2D的垂直金属氧化物半导体场效应晶体管234于距离D1为1.0μm时的击穿电压分析图。如图7所示，图3D的垂直金属氧化物半导体场效应晶体管334以及图2D的垂直金属氧化物半导体场效应晶体管234具有相似的击穿电压分析曲线，故其皆可有效增加装置的击穿电压。由此可知，藉由于垂直金属氧化物半导体场效应晶体管的靠近栅极结构底部掺杂第二导电型重掺杂第一区，即可达到增加装置的击穿电压的功效。因此，即使本图没绘示出图1G的垂直金属氧化物半导体场效应晶体管134的击穿电压分析曲线，本领域技术人员可知图1G的垂直金属氧化物半导体场效应晶体管134的击穿电压分析曲线应与图7所示的垂直金属氧化物半导体场效应晶体管234及334的击穿电压分析曲线相似，且图1G的垂直金属氧化物半导体场效应晶体管134与图3D的垂直金属氧化物半导体场效应晶体管334以及图2D的垂直金属氧化物半导体场效应晶体管234应具有相同的功效。
接着，参见图8，该图为图3D的垂直金属氧化物半导体场效应晶体管334在导通状态下(亦即栅极偏压为10V)，其距离D1由0.3μm增加至1.4μm时，垂直金属氧化物半导体场效应晶体管334的导通电流分析图。此分析图是由电脑软体(TCAD)模拟所得。此实施例是以图3D的垂直金属氧化物半导体场效应晶体管334作测试，且是假设沟槽的深度为2μm。此外，表一是显示上述测试的导通电流以及相应的导通电阻。
由图8及表一可知，垂直金属氧化物半导体场效应晶体管334的距离D1越靠近1.0μm至1.2μm之间时，其导通电流越高，且导通电阻越低，且在距离D1为约1.15μm时可达到导通电流的最大值以及导通电阻的最小值。易言之，由于此分析是在假设沟槽的深度D2为2μm下所作，故距离D1为沟槽318自外延层302的顶面302A算起的深度D2的例如约0.5倍(即1μm/2μm)至约0.6倍时(即1.2μm/2μm)，垂直金属氧化物半导体场效应晶体管可具有较大的导通电流以及较小的导通电阻，且此距离D1较佳为深度D2的约0.575倍(即1.15μm/2μm)。
综上所述，本发明实施例可利用一邻近栅极结构底部的第二导电型重掺杂第一区以降低栅极结构底部的电场密度，并藉此增加击穿电压。此外，通过调控第二导电型重掺杂第一区的顶边至外延层的顶面的距离，本发明实施例可同时降低导通电阻并增加击穿电压。
虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的制造工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中具有通常知识者可从本发明揭示内容中理解现行或未来所发展出的制造工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明使用。因此，本发明的保护范围包括上述制造工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成单独的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。

Claims (16)

1.一种半导体装置，其特征在于，包括：
一漏极电极；
一基板，重掺杂有一第一导电型且电连接该漏极电极；
一外延层，设于该基板上，该外延层包括：
一第一导电型漂移区，具有该第一导电型，设于该基板上；
一第二导电型井区，具有一第二导电型，且设于该第一导电型漂移区上且延伸至该外延层的一顶面，其中该第二导电型井区与该第一导电型漂移区之间具有一交界，且该第一导电型与该第二导电型不同；
一沟槽，自该外延层的该顶面延伸穿过该第二导电型井区并进入该第一导电型漂移区中；
一栅极结构，设于该沟槽中；
一源极区，设于该栅极结构两侧的该第二导电型井区中，其中该源极区具有该第一导电型；
一第二导电型重掺杂第一区，设于该第二导电型井区中，且接触该第二导电型井区与该第一导电型漂移区之间的该交界；
一层间介电层，设于该外延层上；及
一源极电极，与该源极区电连接。
2.如权利要求1所述的半导体装置，其特征在于，该第二导电型重掺杂第一区具有较靠近该外延层的该顶面的一顶边以及较靠近该基板的一底边，且该第二导电型重掺杂第一区的该底边接触该第二导电型井区与该第一导电型漂移区之间的该交界。
3.如权利要求1所述的半导体装置，其特征在于，该第二导电型重掺杂第一区具有较靠近该外延层的该顶面的一顶边以及较靠近该基板的一底边，其中该第二导电型重掺杂第一区自该第二导电型井区延伸进入该第一导电型漂移区中，且该底边是位于该第一导电型漂移区中。
4.如权利要求1所述的半导体装置，其特征在于，该第二导电型重掺杂第一区具有较靠近该外延层的该顶面的一顶边以及较靠近该基板的一底边，其中该第二导电型重掺杂第一区自该第二导电型井区延伸穿过该第一导电型漂移区且进入该基板中，且该底边是位于该基板中。
5.如权利要求2-4中任一项所述的半导体装置，其特征在于，该第二导电型重掺杂第一区具有较靠近该外延层的该顶面的该顶边以及较靠近该基板的该底边，且该第二导电型重掺杂第一区的该顶边至该外延层的该顶面的距离为该沟槽的深度的0.15-0.8倍。
6.如权利要求2-4中任一项所述的半导体装置，其特征在于，该第二导电型重掺杂第一区与该沟槽间隔有一宽度，该宽度为该第二导电型井区的宽度的0.05-0.3倍。
7.如权利要求1所述的半导体装置，其特征在于，还包括：
一开口，穿过该层间介电层及该源极区并暴露部分该第二导电型井区；及
一第二导电型重掺杂第二区，设于该第二导电型井区暴露的部分；
其中部分该源极电极填入该开口中并与该第二导电型重掺杂第二区电连接。
8.如权利要求1所述的半导体装置，其特征在于，还包括：
一开口，穿过该层间介电层、该源极区及部分该第二导电型井区，并暴露部分该第二导电型重掺杂第一区；
其中部分该源极电极填入该开口中并与该第二导电型重掺杂第一区电连接。
9.如权利要求1所述的半导体装置，其特征在于，该第二导电型重掺杂第一区的掺杂浓度为1e19～5e201/cm3，且该第二导电型重掺杂第一区的厚度不大于2μm。
10.一种半导体装置的制造方法，其特征在于，包括：
提供一基板，重掺杂有一第一导电型，且具有一上表面及一下表面；
形成一外延层于该基板的该上表面上，该外延层具有该第一导电型；
形成一第二导电型重掺杂第一区于该外延层中，该第二导电型重掺杂第一区具有一第二导电型，其中该第一导电型与该第二导电型不同；
形成一第二导电型井区，自该外延层的一顶面延伸入该外延层中，其中该外延层中未形成有该第二导电型井区的部分是作为一第一导电型漂移区，该第一导电型漂移区具有该第一导电型，且该第二导电型井区与该第一导电型漂移区之间具有一交界，其中该第二导电型重掺杂第一区是设于该第二导电型井区中，且接触该第二导电型井区与该第一导电型漂移区之间的该交界；
形成一沟槽，自该外延层的该顶面延伸穿过该第二导电型井区并进入该第一导电型漂移区中；
形成一栅极结构于该沟槽中；
形成一源极区于该栅极结构两侧的该第二导电型井区中，其中该源极区具有该第一导电型；
形成一层间介电层于该外延层上；
形成一源极电极，该源极电极与该源极区电连接；及
形成一漏极电极于该基板的该下表面，该漏极电极与该基板电连接。
11.如权利要求10所述的半导体装置的制造方法，其特征在于，形成该第二导电型重掺杂第一区的步骤包括：
进行一第二导电型掺杂步骤以于该外延层中形成一第二导电型重掺杂暂时区，其中该第二导电型重掺杂暂时区中包括一第二导电型重掺杂第一预定区；
进行一第一导电型掺杂步骤以中和该第二导电型重掺杂暂时区中于该第二导电型重掺杂第一预定区以外的部分的电性，并留下未被中和的该第二导电型重掺杂第一预定区作为该第二导电型重掺杂第一区。
12.如权利要求10所述的半导体装置的制造方法，其特征在于，在形成该层间介电层后，还包括：
进行一蚀刻步骤蚀穿该层间介电层及该源极区以形成一开口，该开口暴露部分该第二导电型井区；
进行一掺杂步骤以于该第二导电型井区暴露的部分形成一第二导电型重掺杂第二区；
其中部分后续的该源极电极填入该开口中并与该第二导电型重掺杂第二区电连接。
13.如权利要求10所述的半导体装置的制造方法，其特征在于，该第二导电型重掺杂第一区具有较靠近该外延层的该顶面的一顶边以及较靠近该基板的一底边，且该第二导电型重掺杂第一区的该顶边至该外延层的该顶面的距离为该沟槽的深度的0.15-0.8倍。
14.如权利要求10所述的半导体装置的制造方法，其特征在于，该第二导电型重掺杂第一区具有较靠近该外延层的该顶面的一顶边以及较靠近该基板的一底边，且该第二导电型重掺杂第一区的该底边接触该第二导电型井区与该第一导电型漂移区之间的该交界，或者该第二导电型重掺杂第一区自该第二导电型井区延伸进入该第一导电型漂移区中，且该底边是位于该第一导电型漂移区中，或者该第二导电型重掺杂第一区自该第二导电型井区延伸穿过该第一导电型漂移区且进入该基板中，且该底边是位于该基板中。
15.一种半导体装置的制造方法，其特征在于，包括：
提供一基板，重掺杂有一第一导电型，且具有一上表面及一下表面；
形成一外延层于该基板的该上表面上，该外延层具有该第一导电型；
形成一第二导电型井区，自该外延层的一顶面延伸入该外延层中，其中该外延层中未形成有该第二导电型井区的部分是作为一第一导电型漂移区，且该第二导电型井区与该第一导电型漂移区之间具有一交界，其中该第二导电型井区具有一第二导电型，该第一导电型漂移区具有该第一导电型，且该第一导电型与该第二导电型不同；
形成一沟槽，自该外延层的该顶面延伸穿过该第二导电型井区并进入该第一导电型漂移区中；
形成一栅极结构于该沟槽中；
形成一源极区于该栅极结构两侧的该第二导电型井区中，其中该源极区具有该第一导电型；
形成一层间介电层于该外延层上；
进行一蚀刻步骤蚀穿该层间介电层、该源极区及部分该第二导电型井区以形成一开口，该开口暴露部分该第二导电型井区；
进行一掺杂步骤以于该第二导电型井区暴露的部分形成一第二导电型重掺杂第一区，其中该第二导电型重掺杂第一区是设于该第二导电型井区中，且接触该第二导电型井区与该第一导电型漂移区之间的该交界；
形成一源极电极，该源极电极与该源极区电连接，且部分该源极电极填入该开口中并直接接触该第二导电型重掺杂第一区；及
形成一漏极电极于该基板的该下表面，该漏极电极与该基板电连接；
其中该第二导电型重掺杂第一区具有较靠近该外延层的该顶面的一顶边以及较靠近该基板的一底边，且该第二导电型重掺杂第一区的该顶边至该外延层的该顶面的距离为该沟槽的深度的0.15-0.8倍。
16.如权利要求15所述的半导体装置的制造方法，其特征在于，该第二导电型重掺杂第一区具有较靠近该外延层顶面的该顶边以及较靠近该基板的该底边，其中该第二导电型重掺杂第一区自该第二导电型井区延伸进入该第一导电型漂移区中，且该底边是位于该第一导电型漂移区中。
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