CN106055503B - 信号线接口 - Google Patents
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Abstract
本发明提供一种信号线接口。其中，本发明的一种系统包括：第一装置，所述第一装置具有被配置为发送同步符号的推挽电路；以及第二装置，所述第二装置通过单线接口耦合到所述第一装置，并且被配置为响应于接收到所述同步信号而在所述推挽电路处于三态相时向所述第一装置发送数据符号。
Description
背景技术
在装置之间双向传输功率并传输数据的信号线接口在电源和/或数据速率的方面受到限制。这些接口通常使用具有耦合至电源的上拉电阻器的开漏/开集电路来实现。利用高的上拉电阻器，从装置的电流消耗受到限制。利用低的上拉电阻器，从装置的电流消耗可以较高，但在数据通信期间，从装置需要强劲的电流吸收器(current sink)。上拉电阻器连同寄生电容具有限制数据速率的长的时间常数。
附图说明
图1例示了根据示例性实施例的系统的电路图。
图2例示了根据另一个示例性实施例的系统的电路图。
图3A例示了根据示例性实施例的从装置至主装置的通信的图示。
图3B例示了根据另一个示例性实施例的从装置到主装置的通信的图示。
图4例示了根据示例性实施例的方法的流程图。
具体实施方式
本公开内容涉及一个系统，该系统包括：主装置，该主装置具有被配置为发送同步符号的推挽电路；以及从装置，该从装置通过单线接口耦合至主装置，并且从装置被配置为，响应于接收到同步符号，在推挽电路处于三态相时向主装置发送数据符号。系统因此在两个通信方向上都具有推/拉驱动器结构，连同在从装置至主装置的通信期间的同步的弱驱动时间段。
图1例示了根据示例性实施例的系统100的电路图。
系统100包括经由单线接口130耦合至从(或者第二)装置120的主(或第一)装置110。外部电容器C外部(Cexternal)耦合在单线接口130与源电压(source voltage)VSS之间。可选的上拉电阻器R耦合在单线接口130与电源电压VCC之间，并且被配置为防止单线接口130浮接。标记为“VCC流”的虚线箭头指示当主装置110向外部电容器C外部和从装置120供应功率时的电源电压路径。
主装置110包括推挽电路，该推挽电路包括供电晶体管PMOS供电(PMOSsupply)和数据晶体管NMOS数据_主(NMOSdata_master)来交替地向外部电容器C供电供应电流或者从外部电容器C外部吸收电流。供电晶体管PMOS供电耦合在电源电压VCC与单线接口130之间。数据晶体管NMOS数据_主耦合在单线接口130与源电压VSS之间。供电晶体管PMOS供电和数据晶体管NMOS数据_主具有相反的极性，并且在示例性实施例中，供电晶体管PMOS供电是PMOS晶体管并且数据晶体管NMOS数据_主是NMOS晶体管。
从装置120包括下拉晶体管NMOS数据_从(NMOSdata_slave)、二极管D、内部电容器C内部(Cinternal)，并可选地包括内部供电晶体管PMOS数据_从(PMOSdata_slave)。下拉晶体管NMOS数据_从耦合在单线接口130与源电压VSS之间。二极管D耦合在单线接口130与内部电容器C内部之间，C内部转而耦合到源电压VSS。二极管D被配置为阻碍内部电容器C内部在单线接口130上的较低电压期间放电。可选的内部供电晶体管PMOS数据_从与二极管D并行耦合，并且被配置为对外部线电容器C外部供电，如下面进一步描述的。
主装置110的推挽电路被配置为通过单线接口130传输功率和数据两者。更具体地来说，推挽电路被配置为当供电晶体管PMOS供电导通并且数据晶体管NMOS数据_主关断时向从装置120和外部电容器C外部传输功率。在这种状态下，从VCC沿着如由图1中的虚线箭头所指示的VCC流动路径拉电流，以便为外部电容器C外部和从装置的内部电容器C内部充电。此外，推挽电路被配置为当供电晶体管PMOS供电关断并且数据晶体管NMOS数据_主导通时传输数据符号。
用于发送数据符号(其可以是比特流)的编码在示例性实施例中是“脉冲位置编码”，其被替代地称为“修正密勒”编码。这是可以应用于单线接口130的最节能的编码，并且经由单线接口130来传输功率和数据符号两者是可能的。如果仅传输数据，则可以使用替代的编码协议(例如，不归零制)来执行从从装置120到主装置110的通信。
在从主装置110到从装置120的通信中利用修正密勒编码，当即将发送具有“1”的值的数据符号时发生调制，也就是说，数据晶体管NMOS数据_从将单线接口130上的电压下拉至源电压VSS。或者，当即将发送具有“0”的值的数据符号时，不发生调制，也就是说，数据晶体管NMOS数据_主并不改变单线接口130上的电压。
当从装置120向主装置110发送数据符号时，下拉晶体管NMOS数据_从导通。与主装置110类似，当即将发送具有“1”的值的数据符号时，发生调制，也就是说，下拉晶体管NMOS数据_从将单线接口130上的电压下拉至源电压VSS，并且当发送具有“0”的值的数据符号时，使单线接口130上的电压处于高电平。
系统100的缺点在从从装置120到主装置110的通信期间出现。如果从装置120的下拉晶体管NMOS数据_从导通以进行数据通信，而同时主装置110的供电晶体管PMOS供电也导通，则结果是从电源电压VCC到源电压VSS的短路。为了纠正这种情形，当从装置120的下拉晶体管NMOS数据_从导通时，主装置110的供电晶体管PMOS供电关断。供电晶体管PMOS供电和数据晶体管NMOS数据_主两者都关断的推挽电路被称为处于三态相(或者高欧姆状态或弱上拉状态)。单线接口130随后处于开路或未定义的状态，该状态允许从装置120确定单线接口130上的电压是高的还是低的。
二极管D防止从装置120的内部电容器C内部在单线接口130上的电压被调制并且外部电容器C外部在放电的时候放电。在调制停止之后，外部电容器C外部被再次充电，直到单线接口130上的电压高于内部电容器C内部的内部电压VDD。接下来，调制再次开始，并且重复放电相和充电相。
可选的内部供电晶体管PMOS数据_从与二极管D并行耦合，并且被配置为保持外部线电容器C外部充电。该可选的内部供电晶体管PMOS数据_从接收与下拉晶体管NMOS数据_从相同的输入。当正在发送数据符号“1”时，下拉晶体管NMOS数据_从将单线接口130上的电压调制到电压源VSS的电压电平，并且内部供电晶体管PMOS数据_从关断。但是当正在发送数据符号“0”时，下拉晶体管NMOS数据_从并不进行调制，并且内部供电晶体管PMOS数据_从导通。内部供电晶体管PMOS数据_从在导通时允许电压将内部电容器C内部充电至由从装置120所定义的电压电平。
可选的电阻器R耦合在单线接口130与电源电压VCC之间。当供电晶体管PMOS供电关断时，存在弱上拉相，并且单线接口130是浮接的。具有例如10-100kΩ的值的电阻器充当上拉电阻器，以防止单线接口130浮接。
作为可选的电阻器R的替代，主装置110可具有并行耦合到供电晶体管PMOS供电的可选的弱供电晶体管PMOS弱，以防止单线接口130浮接。供电晶体管PMOS供电是强上拉，而弱供电晶体管PMOS弱是弱上拉。
图2例示了根据另一个示例性实施例的系统200的电路图。
系统200与图1中示出的系统100类似，除了系统200具有经由单线接口130并行耦合到主装置110的多个从装置120a……120n。
图3A例示了根据示例性实施例的从装置到主装置的通信的图示300A。存在两种不同的通信模式—标准通信和防冲突通信。
主装置110和从装置120并非位于相同芯片上，并且因此它们的内部时钟并不是同步的。通过主装置110发送同步符号以对期间未驱动主装置110(也就是说，在三态相期间，或者在当主装置120具有可选的弱供电晶体管PMOS弱而非可选的上拉电阻器R或除了可选的上拉电阻器R以外还具有可选的弱供电晶体管PMOS弱(如上面所描述的)时的弱供电相期间)的时间帧进行初始化，来同步内部时钟。从装置120接收同步信号，并且随后利用其内部时钟来进行计数，以确定期间其可以向主装置110传输数据符号的该时间帧。
更具体地来说，在从从装置130到主装置110的标准通信期间，主装置110的推挽电路通过单线接口130发送同步符号，该同步符号指示参考(第一)时间段的开始。从装置120知道该同步符号定义了要遵循的评估时间段的时序，在该评估时间段期间，从装置120可以下拉单线接口130上的电压，而不会对整个系统100的电源电压VCC有害。
响应于接收到同步信号，从装置120可以在参考时间段之后的评估(第二)时间段期间向主装置110发送数据符号。当主装置110的推挽电路处于三态相(也就是说，在弱驱动或高欧姆上拉的时间段期间，在该时间段期间，从装置120可以将单线接口130上的电压拉至电压源VSS)时，出现评估时间段。如果主装置110检测到该下拉，则在示例性实施例中，响应被解释为“1”，否则为“0“，但是本公开内容并不限于这方面。如上面所讨论的，在参考时间段期间，主装置110的推挽电路处于拉状态中，并且在评估时间段期间，推挽电路处于三态相。
在图示300A中，参考时间段涉及用粗线表示的同步信号从主装置110到从装置120的通信。在该时间段期间，从装置120监控单线接口130并且测量从高到低以及从低到高的瞬变。取决于瞬态，从装置120随后开始通信。
参考时间段之后的评估时间段涉及在用细线或虚线表示的弱上拉相或三态相期间的从从装置120到主装置110的通信。细线表示主装置110观察到单线接口130而非驱动数据/参考符号。虚线表示从装置120的内部供电晶体管PMOS数据_从下拉单线接口130的电压。在该弱相期间，主装置110监控单线接口130。
防冲突通信(与标准通信相反)通过克服多个从装置120同时响应的问题而允许多个从装置120a……120n的支持(例如，在图2中的系统200中)。换句话说，可能产生多个从装置120同时响应的情形，其中，一个从装置120使单线接口130处于高电压电平，而另一个从装置120将其拉至低电压电平，在这种情况下，主装置110只看到拉至低。防冲突通信协议被设计为克服该问题。
在通信的开始，主装置110可以向从装置120发送防冲突命令，并且随后，从装置120a……120n通过根据防冲突协议进行通信来响应。该协议允许主装置110在从装置120a……120n之间进行分类。在执行防冲突协议之后，主装置110可以使用标准通信来与单个从装置120进行通信。
在根据本示例性实施例的防冲突通信中，在参考时间段之后接着是与数据符号的相应值(例如，“0”和“1”)相对应的多个评估子时间段(例如，子时间段“0”和子时间段“1”)。换句话说，评估时间段被分割成多个评估子时间段。
在与所发送的数据符号的值相对应的多个评估子时间段中的一个评估子时间段期间，一个或多个从装置120进行发送。更具体地来说，如果从装置120正在发送具有“0”的值的数据符号，则从装置在评估子时间段“0”期间进行调制，并且主装置110随后知道从装置120正在发送数据符号“0”。或者，如果从装置120正在发送具有“1”的值的数据符号，则从装置在评估子时间段“1”期间进行调制，并且主装置110随后知道从装置120正在发送数据符号“1”。两个不同的从装置120因此可以分别传输两个不同的数据符号“0”和“1”。防冲突算法的缺点在于降低了比特率来适应多个评估时间段。
在上面所讨论的标准通信中，在单个评估时间段期间的调制表示从装置120正在发送数据符号“01”，而不进行调制表示数据符号“0”。在防冲突通信中，在另一方面，从装置120总是进行调制，只是在与所发送的数据符号的值相对应的不同的评估子时间段。
存在多于一个的从装置120传输相同的数据符号的可能性，在这种情形下，可以执行使用从装置120的身份的公知的防冲突算法，以区分多个从装置120之间的通信。该防冲突算法在本公开内容的范围之外，并且因此这里将不再提供其详细描述。
图3B例示了根据另一个示例性实施例的从装置到主装置的通信的图示300B。
所示出的主装置110与从装置120之间的标准通信与图3A中的标准通信相同，因此这里不需要重复其描述。
图3B中的防冲突通信与图3A中的防冲突通信不同，不同之处在于，针对相对应的评估子时间段中的每个评估子时间段都存在参考子时间段，而不是针对多个评估子时间段具有单个参考时间段。更具体地来说，多个评估子时间段中的每个评估子时间段在多个参考子时间段中的相应的一个参考子时间段之后。正如图3A中的防冲突通信，在与所发送的数据符号的值相对应的多个评估子时间段中的一个评估子时间段期间，一个或多个从装置120进行发送。更具体地来说，如果从装置120正在发送具有“0”的值的数据符号，则从装置在评估时间段“0”期间发送，或者，如果从装置120正在发送具有“1”的值的数据符号，则从装置在评估时间段“1”期间发送。
图3A和图3B例示了根据涉及参考时间段的示例性实施例的从装置到主装置的通信。从主装置110到从装置120的通信并不需要这种参考时间段。
此外，在二进制数据的修正密勒编码的背景下描述了示例性实施例，以形成两级信号，其中，除非数据符号“0”之后是另个一“0”，数据符号“0”不会造成电压电平的变化，在这种情形下，在时间段的最后发生至另一个电平的转变；并且数据符号“1”引起在时间段中间从一个电平转变到另一个电平。本公开内容并不限于这方面。所使用的编码可以是适于想要达到的目的的任何编码。
图4例示了根据示例性实施例的方法的流程图400。
在步骤410处，主(第一)装置110的推挽电路在当推挽电路处于拉状态中时的第一时间段期间通过单线接口130来发送同步信号。
在步骤420处，通过单线接口130耦合到主装置110的从(第二)装置120在第一时间段之后的、当推挽电路处于三态相时的第二时间段期间，向主装置110发送数据符号。
在步骤430处，主装置110的推挽电路在当推挽电路处于推状态中时的第三时间段期间通过单线接口130发送功率。步骤430可以发生在步骤410和420之后，或者替代地，发生在步骤410和420之前。
尽管本文中已经例示了并描述了示例性实施例，但本领域普通技术人员将意识到，在不脱离本公开内容的范围的情况下，各种替代的和/或等同的实施方式可以替代所示出的和描述的具体实施例。本公开内容旨在覆盖本文中所讨论的示例性实施例的任何改编或变型。例如，本文中所讨论的任何信号可以在不实质上改变根本的方法的情况下按比例缩放、缓冲、按比例缩放并进行缓冲、转换为另一状态(例如，电压、电流、电荷、时间、等等)，或者转换为另一状态(例如，从高到低以及从低到高)。此外，可以代替MOS晶体管来使用双极型晶体管(例如，PNP或NPN)。可以代替NPN来使用PNP，并且反之亦然。可以代替NMOS来使用PMOS，并且反之亦然。因此。本发明旨在仅根据所附权利要求来限定本公开内容。
Claims (20)
1.一种用于传输功率和数据的系统，包括：
第一装置，所述第一装置具有被配置为发送同步符号的推挽电路；以及
第二装置，所述第二装置通过双向单线接口耦合到所述第一装置，并且所述第二装置被配置为响应于经由双向单线接口从第一装置接收到所述同步符号而在所述推挽电路处于三态相时经由双向单线接口向所述第一装置发送数据符号。
2.根据权利要求1所述的系统，其中，经由双向单线接口来发送数据符号和功率。
3.根据权利要求1所述的系统，其中，所述推挽电路包括：
供电晶体管，所述供电晶体管耦合在电源电压与双向单线接口之间，并且所述供电晶体管被配置为当所述供电晶体管导通时向所述第二装置提供功率；
数据晶体管，所述数据晶体管耦合在双向单线接口与源之间，并且所述数据晶体管被配置为当所述数据晶体管导通时向所述第二装置发送数据符号和/或所述同步符号，
其中，所述供电晶体管和所述数据晶体管具有相反的极性。
4.根据权利要求3所述的系统，其中，在所述三态相期间，所述供电晶体管和所述数据晶体管两者都关断。
5.根据权利要求3所述的系统，其中，所述供电晶体管是PMOS晶体管，并且所述数据晶体管是NMOS晶体管。
6.根据权利要求1所述的系统，其中，
所述第一装置进一步被配置为在所述推挽电路处于拉状态中时的第一时间段期间发送所述同步符号；并且
所述第二装置进一步被配置为在所述推挽电路处于三态相时的第二时间段期间发送所述数据符号，所述第二时间段在所述第一时间段之后。
7.根据权利要求1所述的系统，进一步包括：
多个第二装置，所述多个第二装置经由双向单线接口并行耦合到所述第一装置。
8.根据权利要求3所述的系统，其中，所述第二装置包括耦合在双向单线接口与所述源之间的下拉晶体管，并且所述第二装置被配置为发送所述数据符号。
9.根据权利要求8所述的系统，其中，所述第二装置进一步包括：
内部电容器；以及
二极管，所述二极管耦合在双向单线接口与所述内部电容器之间，并且所述二极管被配置为阻碍所述内部电容器放电。
10.根据权利要求9所述的系统，其中，所述第二装置进一步包括与所述二极管并行耦合并且被配置为为所述内部电容器供电或充电的晶体管。
11.根据权利要求1所述的系统，进一步包括：
外部电容器，所述外部电容器耦合在双向单线接口与源之间。
12.根据权利要求1所述的系统，进一步包括上拉电阻器或弱供电晶体管，所述上拉电阻器或所述弱供电晶体管耦合在双向单线接口与电源电压之间，并且被配置为防止双向单线接口浮接。
13.一种用于传输功率和数据的方法，包括：
由第一装置的推挽电路通过双向单线接口在第一时间段期间发送同步符号；
由第二装置通过双向单线接口在第二时间段期间向所述第一装置发送数据符号，所述第二装置与所述第一装置耦合，所述第二时间段在所述第一时间段之后，
其中，所述推挽电路在所述第一时间段期间处于拉状态，并且所述推挽电路在所述第二时间段期间处于三态相。
14.根据权利要求13所述的方法，其中，
所述第二时间段包括与数据符号的相应值相对应的多个第二子时间段，并且
在所述多个第二子时间段中的与被发送的所述数据符号的值相对应的一个第二子时间段期间，由所述第二装置进行的所述发送发生。
15.根据权利要求13所述的方法，其中：
所述第一时间段包括第一多个子时间段，
所述第二时间段包括与数据符号的相应值相对应的多个第二子时间段，所述多个第二子时间段中的每个第二子时间段都在所述多个第一子时间段中相应的一个第一子时间段之后，并且
在所述多个第二子时间段中的与被发送的所述数据符号的值相对应的一个第二子时间段期间，由所述第二装置进行的所述发送发生。
16.根据权利要求13所述的方法，进一步包括：
在所述推挽电路处于推状态中时的第三时间段期间，由所述第一装置的所述推挽电路通过双向单线接口发送功率。
17.一种主装置，包括推挽电路，所述推挽电路被配置为当所述推挽电路处于拉状态中时经由双向单线接口向从装置发送同步符号，并且所述推挽电路响应于所述同步符号，在所述推挽电路处于三态相或处于弱供电相时，经由双向单线接口从所述从装置接收数据符号。
18.根据权利要求17所述的主装置，其中，经由双向单线接口来发送数据符号和功率。
19.根据权利要求17所述的主装置，其中，所述推挽电路包括：
供电晶体管，所述供电晶体管耦合在电源电压与双向单线接口之间，并且所述供电晶体管被配置为当所述供电晶体管导通时向所述从装置提供功率；以及
数据晶体管，所述数据晶体管耦合在双向单线接口与源之间，并且所述数据晶体管被配置为当所述数据晶体管导通时向所述从装置发送数据符号和/或所述同步符号，
其中，所述供电晶体管和所述数据晶体管具有相反的极性。
20.根据权利要求19所述的主装置，其中，在所述三态相期间，所述供电晶体管和所述数据晶体管两者都关断。
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