CN106029897A

CN106029897A - 使用堆叠晶片技术的基于纳米孔的测序芯片

Info

Publication number: CN106029897A
Application number: CN201580010450.1A
Authority: CN
Inventors: H.田
Original assignee: Genia Technologies Inc
Current assignee: F Hoffmann La Roche AG
Priority date: 2014-03-25
Filing date: 2015-03-11
Publication date: 2016-10-12
Anticipated expiration: 2035-03-11
Also published as: US10006899B2; US20150275287A1; EP3122891A4; EP3122891A1; CA2939287C; CN106029897B; JP2017507653A; CA2939287A1; WO2015148127A1; ES2731431T3; JP6285562B2; EP3122891B1

Abstract

公开一种基于纳米孔的测序芯片。测序芯片包括由第一晶片制成的第一部分。第一部分包括纳米孔单元的阵列。第一部分进一步包括连接到一个或多个纳米孔单元的测量电路，测量电路产生输出测量信号。第一部分进一步包括传输输出测量信号的一个或多个孔。测序芯片进一步包括由第二晶片制成的第二部分，第二部分包括接收输出测量信号的一个或多个对应孔。

Description

使用堆叠晶片技术的基于纳米孔的测序芯片

背景技术

近些年来半导体产业内的微小型化中的进展已经使生物技术专家能够开始将传统上庞大的感测工具打包到越来越小的形状因子中，打包到所谓的生物芯片上。将合期望的是开发用于生物芯片的使它们更加鲁棒、高效且成本有效的技术。

附图说明

在以下详细描述和附图中公开本发明的各种实施例。

图1图示基于纳米孔的测序芯片中的单元100的实施例。

图2图示利用Nano-SBS技术执行核苷酸测序的单元200的实施例。

图3图示利用预加载的标签执行核苷酸测序的单元的实施例。

图4图示用于利用预加载的标签进行核酸测序的过程400的实施例。

图5A图示包括两个分离晶片（502和504）的堆叠晶片基于纳米孔的测序芯片500的实施例。

图5B图示堆叠晶片基于纳米孔的测序芯片500的剖视图。

图6图示包括两个分离晶片（顶部晶片602和底部晶片604）的堆叠晶片基于纳米孔的测序芯片600的实施例。

图7A图示单元的M x N组块的实施例。

图7B图示bank8k块的实施例。

图8图示扫描序列的实施例。

图9图示扫描序列的实施例。

图10图示其中可以一次扫描阵列的一部分的实施例。

图11图示用于测量单元中的电流的模拟电路的实施例。

图12图示用于测量单元中的电流的模拟电路的实施例。

具体实施方式

本发明可以以众多方式实现，包括作为过程；装置；系统；组合物；体现在计算机可读存储介质上的计算机程序产品；和/或处理器，诸如被配置成执行存储在耦合到处理器的存储器上和/或由其提供的指令的处理器。在本说明书中，本发明可以采取的这些实现方式或任何其它形式可以被称为技术。一般而言，所公开的过程的步骤次序可以在本发明的范围内更改。除非另行声明，否则诸如描述为被配置成执行任务的处理器或存储器之类的组件可以实现为临时被配置成在给定时间处执行该任务的一般组件，或者制造成执行该任务的特定组件。如本文所使用的那样，术语“处理器”是指被配置成处理数据诸如计算机程序指令的一个或多个设备、电路和/或处理核。

以下连同图示本发明的原理的附图一起提供本发明的一个或多个实施例的详细描述。结合这样的实施例来描述本发明，但是本发明不限于任何实施例。本发明的范围仅由权利要求限制并且本发明涵盖众多替选方案、修改和等同方案。在以下描述中阐述众多特定细节以便提供本发明的透彻理解。这些细节出于示例的目的而提供并且本发明可以在没有这些特定细节中的一些或全部的情况下根据权利要求来实践。出于清楚的目的，没有详细描述涉及本发明的技术领域中已知的技术材料以便不使本发明不必要地模糊。

具有在内部直径方面一纳米的量级上的孔（pore）大小的纳米孔隔膜器件已经显示出在快速核苷酸测序中的前途。当跨沉浸在传导流体中的纳米孔施加电压电势（voltagepotential）时，可以观察归因于跨纳米孔的离子传导的小离子电流。电流的大小对孔大小敏感。

基于纳米孔的测序芯片可用于DNA测序。基于纳米孔的测序芯片合并被配置为阵列的大量传感器单元。例如，一百万个单元的阵列可以包括1000行乘1000列的单元。

图1图示基于纳米孔的测序芯片中的单元100的实施例。脂质双层102形成在单元的表面之上。包含可溶蛋白质纳米孔跨膜分子复合物（PNTMC）和感兴趣的分析物的散装（bulk）电解质114被直接放置到单元表面上。通过电穿孔将单个PNTMC 104插入到脂质双层102中。阵列中的各个脂质双层在化学上或电学上不被连接到彼此。因此，阵列中的每一个单元是独立测序机，从而产生对于与PNTMC相关联的单个聚合物分子唯一的数据。PNTMC104处理分析物并且调制通过否则不可渗透的双层的离子电流。

继续参照图1，模拟测量电路112连接到电解质薄膜108覆盖的金属电极110。电解质薄膜108通过离子不可渗透的脂质双层102与散装电解质114隔离。PNTMC 104横穿脂质双层102并且提供用于使离子电流从散装液体流动到金属电极110的仅有路径。金属电极110还被称为工作电极（WE）。单元还包括反电极/参考电极（CE/RE）116，其是电化学电势传感器。

在一些实施例中，纳米孔阵列使能够通过合成（Nano-SBS）技术实现使用基于单个分子纳米孔的测序的并行测序。图2图示利用Nano-SBS技术执行核苷酸测序的单元200的实施例。在Nano-SBS技术中，对模板202进行测序并且将引物引入到单元200。对于该模板-引物复合物，向散装水相添加四个不同标记的核苷酸208。当正确标记的核苷酸与聚合酶204复合时，标签尾部定位在纳米孔206的筒体中。在正确核苷酸的经聚合酶催化的合并之后，保持在纳米孔206的筒体中的加标签的多磷酸盐生成唯一离子电流阻塞信号210，从而由于标签的不同化学结构而电子识别所添加的碱基。

图3图示将要利用预加载的标签执行核苷酸测序的单元的实施例。纳米孔301形成在隔膜302中。酶303（例如聚合酶，诸如DNA聚合酶）与纳米孔相关联。在一些情况下，聚合酶303共价附着到纳米孔301。聚合酶303与要测序的单链核酸分子304相关联。在一些实施例中，单链或双链核酸分子304是圆形的。在一些情况下，核酸分子304是线性的。在一些实施例中，核酸引物305杂交到核酸分子304的部分。聚合酶303使用单链核酸分子304作为模板来催化核苷酸306到引物305上的合并。核苷酸306包括标签种类（“标签”）307。

图4图示用于利用预加载的标签进行核酸测序的过程400的实施例。阶段A图示如图3中所描述的组件。阶段C示出加载到纳米孔中的标签。“加载的”标签可以是保持在纳米孔中或附近和/或定位在纳米孔中持续明显的时间量（例如，0.1毫秒（ms）到1000 ms）的一个。在一些情况下，在从核苷酸释放之前在纳米孔中加载预加载的标签。在一些实例中，如果标签在核苷酸合并事件时被释放之后经过纳米孔（和/或由其检测到）的概率合适地高，例如90%至99%，则预加载标签。

在阶段A处，带标签的核苷酸（四个不同类型：A，T，G或C中的一个）不与聚合酶相关联。在阶段B处，带标签的核苷酸与聚合酶相关联。在阶段C处，将聚合酶对接到纳米孔。在对接期间通过电动力将标签拉动到纳米孔中，所述电动力诸如在存在由跨隔膜和/或纳米孔施加的电压生成的电场的情况下生成的力。

相关联的带标签的核苷酸中的一些是与单链核酸分子配对的碱基（例如，A与T并且G与C）。然而，相关联的带标签的核苷酸中的一些不是与单链核酸分子配对的碱基。这些未配对的核苷酸典型地在比正确配对的核苷酸保持与聚合酶相关联的时间尺度更短的时间尺度内被聚合酶排斥。由于未配对的核苷酸仅仅暂时与聚合酶相关联，如图4中所示出的过程典型地超出阶段D不继续进行。例如，未配对的核苷酸在阶段B处或在过程进入阶段C之后不久被聚合酶排斥。

在将聚合物对接到纳米孔之前，经过纳米孔的电流为~30皮安（pA）。在阶段C处，流过纳米孔的电流为大约6 pA、8 pA、10 pA或12 pA，每一个安培数对应于带标签的核苷酸的四种类型中的一种。聚合酶经历异构化和转磷酸反应以将核苷酸合并到生长核酸分子中并且释放标签分子。在阶段D处，经释放的标签经过纳米孔。由纳米孔检测标签。特别地，当标签保持在纳米孔中时，由于标签的不同化学结构而生成唯一离子电流阻塞信号（例如，参见图2中的信号210），从而电子识别所添加的碱基。重复循环（即，阶段A到E或阶段A到F）允许核酸分子的测序。

在一些情况下，未合并到生长核酸分子中的带标签的核苷酸还将经过纳米孔，如图4的阶段F中所看到的那样。在一些实例中，未合并的核苷酸可以通过纳米孔检测，但是方法提供用于至少部分地基于在纳米孔中检测核苷酸的时间来区分合并的核苷酸和未合并的核苷酸的构件。绑定到未合并的核苷酸的标签快速经过纳米孔并且被检测持续短时间段（例如，小于10ms），而绑定到合并的核苷酸的标签被加载到纳米孔中并且被检测持续长时间段（例如，至少10ms）。

在一些实施例中，离子电流（例如，参见图2中的信号210）由每一个单元中的模拟测量电路112（参见图1）读取，转换成数字信息并且从芯片传输出来。在一些实施例中，现场可编程门阵列（FPGA）或专用集成电路（ASIC）接收经传输的数据，处理数据，并且向计算机转发数据。然而，随着基于纳米孔的测序芯片缩放成包括越来越多的单元，去往和来自基于纳米孔的测序芯片的总传输数据速率可以增加至无法实现的速率。例如，具有128k单元的基于纳米孔的测序芯片可能要求每一个以每秒一吉比特的十六个通道，而具有一百万、一千万或一亿个单元的芯片可能分别要求每通道以每秒一吉比特的160个通道、1600个通道或16,000个通道。

基于纳米孔的测序芯片的总传输数据速率可以通过许多方式减少。在一些实施例中，数字压缩技术可用于压缩基于纳米孔的测序芯片上的数据中的一些，然后经压缩的数据可以以较低传输速率从芯片传输出来。在一些实施例中，可以在基于纳米孔的测序芯片上（例如，使用碱基读出技术）处理数据中的一些。经处理的数据可以从芯片传输出来，例如到计算机用于进一步处理。替选地，经处理的数据可以由基于纳米孔的测序芯片用于检测事件并且响应于所检测到的事件而生成控制信号。所生成的控制信号可以作为输入控制信号被馈送回到各个单元或单元组中。因为检测和决定中的一些在芯片上做出，所以要求更少的数据从芯片传输出用于进一步处理并且可以向芯片传输较少控制数据，并且还可以减少用于生成控制数据的响应时间。

如以上所示出的那样，随着基于纳米孔的测序芯片缩放成包括更多单元，芯片可以包括不同类型的组件，例如模拟、数字和存储器组件。不同类型的组件可以划分到垂直堆叠的两个或更多晶片中以形成堆叠晶片基于纳米孔的测序芯片。例如，每一个堆叠晶片包括不同类型的组件，例如仅模拟组件和仅数字组件。将数字组件和模拟组件分离到不同晶片中的一个优点在于其消除对于芯片上的混合信号晶片的需要，其比可以利用不同类型的技术（例如，用于模拟设计的180nm技术和用于数字设计的28nm技术）单独设计的模拟晶片或数字晶片更加昂贵。

图5A图示包括由两个分离晶片（502和504）制成的两个部分的堆叠晶片基于纳米孔的测序芯片500的实施例。在图5A中，将顶部晶片502和底部晶片504示出为两个分离晶片。图5B图示堆叠晶片基于纳米孔的测序芯片500的剖视图。如图5B中所示出那样，在底部晶片504的顶部上垂直堆叠顶部晶片502。

参照图5A，顶部晶片502包括纳米孔单元阵列506。纳米孔单元阵列506可以包括配置为阵列的大量传感器单元。例如，一百万个单元的阵列可以包括1000行乘1000列的单元。

顶部晶片502包括纳米孔单元阵列506，包括每一个单元的对应模拟测量电路（例如，参见模拟测量电路112）。在一些实施例中，可以在180nm技术中设计模拟电路。在一些实施例中，将来自各个单元的模拟信号从单元路由至模拟到数字转换器（ADC），其中将模拟信号转换成对应数字信号。进一步将数字信号路由至顶部晶片502的外围并且通过多个孔（via）508（例如，硅通孔（TSV））传输至底部晶片504的外围。孔是穿过一个或多个邻近层的平面的物理电子电路中的层之间的电气连接。在一些实施例中，孔508可以具有4μm的直径。沿顶部晶片和底部晶片的外围放置孔还被称为外围堆叠。

底部晶片504包括数字逻辑电路。在一些实施例中，可以在28nm技术中设计数字电路。在一些实施例中，从顶部晶片502传输的信号中的一些可以通过多个输入/输出（I/O）焊盘510从基于纳米孔的测序芯片500传输出来，而不由底部晶片504进一步处理。从顶部晶片502传输的信号中的一些可以由定位在底部晶片504上的逻辑进一步处理或压缩。然后从基于纳米孔的测序芯片500传输出来经处理的数据，例如到计算机或一块硬件，用于进一步处理。替选地，经处理器的数据可以由基于纳米孔的测序芯片500用于检测事件并且响应于所检测到的事件生成控制信号。所生成的控制信号可以通过多个孔508发送至顶部晶片502然后作为输入控制信号而被馈送回到各个单元或单元组中。信号可以通过I/O焊盘510从计算机或基于纳米孔的测序芯片500外部的源传输至底部晶片504。这些信号可以用作输入或控制信号用于控制顶部晶片502或底部晶片504上的任何逻辑或电路。对于前一种情况，通过孔508将信号引导至顶部晶片502然后将其路由至特定区、特定单元或特定单元组。

在一些实施例中，每一个ADC可以划分成两个部分：ADC的一个部分定位在顶部晶片502上，并且ADC的其余部分定位在底部晶片504上。

参照图5B，在底部晶片504的顶部上垂直堆叠顶部晶片502，其中氧化物层524将两个层接合在一起。在一些实施例中，顶部晶片502和底部晶片504每一个包括多个金属层M1（512）至M6（514）以及氧化硅层（516和522）。孔508提供金属层之间的电气连接。通过孔508在顶部晶片502与底部晶片504之间传输信号。在一些实施例中，孔508填充有钨。

图6图示包括两个分离晶片（顶部晶片602和底部晶片604）的堆叠晶片基于纳米孔的测序芯片600的实施例。顶部晶片602包括纳米孔单元阵列606。在该实施例中，孔608放置在晶片的外围。底部晶片604包括I/O焊盘610。

信号可以通过I/O焊盘610从基于纳米孔的测序芯片600外部的源或计算机传输至底部晶片604。这些信号可以用作输入或控制信号用于控制顶部晶片602或底部晶片604上的任何逻辑或电路。这种类型的信号的示例包括功率和地信号。将功率和地信号通过孔608引导至顶部晶片602然后将其路由至特定区、特定单元或特定单元组。

通过孔608传输的一些信号包括来自纳米孔单元阵列606的输出信号。将来自各个单元的模拟信号从单元路由至模拟到数字转换器（ADC）612，其中将模拟信号转换成对应数字信号。将数字信号进一步路由至顶部晶片602的外围并且通过多个孔608将其传输至底部晶片604的外围。数字信号可以由帧缓冲器624接收和保存。数字信号中的一些可以被进一步发送至不同模块（例如，压缩器626和低电压差分信号传输（LVDS）模块628）用于进一步处理。

在一些实施例中，在纳米孔单元阵列616中的单元的不同行614和/或不同列616之间共享每一个ADC 612。底部晶片604上的行和列控制器622向行和列驱动器（618和620）发送控制信息，行和列驱动器又将对应于纳米孔单元阵列606中的纳米孔单元的不同行和列的输出信号驱动到其对应ADC 612上。

通过孔608传输的一些信号包括作为输入信号或控制单独单元的控制信号而被路由到特定纳米孔单元中的信号。输入或控制信号可以由底部晶片604上的模块响应于某些所检测到的事件而生成。输入或控制信号可以由基于纳米孔的测序芯片600外部的一块硬件或计算机响应于某些所检测到的事件而生成。这些类型的信号的示例包括已知为seta、setb、V_A、V_B、行选择和重置的信号，如以下将更加详细描述的那样（参见，例如图7B、图11和图12）。

在一些实施例中，将纳米孔阵列划分成单元组块（bank）。图7A图示单元的M x N组块的实施例。行选择和列选择线用于控制各个单元的状态。M和N可以是任何整数。例如，在大小方面为8k的组块（称为bank8k）可以包括64 x 128个单元。

图7B图示bank8k块的实施例。bank8k组装块可以被配置为64行乘128列，如图7B中所示出那样。每一个bank8k块可以是具有用于读取/扫描的行和列寻址逻辑、写入地址解码器、模拟到数字转换器（ADC）和双缓冲输出的完整子系统。

由于每一个组块是自治的，纳米孔阵列可以通过添加附加组块来缩放。例如，128k阵列可以实现为十六个bank8k元件。512k阵列可以实现为bank8k元件的8x8阵列。在一些实施例中，纳米孔阵列可以缩放成包括数百万个单元。小的全局控制块可以用于生成控制信号以选择组块并且设置单元施加电压。

在一些实施例中，bank8k块的读取路径和写入路径分离并且以时间多路复用方式操作。例如，读取之后跟随写入。每一行通过执行在行中的所有单元的模拟到数字转换来进行扫描。随后，软件可以可选地将值写入到相同行中的任何单元以便更新状态，从而在两个不同施加电压之间进行选择。

每一个bank8k块合并三十二个ADC 702，其中每一个ADC 702连接到4个列。列计数器（colcnt）704生成4比特列选择总线（csel）706。csel总线706控制32个分离的4:1模拟多路复用器708并且选择将4个列中的哪一个在电学上连接到ADC 702。要指出的是，从给定行读取的顺序单元在物理上被定位为col0，col4，…，col1，col5，…等。以16比特跨阵列分割（stripe）数据。类似地，将16比特数据写入到单元作为：

d[0:7]→ {col0, col16, …, col112}

d[8:15]→ {col1, col17, …, col113}

在扫描模式中，并行读出被使能的所有组块。

在一些实施例中，行扫描要求读取16列，其中每一个列要求16个时钟循环。因此，行中的所有单元在256个时钟或以128MHz时钟速率的2μs中读取。预充电周期在已经扫描行之后立即发生并且持续2μs。

bank8k与在时钟的上升沿上捕获到的所有信号完全同步，包括ast 710、wr712和多路复用的地址数据总线714（ad[15:0]）。在第一时钟循环期间，利用当地址选通710（ast）信号为高时在时钟的上升沿上由地址锁存器716（alat）捕获的写入地址来驱动ad[15:0]。解码七个锁存的地址（la）718比特以确定将哪个组块和字数据写入。在第二时钟循环期间，应当利用数据驱动ad[15:0]，并且应当将wr 712信号断言为高以指示这是数据写入循环。因此，正常写入要求两个循环：地址循环（由ast 710信号指示），随后是数据循环（由wr 712信号指示）。

存在三种写入类型：

·组块使能寄存器写入

·控制寄存器写入

·组块单元A/B选择写入

锁存的地址718的比特中的一些la[8:7]用于确定写入类型，如以下表1中所示出的那样：

la[8:7]	写入类型
		00	单元A/B选择
01	组块使能寄存器
		10	控制寄存器

表1。

行选择（rs）移位寄存器720逻辑和列计数器704（colcnt）一起操作以执行bank8k块中的所有单元的光栅扫描。在完全积分周期之后，通过将行选择722（rs）信号断言为高来读出行。一起，行选择722和列选择704使单个单元能够驱动给定列。行内的八个列并行读出，每一个连接到不同的ADC。所选单元使用单元内的源极跟随器放大器将积分电容器上的电压驱动到列线上。

行选择逻辑是在每一个bank8k块内复制的64比特移位寄存器（sr64寄存器720）。在已经读取行中的所有列之后，外部FPGA（现场可编程门阵列）可以断言nvtrow信号724，其使sr64寄存器720移位。一旦已经扫描整个子窗口场（sub-windowed field），外部FPGA就断言nxtscan 726，其通过将1比特移位到第一触发器中来将sr64寄存器720重置回到行零。通过改变nxtrow 724和nxtscan 726信号的周期和持续时间，正被扫描的阵列可以被窗口化，如以下将更加详细描述的那样。

预充电在逐行的基础上发生。行在已经通过ADC对行进行采样之后立即进入预充电模式。每一个行具有当断言nxtrow 724信号时对row_enable信号采样的触发器。

此外，行选择移位寄存器720还用于通过将第n个预充电信号连接到第（n+1）行选择信号来生成行预充电信号：

Pre[n] = rs[n+1]

行在紧接在已经读取它之后的行扫描周期期间预充电。该比特移位预充电连接实现为以64为模的运算，并且因此precharge[63]逻辑连接到rs[0]。

图8图示扫描序列的实施例，在已经读取所有64行（连同任何居间写入）之后，断言nxtscan信号在行0处重新启动扫描过程。

图9图示扫描序列的实施例。通过断言CDS引脚来使能相关双采样（CDS）。在没有CDS的正常测量模式中，测量电容器上的电压，并且随后断言nxtrow引脚以便可以读取下一行。在正读取行N+1时预充电行N。因此，行在其已经被读取之后立即重置。断言CDS引脚允许刚刚已经预充电的行被读取。因此，可以在完成预充电之后立即读取重置电压的值并且随后在稍后时间处再次读取。通过减去两个测量，减少预充电晶体管1114的kT/C热噪声。此外，还减少单元中的有源跟踪器和积分器电容之间的电荷共享分压器效应。要指出的是，当执行相关双采样时，有效测量速率减少一半，由于要求两个ADC转换用于每一个积分电流测量。

行和列地址由nxtrow 724和nxtscan 726信号控制。将nxtrow 724输入断言为高使列地址和移位寄存器被重置到0并且使行地址以一移位。将nxtscan 726输入断言为高使行和列地址被重置到0。

在正常操作中，扫描每一个组块内的整个8K单元阵列。ADC要求16个时钟循环以执行转换，并且执行16个这样的转换以便转换整个行。因此，每一行要求256个时钟循环（2.0μs@128MHz）。

因此，为了扫描整个8K单元阵列，每256个循环断言nxtrow 724信号并且针对每16,384个循环中的一个循环断言nxtscan 726信号。使用以128MHz运行的典型时钟产出7.8kHz（128μs周期）的采样速率。然而可能的是通过扫描阵列的子集来折衷所扫描的单元的数目以得到更高的扫描速率。例如，可以通过在2048个时钟之后断言nxtscan 726信号来扫描阵列的行的顶部四分之一，如图10中所示出的那样。采样速率增加到四倍，从~8kHz增加至~32kHz。然而，积分时间和电压信号也减少到四分之一，从而导致信噪比（SNR）的降级。

在以上示例中，扫描阵列的四分之一。然而，可以一次扫描阵列的更大或更小部分。例如，可以一次扫描完全阵列的行的1/2或1/3。

在以上示例中，阵列的四分之三留下未被扫描。在一些实施例中，在多个通道（pass）中扫描整个阵列。第一通道如以上描述的那样。第二过程留下nxtrow 724信号被断言持续16个接连时钟循环以绕过前16行并且在第17行开始新的扫描。然后在断言nxtscan726之前正常执行阵列的下个四分之一的扫描以重置扫描移位寄存器。第三个四分之一跳过32行并且在第33行开始扫描以扫描最后的16行。

因此，通过时间交错，以比正常高得多的速率扫描整个阵列。实际采样率没有改进，由于扫描阵列的所有四个四分之一所要求的时间不改变。存在插入在四分扫描中的每一个之间的实际上“死区时间（dead times）”。在一些情况下，电流使得电压测量在正常8kHz扫描速率处饱和。因此，通过时间交错的更快扫描，在没有饱和的情况下获得阵列中的这些高电流单元的读数。软件需要知晓预充电信号并且执行所期望的区的双扫描。

在每一个单元中，以不同施加电压测量电流。单元包括用来向电极施加恒定电压（DC电压）或交流电压波形（AC电压）并且同时测量低电平电流的电路。

在一些实施例中，向包含在安装到管芯表面的传导柱体内的液体施加电压电势。向孔的顶侧施加该“液体”电势并且其对阵列中的所有单元是公共的。孔的底侧具有暴露的电极，并且每一个传感器单元可以向其电极施加不同的底侧电势。在顶部液体连接和孔的底侧上的每一个单元的电极连接之间测量电流。传感器单元测量如由孔内约束的分子复合物调制的通过孔行进的电流。

图11图示用于测量单元中的电流的模拟电路的实施例。电路通过电极-感测（ELSNS）节点1102在电学上连接到在电化学上活性的电极（例如，AgCl）。电路包括晶体管1104。晶体管1104可以是执行两个功能的NMOS或n沟道MOSFET（金属氧化物半导体场效应晶体管）。受控电压电势可以施加到ELSNS节点1102，并且受控电压电势可以通过改变到控制晶体管1104的运算放大器1108的输入上的电压来变化，其充当源极跟随器。晶体管1104还作为电流传送器操作以将电子从电容器1106移动到ELSNS节点1102（并且反之亦然）。来自晶体管1104的源极引脚的电流直接且精确地传播至其漏极引脚，从而在电容器1106上积聚电荷。因此，晶体管1104和电容器1106一起充当超紧凑积分器（UCI）。

UCI用于根据以下等式通过测量积分到电容器1106上的电压中的改变来确定源自电极或沉到电极的电流：

I*t = C*∆V 其中，I：电流

t：积分时间

C：电容

∆V：电压改变

典型操作涉及将电容器1106预充电至已知且固定的值（例如VDD=1.8V），然后在固定间隔t处测量电压改变。对于操作在128MHz处的8K组块，每一个单元积分持续~128μs。在一个示例中：

C = 5 fF

I = 20 pA

t = 128 μs

∆V = I*t/C

= 20 pA*128 μs/5 fF

=512 mV。

在该示例中，ADC的分辨率在毫伏的量级上。积分的电压可以通过将时钟速率减少至小于128MHz来增加，从而增加积分周期。

在以上电路中，最大电压摆动为~1V，并且因而电路以高于~32pA的电流饱和。饱和限制可以通过减少扫描窗口以有效地增加单元扫描速率来增加。通过交错快速和缓慢扫描。可以增加可以测量的电流的动态范围。

晶体管1104通过从积分电容器1106向电极移动电荷来充当电流传送器。晶体管1104还充当电压源，其通过运算放大器反馈回路在电极上施加恒定电压。列驱动晶体管1110被配置为源极跟随器，以便缓冲电容器电压并且提供积分电压的低阻抗表示。这防止电荷共享改变电容器上的电压。

晶体管1112是连接到行选择（rs）信号的晶体管。其被用作行接入设备，其中其源极处的模拟电压输出作为与许多其它单元共享的列而连接。仅使能列连接的AOUT信号的单个行以便测量单个单元电压。

在替选的实施例中，行选择晶体管（晶体管1112）可以通过将列驱动晶体管1110的漏极连接到行可选“切换的轨道”来省略。

预充电晶体管1114用于将单元重置到从其对电压进行积分的预确定的起始电压。例如，向vpre和pre二者施加高电压（例如，VDD=1.8V）将会将电容器1106上拉至（VDD-Vt）的预充电值。准确的起始值可以使二者在单元之间（由于预充电晶体管1114的Vt变化）以及在测量之间（由于重置切换热噪声（噪声）变化。可能的是通过将预充电电压限制到小于VDD-Vt来消除该Vt变化。在该情况下，预充电晶体管1114将一直上拉至vpre电压。然而，甚至在该情况下，kT/C噪声仍旧存在。作为结果，相关双采样（CDS）技术用于测量积分器起始电压和结束电压以确定积分周期期间的实际电压改变。CDS通过两次测量积分电容器1106上的电压来完成：一次在测量循环的开始并且一次在测量循环的结尾。

还要指出的是，预充电晶体管1114的漏极连接到受控电压vpre（重置电压）。在正常操作中，vpre被驱动到电极电压以上的固定电压。然而，其还可以被驱动到低电压。如果预充电晶体管1114的vpre节点事实上被驱动到地，则电流流动反向（即，电流通过晶体管1104和预充电晶体管1114从电极流动到电路中），并且源极和漏极的概念交换。（关于液体参考的）施加到电极的负电压由vpre电压控制，假定晶体管1114和1104的栅极电压至少比vpre大阈值。因此，vpre上的地电压可以用于向电极施加负电压，例如以完成电穿孔或双层形成。

ADC在重置之后立即测量AOUT电压并且在积分周期之后再次测量（即执行CDS测量）以便确定在固定时间段期间积分的电流。ADC可以在每列实现。分离的晶体管可以作为模拟多路复用器用于每一列以在多个列之间共享单个ADC。列多路复用因子可以取决于针对噪声、精度和吞吐量的要求而变化。

在一些替选的实施例中，如图11中所示出的运算放大器/晶体管组合可以由如图12中所示出的单个晶体管取代。

在一些实施例中，可以在单元内或单元组内放置孔。在单元内或在单元组内放置孔被称为单元级堆叠。单元级堆叠可以在孔具有相对于孔被放置所在的单元或单元组为小的截面区域时使用。例如，用于单元级堆叠中的孔可以具有1μm的直径。

在图5A、图5B和图6中，堆叠晶片基于纳米孔的测序芯片（500和600）中的每一个具有两个晶片。然而，在一些其它实施例中，堆叠晶片基于纳米孔的测序芯片可以具有垂直堆叠在一起的两个或更多晶片。

在一个实施例中，堆叠晶片基于纳米孔的测序芯片包括三个晶片。存储器组件和逻辑组件定位在底部晶片上。单元阵列在顶部和中间晶片之间划分；例如，单元100的模拟测量电路112（参见图1）放置在中间晶片上，而单元100的其余组件放置在顶部晶片上。

在一个实施例中，堆叠晶片基于纳米孔的测序芯片包括三个晶片。顶部晶片包括单元阵列和模拟组件。中间晶片包括存储器组件。底部晶片包括逻辑组件。在该实施例中，存储器组件和逻辑组件定位在分离晶片上使得每一个晶片可以使用不同类型的技术来设计。可以使用单元级堆叠使得孔在晶片之间递送信号。假设来自单元的模拟输出信号需要与值比较，并且需要基于比较做出决定。模拟输出信号被路由至定位在顶部晶片上的比较器。孔向比较器递送对应于单元的存储在存储器组件中的值，使得可以做出模拟输出信号与所存储的值的比较。比较结果可以通过孔进一步递送至定位在底部晶片上的逻辑组件，其中可以做出决定。在一些实施例中，逻辑组件可以由多个单元共享。例如，来自四个不同单元的比较结果可以通过单个孔递送至共享逻辑组件，其中做出检测/决定。

尽管已经出于清楚理解的目的而以某种细节描述了前述实施例，但是本发明不限于所提供的细节。存在实现本发明的许多替选的方式。所公开的实施例是说明性而非限制性的。

Claims

1.一种基于纳米孔的测序芯片，包括：

由第一晶片制成的第一部分，第一部分包括：

纳米孔单元的阵列；

连接到一个或多个纳米孔的测量电路，测量电路产生输出测量信号；以及

传输输出测量信号的一个或多个孔；以及

由第二晶片制成的第二部分，第二部分包括：

接收输出测量信号的一个或多个对应孔。

2.权利要求1的基于纳米孔的测序芯片，其中由第一晶片制成的第一部分和由第二晶片制成的第二部分在彼此顶部上垂直堆叠。

3.权利要求1的基于纳米孔的测序芯片，其中由第一晶片制成的第一部分上的一个或多个孔以及由第二晶片制成的第二部分上的一个或多个对应孔定位在基于纳米孔的测序芯片的外围处。

4.权利要求1的基于纳米孔的测序芯片，其中由第一晶片制成的第一部分上的一个或多个孔定位在单个纳米孔单元内。

5.权利要求1的基于纳米孔的测序芯片，其中由第一晶片制成的第一部分上的一个或多个孔定位在共享定位在由第二晶片制成的第二部分上的一个或多个组件的纳米孔单元组内，并且其中由第一晶片制成的第一部分上的一个或多个孔向由第二晶片制成的第二部分上的一个或多个共享组件传输输出测量信号。

6.权利要求1的基于纳米孔的测序芯片，其中每一个部分包括以下类型的组件中的一个：模拟组件、逻辑组件和存储器组件。

7.权利要求1的基于纳米孔的测序芯片，其中由第二晶片制成的第二部分进一步包括压缩输出测量信号的模块。

8.权利要求1的基于纳米孔的测序芯片，其中由第二晶片制成的第二部分进一步包括至少部分地基于所接收的输出测量信号检测事件的模块。

9.权利要求1的基于纳米孔的测序芯片，其中由第二晶片制成的第二部分进一步包括生成控制信号的模块，并且其中由第二晶片制成的第二部分进一步包括用于传输控制信号的一个或多个孔，并且其中由第一晶片制成的第一部分进一步包括用于接收控制信号的一个或多个孔，并且其中由第一晶片制成的第一部分进一步包括将控制信号路由至单独纳米孔单元用于控制单独纳米孔单元的电路。

10.权利要求1的基于纳米孔的测序芯片，其中由第一晶片制成的第一部分进一步包括在通过由第一晶片制成的第一部分上的一个或多个孔传输数字版本的输出测量信号之前将输出测量信号转换成所述数字版本的输出测量信号的模拟到数字转换器（ADC）。

11.一种由基于纳米孔的测序芯片执行核苷酸测序的方法，包括：

将基于纳米孔的测序芯片划分成由第一晶片制成的第一部分，第一部分包括：

纳米孔单元的阵列；

连接到一个或多个纳米孔单元的测量电路，测量电路产生输出测量信号；以及

传输输出测量信号的一个或多个孔；以及

将基于纳米孔的测序芯片划分成由第二晶片制成的第二部分，第二部分包括：

接收输出测量信号的一个或多个对应孔。

12.权利要求11的方法，进一步包括：

在彼此顶部上垂直堆叠由第一晶片制成的第一部分和由第二晶片制成的第二部分。

13.权利要求11的方法，其中由第一晶片制成的第一部分上的一个或多个孔以及由第二晶片制成的第二部分上的一个或多个对应孔定位在基于纳米孔的测序芯片的外围处。

14.权利要求11的方法，其中由第一晶片制成的第一部分上的一个或多个孔定位在单个纳米孔单元内。

15.权利要求11的方法，其中由第一晶片制成的第一部分上的一个或多个孔定位在共享定位在由第二晶片制成的第二部分上的一个或多个组件的纳米孔单元组内，并且其中第一晶片的第一部分上的一个或多个孔向由第二晶片制成的第二部分上的一个或多个共享组件传输输出测量信号。

16.权利要求11的方法，其中每一个部分包括以下类型的组件中的一个：模拟组件、逻辑组件和存储器组件。

17.权利要求11的方法，其中由第二晶片制成的第二部分进一步包括压缩输出测量信号的模块。

18.权利要求11的方法，其中由第二晶片制成的第二部分进一步包括至少部分地基于所接收的输出测量信号检测事件的模块。

19.权利要求11的方法，其中由第二晶片制成的第二部分进一步包括生成控制信号的模块，并且其中由第二晶片制成的第二部分进一步包括用于传输控制信号的一个或多个孔，并且其中由第一晶片制成的第一部分进一步包括用于接收控制信号的一个或多个孔，并且其中由第一晶片制成的第一部分进一步包括将控制信号路由至单独纳米孔单元用于控制单独纳米孔单元的电路。

20.权利要求11的方法，其中由第一晶片制成的第一部分进一步包括在通过由第一晶片制成的第一部分上的一个或多个孔传输数字版本的输出测量信号之前将输出测量信号转换成所述数字版本的输出测量信号的模拟到数字转换器（ADC）。