JP6285562B2 - 積層型ウェハ技術を用いたナノポアベースのシーケンシングチップ - Google Patents

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Description
[0001] 近年の半導体産業における超小型化における進歩は、バイオテクノロジストが伝統的に嵩高な感知ツールをますます小さいフォームファクター中に、いわゆるバイオチップ上に詰め込み始めることを可能にしてきた。バイオチップに関する、それらをより堅牢、効率的、かつ対費用効果が高くする技法を開発することが、望ましいであろう。
[0002] 本発明の様々な態様が、以下の詳細な記載及び添付の図面において開示されている。
[0003] 図１は、ナノポアベースのシーケンシングチップ中のセル１００の一態様を図説する。 [0004] 図２は、ナノ−ＳＢＳ技法を用いたヌクレオチドシーケンシングを実施しているセル２００の一態様を図説する。 [0005] 図３は、予め装填される（ｐｒｅ−ｌｏａｄｅｄ）タグを用いたヌクレオチドシーケンシングを実施しているセルの一態様を図説する。 [0006] 図４は、予め装填されるタグを用いた核酸シーケンシングに関するプロセス４００の一態様を図説する。 [0007] 図５Ａは、２個の別々のウェハ（５０２及び５０４）を含む積層型ウェハナノポアベースシーケンシングチップ５００の一態様を図説する。 [0008] 図５Ｂは、積層型ウェハナノポアベースシーケンシングチップ５００の横断面図を図説する。 [0009] 図６は、２個の別々のウェハである上部ウェハ６０２及び下部ウェハ６０４を含む積層型ウェハナノポアベースシーケンシングチップ６００の一態様を図説する。 [0010] 図７Ａは、セルのＭ×Ｎバンク（ｂａｎｋ）の一態様を図説する。 [0011] 図７Ｂは、バンク８ｋブロックの一態様を図説する。 [0012] 図８は、走査シーケンスの一態様を図説する。 [0013] 図９は、走査シーケンスの一態様を図説する。 [0014] 図１０は、アレイのある割合が一度に走査されることができる一態様を図説する。 [0015] 図１１は、セル中の電流を測定するためのアナログ回路の一態様を図説する。 [0016] 図１２は、セル中の電流を測定するためのアナログ回路の一態様を図説する。
[0017] 本発明は、プロセス；装置；システム；組成物；コンピューター可読記憶媒体上に具体化されたコンピュータープログラム製品；及び／又はプロセッサー、例えばプロセッサーに接続されたメモリー上に記憶された、及び／又はそれにより提供される命令を実行するように構成されたプロセッサーとしてを含む、数多くの方法で実装されることができる。本明細書において、これらの実装、又は本発明がとり得るあらゆる他の形態は、技法と呼ばれることができる。一般に、開示されたプロセスの工程の順序は、本発明の範囲内で変更されることができる。別途記載されない限り、タスクを実施するように構成されていると記載されたプロセッサー又はメモリーのような構成要素は、そのタスクを所与の時点において実施するように一時的に構成されている一般的な構成要素又はそのタスクを実施するように製造されている特定の構成要素として実装されることができる。本明細書で用いられる際、用語‘プロセッサー’は、データ、例えばコンピュータープログラム命令を処理するように構成された１以上の装置、回路、及び／又は処理コアを指す。
[0018] 本発明の１以上の態様の詳細な記載が、下記で本発明の原理を図説する添付の図と共に提供されている。本発明は、そのような態様と関連して記載されているが、本発明がいずれかの態様に限定されることは一切ない。本発明の範囲は、特許請求の範囲によってのみ限定され、本発明は、数多くの代替物、修正及び均等物を包含する。数多くの具体的な詳細が、以下の記載において、本発明の完全な理解を提供するために述べられている。これらの詳細は、例のために提供されており、本発明は、これらの具体的な詳細の一部又は全部を用いずに特許請求の範囲に従って実施されることができる。明確さのため、本発明に関連する技術分野において既知である技術資料は、本発明が不必要に不明瞭にならないように、詳細には記載されていない。
[0019] 内径約１ナノメートルの孔径を有するナノポア膜装置は、迅速なヌクレオチドシーケンシングにおいて有望性を示してきた。電位が導電性流体中に浸されたナノポアを横切って印加された際、ナノポアを横切るイオンの伝導に帰せられる小さいイオン電流が観察され得る。電流の大きさは、孔径に感受性である。
[0020] ナノポアベースのシーケンシングチップは、ＤＮＡシーケンシングのために用いられることができる。ナノポアベースのシーケンシングチップは、アレイとして構成された多数のセンサーセルを組み込んでいる。例えば、１００万個のセルのアレイは、１０００行×１０００列のセルを含むことができる。
[0021] 図１は、ナノポアベースのシーケンシングチップ中のセル１００の一態様を図説する。脂質二重層１０２が、セルの表面上に形成されている。可溶性タンパク質ナノポア膜貫通分子複合体（ＰＮＴＭＣ）及び対象の分析物を含有するバルク電解質１１４が、セルの表面上に直接置かれる。単一のＰＮＴＭＣ１０４が、脂質二重層１０２中に、電気穿孔法により挿入される。アレイ中の個々の脂質二重層は、化学的又は電気的のどちらにおいても互いに接続されていない。従って、アレイ中のそれぞれのセルは、そのＰＮＴＭＣと会合した単一のポリマー分子に特有のデータを生成する独立したシーケンシング機械である。ＰＮＴＭＣ１０４は、分析物上で作動し、そうでなければ不透過性の二重層を介するイオン電流を変調する。
[0022] 続けて図１を参照して、アナログ測定回路１１２は、電解質の薄膜１０８により覆われた金属電極１１０に接続されている。電解質の薄膜１０８は、イオン不透過性脂質二重層１０２によりバルク電解質１１４から分離されている。ＰＮＴＭＣ１０４は、脂質二重層１０２を横切り、イオン電流がバルク液体から金属電極１１０へと流れるための唯一の経路を提供する。金属電極１１０は、作用電極（ＷＥ）とも呼ばれる。セルは、対／参照電極（ＣＥ／ＲＥ）１１６も含み、それは電気化学的電位センサーである。
[0023] ある態様において、ナノポアアレイは、合成による単分子ナノポアベースのシーケンシング（ナノ−ＳＢＳ）技法を用いる並行シーケンシングを可能にする。図２は、ナノ−ＳＢＳ技法を用いてヌクレオチドシーケンシングを実施しているセル２００の一態様を図説する。ナノ−ＳＢＳ技法において、シーケンシングされるべき鋳型２０２及びプライマーが、セル２００に導入される。この鋳型−プライマー複合体に、４種類の異なるようにタグ付けされたヌクレオチド２０８が、バルク水相に添加される。正しくタグ付けされたヌクレオチドは、ポリメラーゼ２０４と複合体形成し、そのタグの尾部は、ナノポア２０６の円筒（ｂａｒｒｅｌ）中に位置している。正しいヌクレオチドのポリメラーゼに触媒される組み込みの後、ナノポア２０６の円筒中に保持されたタグが取り付けられたポリホスフェートは、独特のイオン電流遮断信号２１０を生成し、それにより、付加された塩基を、そのタグの異なる化学構造により電子的に同定する。
[0024] 図３は、予め装填されるタグを用いたヌクレオチドシーケンシングを実施しようとしているセルの一態様を図説する。ナノポア３０１が、膜３０２中に形成されている。酵素３０３（例えばポリメラーゼ、例えばＤＮＡポリメラーゼ）が、ナノポアと会合している。ある場合において、ポリメラーゼ３０３は、ナノポア３０１に共有結合している。ポリメラーゼ３０３は、シーケンシングされるべき一本鎖核酸分子３０４と会合している。ある態様において、一本鎖又は二本鎖核酸分子３０４は、環状である。ある場合において、核酸分子３０４は、線状である。ある態様において、核酸プライマー３０５が、核酸分子３０４の一部にハイブリダイズしている。ポリメラーゼ３０３は、ヌクレオチド３０６のプライマー３０５上への、一本鎖核酸分子３０４を鋳型として用いる組み込みを触媒する。ヌクレオチド３０６は、タグ種（“タグ”）３０７を含む。
[0025] 図４は、予め装填されるタグを用いた核酸シーケンシングのためのプロセス４００の一態様を図説する。段階Ａは、図３において記載されているような構成要素を図説する。段階Ｃは、ナノポア中に装填されたタグを示す。“装填される”タグは、認識可能な長さの時間、例えば０．１ミリ秒（ｍｓ）〜１０００ｍｓの間ナノポア中に位置している、及び／又はナノポアの中もしくは近くに留まっているタグであることができる。ある場合において、予め装填されるタグは、ヌクレオチドから放出される前にナノポア中に装填される。ある場合において、タグは、タグがヌクレオチド組み込み事象の際に放出された後にナノポアを通過する（及び／又はナノポアにより検出される）確率が適切に高い、例えば９０％〜９９％である場合に、予め装填される。
[0026] 段階Ａにおいて、タグ付けされたヌクレオチド（４種類の異なるタイプ：Ａ、Ｔ、Ｇ、又はＣの１つ）は、ポリメラーゼと会合していない。段階Ｂにおいて、タグ付けされたヌクレオチドは、ポリメラーゼと会合している。段階Ｃにおいて、ポリメラーゼがナノポアにドッキングする。タグは、ドッキングの間に電気的な力、例えば膜及び／又はナノポアを横切って印加された電圧により生成される電場の存在下で生成される力によりナノポア中に引き込まれる。
[0027] 会合したタグ付けされたヌクレオチドの一部は、一本鎖核酸分子と（例えばＡはＴと、ＧはＣと）塩基対合する。しかし、会合したタグ付けされたヌクレオチドの一部は、一本鎖核酸分子と塩基対合しない。これらの塩基対合しなかったヌクレオチドは、典型的には、正しく対合したヌクレオチドがポリメラーゼと会合したままである時間スケールより短い時間スケール内で、ポリメラーゼにより拒絶される。対合しなかったヌクレオチドは、一過性にのみポリメラーゼと会合するため、図４において示されているようなプロセス４００は、典型的には段階Ｄを越えて進行しない。例えば、対合しなかったヌクレオチドは、段階Ｂにおいて、又はプロセスが段階Ｃに入った少し後に、ポリメラーゼにより拒絶される。
[0028] ポリメラーゼがナノポアにドッキングする前、ナノポアを通過する電流は約３０ピコアンペア（ｐＡ）である。段階Ｃにおいて、ナノポアを通って流れる電流は、約６ｐＡ、８ｐＡ、１０ｐＡ、又は１２ｐＡであり、それぞれのアンペア数は、タグ付けされたヌクレオチドの４タイプの１つに対応している。ポリメラーゼは、異性化及びリン酸基転移反応を経て、ヌクレオチドを成長している核酸分子中に組み込み、タグ分子を放出する。段階Ｄにおいて、放出されたタグは、ナノポアを通過する。タグは、ナノポアにより検出される。特に、タグがナノポア中で保持されている際、タグの異なる化学構造により、独特のイオン電流遮断信号（例えば図２中の信号２１０を参照）が生成され、それにより付加された塩基を電子的に同定する。その周期（すなわち段階Ａ〜Ｅ又は段階Ａ〜Ｆ）の繰り返しは、核酸分子のシーケンシングを可能にする。
[0029] ある場合において、図４の段階Ｆにおいて示されているように、成長している核酸分子中に組み込まれていないタグ付けされたヌクレオチドも、ナノポアを通過するであろう。その組み込まれなかったヌクレオチドは、ある場合においてナノポアにより検出され得るが、その方法は、組み込まれたヌクレオチド及び組み込まれなかったヌクレオチドを、ヌクレオチドがナノポアにおいて検出されている時間に少なくとも部分的に基づいて識別するための手段を提供する。組み込まれなかったヌクレオチドに結合したタグは、ナノポアを急速に通過し、短い期間（例えば１０ｍｓ未満）の間検出され、一方で組み込まれたヌクレオチドに結合したタグは、長い期間（例えば少なくとも１０ｍｓ）の間ナノポア中に装填されて検出される。
[0030] ある態様において、イオン電流（例えば、図２中の信号２１０を参照）は、それぞれのセル中のアナログ測定回路１１２（図１参照）により読み取られ、デジタル情報に変換され、チップから外に伝送される。ある態様において、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は特定用途向け集積回路（ＡＳＩＣ）が、伝送されたデータを受け取り、そのデータを処理し、そのデータをコンピューターに送る。しかし、ナノポアベースのシーケンシングチップは、ますます多くのセルを含むように規模を調整される（ｓｃａｌｅｄ）ため、ナノポアベースのシーケンシングチップへの、及びそれからの総合（ａｇｇｒｅｇａｔｅ）伝送データ速度は、達成不可能な速度まで増大し得る。例えば、１２８ｋ個のセルを有するナノポアベースのシーケンシングチップは、それぞれ１ギガビット毎秒において１６チャンネルを必要とする可能性があり、一方で１００万、１０００万、又は１億個のセルを有するチップは、それぞれチャンネルあたり１ギガビット毎秒において１６０チャンネル、１，６００チャンネル、又は１６，０００チャンネルを必要とする可能性がある。
[0031] ナノポアベースのシーケンシングチップの総合伝送データ速度は、いくつかの方法により低減し得る。ある態様において、デジタル圧縮技法が、ナノポアベースのシーケンシングチップ上のデータの一部を圧縮するために用いられることができ、次いでその圧縮されたデータは、より低い伝送速度でチップから伝送されることができる。ある態様において、データの一部は、ナノポアベースのシーケンシングチップ上で（例えばベース呼び出し（ｂａｓｅ−ｃａｌｌｉｎｇ）技法を用いて）処理されることができる。処理されたデータは、さらなる処理のためにチップから例えばコンピューターへと伝送されることができる。あるいは、処理されたデータは、ナノポアベースのシーケンシングチップにより、事象を検出して検出された事象に応じて制御信号を生成するために用いられることができる。生成された制御信号は、入力制御信号として、個々のセル又はセルの群中にフィードバックされることができる。検出及び決定の一部は、チップ上でなされるため、より少ないデータが、さらなる処理のためにチップから伝送される必要があり、より少ない制御データが、チップへと伝送されることができ、そして制御データを生成するための応答時間も、低減することができる。
[0032] 上記で示されたように、ナノポアベースのシーケンシングチップは、より多くのセルを含むように規模を調整されるため、チップは、異なるタイプの構成要素、例えばアナログ、デジタル、及びメモリー構成要素を含むことができる。異なるタイプの構成要素は、垂直方向に積み重ねられて積層型ウェハナノポアベースシーケンシングチップを形成する２以上のウェハ中に分割されることができる。例えば、それぞれの積層型ウェハは、異なるタイプの構成要素、例えばアナログ構成要素のみ及びデジタル構成要素のみを含む。デジタル構成要素及びアナログ構成要素を異なるウェハ中に分ける１つの利点は、それが、異なるタイプの技術（例えばアナログ設計に関して１８０ｎｍ技術及びデジタル設計に関して２８ｎｍ技術）を用いて個々に設計されることができるアナログウェハ又はデジタルウェハよりも費用がかかるチップ上の混合信号ウェハに関する必要性を排除することである。
[0033] 図５Ａは、２つの別々のウェハ（５０２及び５０４）から作製されている２つの部分を含む積層型ウェハナノポアベースシーケンシングチップ５００の一態様を図説する。図５Ａにおいて、上部ウェハ５０２及び下部ウェハ５０４は、２つの別々のウェハとして示されている。図５Ｂは、積層型ウェハナノポアベースシーケンシングチップ５００の横断面図を図説する。図５Ｂにおいて示されているように、上部ウェハ５０２は、下部ウェハ５０４の上に垂直方向に積み重ねられている。
[0034] 図５Ａを参照して、上部ウェハ５０２は、ナノポアセルアレイ５０６を含む。ナノポアセルアレイ５０６は、アレイとして構成された多数のセンサーセルを含むことができる。例えば、１００万個のセルのアレイは、１０００行×１０００列のセルを含むことができる。
[0035] 上部ウェハ５０２は、ナノポアセルアレイ５０６を含み、それにはそれぞれのセルの対応するアナログ測定回路（例えばアナログ測定回路１１２を参照）が含まれる。ある態様において、アナログ回路は、１８０ｎｍ技術で設計されていることができる。ある態様において、個々のセルからのアナログ信号は、セルからアナログデジタル変換器（ＡＤＣ）へと送られ、そこでアナログ信号は対応するデジタル信号に変換される。そのデジタル信号は、さらに上部ウェハ５０２の周辺部へと送られ、複数のビア５０８（例えばシリコン貫通ビア（ＴＳＶ））を通って下部ウェハ５０４の周辺部へと伝送される。ビアは、１以上の隣接する層の平面を貫通している物理的電子回路における層の間の電気接続である。ある態様において、ビア５０８は、４μｍの直径を有することができる。上部ウェハ及び下部ウェハの周辺部に沿ったビアの配置は、周辺部（ｐｅｒｉｐｅｒｈａｌ）積層とも呼ばれる。
[0036] 下部ウェハ５０４は、デジタル論理回路を含む。ある態様において、デジタル回路は、２８ｎｍ技術で設計されることができる。ある態様において、上部ウェハ５０２から伝送される信号の一部は、下部ウェハ５０４によりそれ以上処理されることなく、ナノポアベースのシーケンシングチップ５００から複数の入力／出力（Ｉ／Ｏ）パッド５１０を通って伝送されることができる。上部ウェハ５０２から伝送される信号の一部は、下部ウェハ５０４上に位置する論理によりさらに処理又は圧縮されることができる。次いで、処理されたデータは、ナノポアベースのシーケンシングチップ５００から、例えばコンピューター又はハードウェアの部品へと、さらなる処理のために伝送される。あるいは、処理されたデータは、ナノポアベースのシーケンシングチップ５００により、事象を検出して検出された事象に応じて制御信号を生成するために用いられることができる。生成された制御信号は、複数のビア５０８を通って、上部ウェハ５０２へと送られ、次いで入力制御信号として個々のセル又はセルの群中にフィードバックされることができる。信号は、コンピューター又はナノポアベースのシーケンシングチップ５００の外部の源から、下部ウェハ５０４へと、Ｉ／Ｏパッド５１０を通って伝送されることができる。これらの信号は、上部ウェハ５０２又は下部ウェハ５０４上のあらゆる論理又は回路を制御するための入力又は制御信号として用いられることができる。前者の場合に関して、信号は、ビア５０８を通って上部ウェハ５０２へと向けられ、次いで特定の領域、特定のセル、又は特定のセルの群へと送られる。
[0037] ある態様において、それぞれのＡＤＣは、２つの部分に分けられることができる：ＡＤＣの１つの部分は、上部ウェハ５０２上に位置し、ＡＤＣの残りの部分は、下部ウェハ５０４上に位置する。
[0038] 図５Ｂを参照して、上部ウェハ５０２は、下部ウェハ５０４の上に垂直方向に積み重ねられており、酸化物５２４の層が２つのウェハを一緒に結合させている。ある態様において、上部ウェハ５０２及び下部ウェハ５０４は、それぞれ複数の金属層Ｍ１（５１２）〜Ｍ６（５１４）及び酸化ケイ素の層（５１６及び５２２）を含む。ビア５０８は、金属層間の電気接続を提供する。信号は、上部ウェハ５０２及び下部ウェハ５０４の間をビア５０８を通って伝送される。ある態様において、ビア５０８は、タングステンを充填されている。
[0039] 図６は、２つの別々のウェハである上部ウェハ６０２及び下部ウェハ６０４を含む積層型ウェハナノポアベースシーケンシングチップ６００の一態様を図説する。上部ウェハ６０２は、ナノポアセルアレイ６０６を含む。この態様において、ビア６０８は、ウェハの周辺部に配置されている。下部ウェハ６０４はＩ／Ｏパッド６１０を含む。
[0040] 信号は、コンピューター又はナノポアベースのシーケンシングチップ６００の外部の源から、下部ウェハ６０４へと、Ｉ／Ｏパッド６１０を通って伝送されることができる。これらの信号は、上部ウェハ６０２又は下部ウェハ６０４上のあらゆる論理又は回路を制御するための入力又は制御信号として用いられることができる。このタイプの信号の例は、電力及び接地信号（ｐｏｗｅｒ ａｎｄ ｇｒｏｕｎｄ ｓｉｇｎａｌｓ）を含む。電力及び接地信号は、ビア６０８を通って上部ウェハ６０２へと向けられ、次いで特定の領域、特定のセル、又は特定のセルの群へと送られる。
[0041] ビア６０８を通って伝送される一部の信号は、ナノポアセルアレイ６０６からの出力信号を含む。個々のセルからのアナログ信号は、セルからアナログデジタル変換器（ＡＤＣ）へと送られ、そこでアナログ信号は対応するデジタル信号に変換される。そのデジタル信号は、さらに上部ウェハ６０２の周辺部へと送られ、複数のビア６０８を通って下部ウェハ６０４の周辺部へと伝送される。デジタル信号は、フレームバッファー６２４により受け取られて保存されることができる。デジタル信号の一部は、さらに、さらなる処理のために異なるモジュール（例えば、コンプレッサー６２６及び低電圧差動信号（ＬＶＤＳ）モジュール６２８）へと送られることができる。
[0042] ある態様において、それぞれのＡＤＣ６１２は、ナノポアセルアレイ６１６中の異なる行６１４及び／又は異なる列６１６の間で共有されている。下部ウェハ６０４上の行列制御装置６２２は、行列駆動装置（６１８及び６２０）に制御情報を送り、それは今度は、ナノポアセルアレイ６０６中のナノポアセルの異なる行及び列に対応する出力信号を、それらの対応するＡＤＣ６１２上に駆動する（ｄｒｉｖｅ）。
[0043] ビア６０８を通って伝送される一部の信号は、入力信号又は個々のセルを制御する制御信号として特定のナノポアセル中に送られる信号を含む。入力又は制御信号は、下部ウェハ５０４上のモジュールにより、特定の検出された事象に応じて生成されることができる。入力又は制御信号は、コンピューター又はナノポアベースのシーケンシングチップ６００の外部のハードウェアの部品により、特定の検出された事象に応じて生成されることができる。これらのタイプの信号の例は、下記でより詳細に記載されるであろうような、設定ａ、設定ｂ、ＶＡ、ＶＢ、行選択、及びリセットとして知られている信号を含む（例えば、図７Ｂ、図１１、及び図１２を参照）。
[0044] 一部の態様において、ナノポアアレイは、セルのバンクに分けられる。図７Ａは、セルのＭ×Ｎバンクの一態様を図説する。行選択及び列選択ラインが、個々のセルの状態を制御するために用いられる。Ｍ及びＮは、あらゆる整数であることができる。例えば、大きさが８ｋであるバンク（バンク８ｋと呼ばれる）は、６４×１２８セルを含むことができる。
[0045] 図７Ｂは、バンク８ｋブロックの一態様を図説する。バンク８ｋ構築ブロックは、図７Ｂにおいて示されているように、６４行×１２８列として構成されることができる。それぞれのバンク８ｋブロックは、読み取り／走査に関する論理を扱う行及び列、書き込みアドレスデコーダー、アナログデジタル変換器（ＡＤＣ）、並びに二重緩衝された出力を有する完全なサブシステムであることができる。
[0046] それぞれのバンクは自律性であるため、ナノポアアレイは、追加のバンクを追加することにより規模を調整されることができる。例えば、１２８ｋアレイは、１６個のバンク８ｋ要素として実装されることができる。５１２ｋアレイは、バンク８ｋ要素の８×８アレイとして実装されることができる。ある態様において、ナノポアアレイは、数百万個のセルを含むように規模を調整されることができる。小さい全体制御ブロックが、バンクを選択して電圧を印加されるセルを設定するための制御信号を生成するために用いられることができる。
[0047] ある態様において、バンク８ｋブロックの読み取り経路及び書き込み経路は別々であり、時間多重様式で作動する。例えば、読み取りの後に書き込みが行われる。それぞれの行は、行中のセルの全部のアナログデジタル変換を実施することにより走査される。続いて、ソフトウェアが、状態を更新するために値を同じ行中のあらゆるセルに作動的に（ｏｐｔｉｏｎａｌｌｙ）書き込み、それにより２つの異なる印加された電圧間で選択することができる。
[0048] それぞれのバンク８ｋブロックは、３２個のＡＤＣ７０２を組み込んでおり、それぞれのＡＤＣ７０２は、４つの列に接続されている。列カウンター（ｃｏｌｃｎｔ）７０４は、４ビットの列選択バス（ｃｓｅｌ）７０６を生成する。ｃｓｅｌバス７０６は、３２の別々の４：１アナログｍｕｘ７０８を制御し、４つの列のどれがＡＤＣ７０２に電気接続されるかを選択する。所与の行からの一連のセルの読みは、ｃｏｌ０、ｃｏｌ４、...ｃｏｌ１、ｃｏｌ５等として物理的に配置されている点に注意。データは、アレイにわたって１６ビットで縞状になっている（ｓｔｒｉｐｅｄ）。同様に、１６ビットデータは、セルに以下のように書き込まれる：
[0049] ｄ［０：７］ → ｛ｃｏｌ０、ｃｏｌ１６、...、ｃｏｌ１１２｝
[0050] ｄ［８：１５］ → ｛ｃｏｌ１、ｃｏｌ１７、...、ｃｏｌ１１３｝
[0051] 走査モードでは、可能になった全部のバンクが並行して読み出される。
[0052] ある態様において、行の走査は、１６列の読み取りを必要とし、それぞれの列は、１６クロック周期を必要とする。従って、行中の全部のセルは、２５６クロック、又は１２８ＭＨｚクロック速度において２μｓで読み取られる。プリチャージ期間は、行が走査された直後に起こり、２μｓ継続する。
[0053] バンク８ｋは、ａｓｔ７１０、ｗｒ７１２、及び多重アドレスデータバス７１４（ａｄ［１５：０］）を含むクロックの立ち上がりエッジ上で捕捉される全ての信号と完全に同期している。第１クロック周期の間、ａｄ［１５：０］は、アドレスストローブ７１０（ａｓｔ）信号が高い場合にクロックの立ち上がりエッジ上のアドレスラッチ７１６（ａｌａｔ）により捕捉される書き込みアドレスにより駆動される。７ラッチアドレス（ｌａ）７１８ビットは、どのバンク及びワードデータが書き込まれるかを決定するために復号される。第２クロック周期の間、ａｄ［１５：０］は、データにより駆動されるべきであり、ｗｒ７１２信号は、これがデータ書き込み周期であることを示すために高くアサートされるべきである。従って、正常な書き込みは、２つの周期：アドレス周期（ａｓｔ７１０信号により示される）、続いてデータ周期（ｗｒ７１２信号により示される）を必要とする。
[0054] ３タイプの書き込みが存在する：
・バンクが可能にするレジスタ書き込み（Ｂａｎｋ Ｅｎａｂｌｅ Ｒｅｇｉｓｔｅｒ Ｗｒｉｔｅ）
・制御レジスタ書き込み
・バンクセルＡ／Ｂ選択書き込み
[0055] ラッチアドレス７１８、ｌａ［８：７］のビットの一部は、下記の表１において示されているように、書き込みのタイプを決定するために用いられる：
Figure 0006285562
[0056] 行選択（ｒｓ）シフトレジスタ７２０論理及び列カウンター７０４（ｃｏｌｃｎｔ）は、一緒にバンク８ｋブロック中の全部のセルのラスター走査を実施するように作動する。完全統合期間の後、行は、行選択７２２（ｒｓ）信号が高いことをアサートすることにより読み出される。合わせて、行選択７２２及び列選択７０４は、単一のセルが所与の列を駆動することを可能にする。行内の８つの列は、並行して読み出され、それぞれが異なるＡＤＣに接続される。選択されたセルは、セル内電源フォロワー増幅器を用いた列ライン上への積分コンデンサー上の電圧を駆動する。
[0057] 行選択論理は、全てのバンク８ｋブロック内で複製された６４ビットシフトレジスタ（ｓｒ６４レジスタ７２０）である。行中の全ての列が読み取られた後、外部のＦＰＧＡ（フィールドプログラマブルゲートアレイ）が、ｎｘｔｒｏｗ信号７２４をアサートすることができ、それはｓｒ６４レジスタ７２０のシフトを引き起こす。一度サブウィンドウ化されたフィールド（ｓｕｂ−ｗｉｎｄｏｗｅｄ ｆｉｅｌｄ）全体が走査されたら、外部のＦＰＧＡは、ｎｘｔｓｃａｎ７２６をアサートし、それは、ｓｒ６４レジスタ７２０を、１ビットを第１のフリップフロップに移行させることにより、リセットして行ゼロに戻す。ｎｘｔｒｏｗ７２４及びｎｘｔｓｃａｎ７２６信号の期間及び持続時間を変化させることにより、下記でより詳細に記載されるであろうように、走査されているアレイがウィンドウ化される（ｗｉｎｄｏｗｅｄ）ことができる。
[0058] プリチャージは、１行ずつを基礎として行われる。行は、行がＡＤＣによりサンプリングされた直後に、プリチャージモードに入る。それぞれの行は、ｎｘｔｒｏｗ７２４信号がアサートされた際にｒｏｗ＿ｅｎａｂｌｅ信号をサンプリングするフリップフロップを有する。
[0059] 加えて、行選択シフトレジスタ７２０は、ｎ番目のプリチャージ信号を（ｎ＋１）番目の行選択信号に接続することにより行プリチャージ信号を生成するためにも用いられる：
Ｐｒｅ［ｎ］ ＝ ｒｓ［ｎ＋１］
[0060] 行は、それが読み取られた直後に、行走査期間の間にプリチャージされる。このビットシフトされたプリチャージ接続は、モジュロ６４操作として実装されており、従ってプリチャージ［６３］は、ｒｓ［０］に論理的に接続される。
[0061] 図８は、走査シーケンスの一態様を図説する。６４行全部が（あらゆる介在する書き込みと共に）読み取られた後、ｎｘｔｓｃａｎ信号は、行０において走査プロセスを再始動するようにアサートされる。
[0062] 図９は、走査シーケンスの一態様を図説する。相関二重サンプリング（ＣＤＳ）は、ＣＤＳピンをアサートすることにより可能になる。ＣＤＳを含まない通常の測定モードでは、コンデンサー上の電圧が測定され、続いて、次の行が読み取られることができるように、ｎｘｔｒｏｗピンがアサートされる。行Ｎ＋１が読み取られている間に、行Ｎがプリチャージされる。従って、行は、それが読み取られた直後にリセットされる。ＣＤＳピンのアサートは、プリチャージされたばかりの行が読み取られることを可能にする。従って、リセット電圧の値は、プリチャージが行われた直後に読み取られることができ、続いて後で再度読み取られることができる。２つの測定結果を減算することにより、プリチャージトランジスター１１１４のｋＴ／Ｃ熱雑音が低減する。加えて、セルにおける積分器静電容量及び有効フォロワーの間の電荷共有電圧分割器作用も、低減する。相関二重サンプリングが実施される場合、それぞれの積分電流測定に関して２回のＡＤＣ変換が必要とされるため、有効測定速度は半分に低減することに注意。
[0063] 行及び列のアドレスは、ｎｘｔｒｏｗ７２４及びｎｘｔｓｃａｎ７２６信号により制御される。ｎｘｔｒｏｗ７２４の入力が高いとアサートすることは、列アドレス及びシフトレジスタを０にリセットさせ、行アドレスを１シフトさせる。ｎｘｔｓｃａｎ７２６入力が高いとアサートすることは、行及び列アドレスを０にリセットさせる。
[0064] 通常の操作では、それぞれのバンク内の８Ｋセルアレイ全体が走査される。ＡＤＣは、変換を実施するために１６ブロック周期を必要とし、１６のそのような変換は、行全体を変換するために実施される。従って、それぞれの行は、２５６クロック周期（１２８ＭＨｚにおいて２．０μｓ）を必要とする。
[0065] 従って、８Ｋセルアレイ全体を走査するために、ｎｘｔｒｏｗ７２４信号は、２５６周期ごとにアサートされ、ｎｘｔｓｃａｎ７２６信号は、全１６，３８４周期において１周期に関してアサートされる。１２８ＭＨｚにおける典型的なクロック運転（ｒｕｎｎｉｎｇ）を用いると、７．８ｋＨｚ（１２８μｓ期間）のサンプル速度がもたらされる。しかし、アレイの部分集合を走査することにより、走査されるセルの数をより高い走査速度のためにトレードオフすることが可能である。例えば、図１０において示されているように、アレイの行の上側４分の１が、ｎｘｔｓｃａｎ７２６信号を２０４８クロック後にアサートすることにより走査されることができる。サンプリング速度は、約８ｋＨｚから約３２ｋＨｚへと４倍増大する。しかし、積分時間及び電圧信号も、４倍低減し、信号対雑音比（ＳＮＲ）の劣化を引き起こす。
[0066] 上記の例では、アレイの４分の１が走査される。しかし、アレイのより大きい、又はより小さい割合が一度に走査されることもできる。例えば、完全なアレイの行の１／２又は１／３が、一度に走査されることができる。
[0067] 上記の例では、アレイの４分の３が未走査のままである。ある態様において、、アレイ全体が多数回の通過（ｐａｓｓｅｓ）で走査される。第１通過は上記の通りである。第２通過は、１６の連続するクロック周期に関してアサートされたｎｘｔｒｏｗ７２４信号を、最初の１６行を迂回させ、１７番目において新規の走査を開始させる。次いで、アレイの次の４分の１の走査は、通常は走査シフトレジスタをリセットするためにｎｘｔｓｃａｎ７２６をアサートする前に実施される。第３の４分の１は、３２行をスキップし、３３番目において走査を開始して最後の１６行を走査する。
[0068] 従って、時間インターリーブにより、アレイ全体が通常よりもはるかに高い速度で走査される。実際のサンプリング速度は、アレイの４つの４分の１全部を走査するために必要な時間が変化しないため、向上しない。四分位走査のそれぞれの間に、“不感時間”が有効に挿入されている。ある場合において、電流は、電圧測定が通常の８ｋＨｚの走査速度で飽和するような電流である。従って、時間インターリーブでのより速い走査により、アレイ中のこれらの高電流セルの読み取りが、飽和することなく得られる。ソフトウェアは、プリチャージ信号を認識し、所望の領域の二重走査を実施する必要がある。
[0069] それぞれのセルにおいて、電流は、異なる印加電圧において測定される。セルは、定電圧（ＤＣ電圧）又は交流電圧波形（ＡＣ電圧）を電極に印加し、同時に低レベル電流を測定するための回路を含む。
[0070] ある態様において、電圧電位が、ダイ（ｄｉｅ）の表面上に取り付けられた伝導性円筒内に含まれる液体に印加される。この“液体”電位は、ポアの上側に印加され、アレイ中の全部のセルに共通である。ポアの下側は、露出した電極を有し、それぞれのセンサーセルは、異なる下側電位をその電極に印加することができる。電流は、上側液体接続及びポアの下側のそれぞれのセルの電極接続の間で測定される。センサーセルは、ポア内で締めつけられている分子複合体により変調される、ポアを通って流れる電流を測定する。
[0071] 図１１は、セル中の電流を測定するためのアナログ回路の一態様を図説する。回路は、電気化学的に活性な電極（例えばＡｇＣｌ）に、電極−センス（ＥＬＳＮＳ）ノード１１０２を通して電気的に接続されている。回路は、トランジスター１１０４を含む。トランジスター１１０４は、ＮＭＯＳ又はｎ−チャンネルＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスター）であることができ、それは２つの機能を実施する。制御された電位が、ＥＬＳＮＳノード１１０２に印加されることができ、制御された電位は、トランジスター１１０４を制御するオペアンプ１１０８への入力に対する電圧を変化させることにより、変更されることができ、それは電源フォロワーの役目を果たす。トランジスター１１０４は、コンデンサー１１０６からＥＬＳＮＳノード１１０２へと（逆もまた同様）電子を動かすための電流コンベア（ｃｏｎｖｅｙｅｒ）としても作動する。トランジスター１１０４の電源ピンからの電流は、そのドレインピンへと直接かつ正確に伝えられ、コンデンサー１１０６において電荷を蓄積させる。従って、トランジスター１１０４及びコンデンサー１１０６は、一緒にウルトラコンパクト積分器（ＵＣＩ）の役目を果たす。
[0072] ＵＣＩは、電極から供給される、又は電極へと沈む（ｓｕｎｋ）電流を、コンデンサー１１０６上に積分される電圧における変化を測定することにより、次の式に従って決定するために用いられる：
Ｉ＊ｔ ＝ Ｃ＊ΔＶ 式中、Ｉ：電流
ｔ：積分時間
Ｃ：静電容量
ΔＶ：電圧変化
[0073] 典型的な操作は、コンデンサー１１０６を既知の一定値（例えば、ＶＤＤ＝１．８Ｖ）にプリチャージし、次いで一定の間隔ｔにおける電圧変化を測定することを含む。１２８ＭＨｚにおいて作動する８Ｋバンクに関して、それぞれのセルは約１２８μｓの間積分する。一例において：
Ｃ ＝ ５ｆＦ
Ｉ ＝ ２０ｐＡ
ｔ ＝ １２８μｓ
ΔＶ ＝ Ｉ＊ｔ／Ｃ
＝ ２０ｐＡ＊１２８μｓ／５ｆＦ
＝ ５１２ｍＶ
この例では、ＡＤＣの分解能は、およそ数ミリボルトである。積分された電圧は、クロック速度を１２８ＭＨｚ未満に低減し、それにより積分期間を長くすることにより、増大させることができる。
[0074] 上記の回路において、最大電圧振幅は、約１Ｖであり、従って、回路は、約３２ｐＡより高い電流で飽和する。飽和限界は、走査ウィンドウを低減してセル走査速度を有効に増大させることにより、増大させることができる。速い、及び遅い走査を交互に行うことにより、測定され得る電流のダイナミックレンジを増大させることができる。
[0075] トランジスター１１０４は、電荷を積分しているコンデンサー１１０６から電極へと動かすことにより、電流コンベアの役目を果たす。トランジスター１１０４は、電圧源の役目も果たし、オペアンプフィードバックループを通して電極に定電圧をかける。列駆動トランジスター１１１０は、コンデンサー電圧を緩衝し、積分された電圧の低いインピーダンス表現を提供するために、電源フォロワーとして構成されている。これは、コンデンサー上の電圧の変化からの電荷共有を防ぐ。
[0076] トランジスター１１１２は、行選択（ｒｓ）信号に接続されたトランジスターである。それは、多くの他のセルと共有された列として接続されたその源においてアナログ電圧出力を有する行アクセスデバイスとして用いられる。単一のセルの電圧が測定されるように、列で接続されたＡＯＵＴ信号の単一の行のみが可能にされる。
[0077] 代替の態様において、行選択トランジスター（トランジスター１１１２）は、列駆動トランジスター１１１０のドレインを行選択可能な“切り替えられたレール”に接続することにより、省略されることができる。
[0078] プリチャージトランジスター１１１４は、セルをリセットしてそれから電圧が積分される予め決定された出発電圧にするために用いられる。例えば、高電圧（例えばＶＤＤ＝１．８Ｖ）のｖｐｒｅ及びｐｒｅの両方への印加は、コンデンサー１１０６を（ＶＤＤ−Ｖｔ）のプリチャージされた値に至るまで引き上げるであろう。正確な出発値は、（プリチャージトランジスター１１１４のＶｔの変動のために）セルごとに、並びにリセット切り替え熱雑音（ｓｑｒｔ（ｋＴＣ）雑音）のために測定ごとに、の両方で変動し得る。プリチャージ電圧をＶＤＤ−Ｖｔ未満に制限することにより、このＶｔの変動を排除することが可能である。この場合、プリチャージトランジスター１１１４は、完全にｖｐｒｅ電圧に至るまで引き上げられるであろう。しかし、この場合でさえも、ｋＴ／Ｃ雑音はまだ存在する。結果として、相関二重サンプリング（ＣＤＳ）技法が、積分器の出発電圧及び終了時電圧を測定して積分期間の間の実際の電圧変化を決定するために用いられる。ＣＤＳは、積分コンデンサー１１０６上の電圧を２回：開始時に１回及び測定周期の終了時に１回測定することにより成し遂げられる。
[0079] プリチャージトランジスター１１１４のドレインは、制御された電圧ｖｐｒｅ（リセット電圧）に接続されていることにも注意。通常の操作では、ｖｐｒｅは、電極電圧より上の定電圧へと駆動される。しかし、それは低電圧へと駆動されることもできる。プリチャージトランジスター１１１４のｖｐｒｅノードが実際に接地へと駆動されている場合、電流の流れは逆転し（すなわち、電流は電極から回路中へとトランジスター１１０４及びプリチャージトランジスター１１１４を通って流れる）、電源及びドレインの概念が交換される。トランジスター１１１４及び１１０４のゲート電圧がｖｐｒｅよりも少なくとも閾値の分大きいと仮定すれば、（液体参照に関する）電極に印加される負電圧は、ｖｐｒｅ電圧により制御される。従って、ｖｐｒｅにおける接地電圧は、例えば電気穿孔又は二重層の形成を成し遂げるために、電極に負電圧を印加するために用いられることができる。
[0080] ＡＤＣは、一定期間の間に積分された電流を決定するために、リセット直後及び積分期間後に再度ＡＯＵＴ電圧を測定する（すなわち、ＣＤＳ測定を実施する）。ＡＤＣは、列ごとに実装されることができる。別々のトランジスターが、多数の列の間で単一のＡＤＣを共有するために、アナログｍｕｘとしてそれぞれの列に関して用いられることができる。列ｍｕｘ因子は、雑音、正確性、及びスループットに関する要求に応じて変動させることができる。
[0081] ある代替の態様において、図１１において示されているようなオペアンプ／トランジスターの組み合わせは、図１２において示されているような単一のトランジスターにより置き換えられることができる。
[0082] ある態様において、ビアは、セル内又はセルの群内に配置されることができる。ビアをセル内又はセルの群内に配置することは、セルレベル積層化と呼ばれる。セルレベル積層化は、ビアが、ビアが配置されているセル又はセルの群と比較して小さい横断面積を有する場合に、用いられることができる。例えば、セルレベル積層化において用いられるビアは、１μｍの直径を有することができる。
[0083] 図５Ａ、図５Ｂ、及び図６において、積層型ウェハナノポアベースシーケンシングチップ（５００及び６００）のそれぞれは、２つのウェハを有する。しかし、ある他の態様において、積層型ウェハナノポアベースシーケンシングチップは、垂直方向に一緒に積層された２以上のウェハを有することができる。
[0084] 一態様において、積層型ウェハナノポアベースシーケンシングチップは、３つのウェハを含む。メモリー構成要素及び論理構成要素は、下部ウェハ上に配置されている。セルアレイは、上部及び中央ウェハの間で分けられており；例えば、セル１００のアナログ測定回路１１２（図１参照）は、中央ウェハ上に配置されており、一方でセル１００の残りの構成要素は、上部ウェハ上に配置されている。
[0085] 一態様において、積層型ウェハナノポアベースシーケンシングチップは、３つのウェハを含む。上部ウェハは、セルアレイ及びアナログ構成要素を含む。中央ウェハは、メモリー構成要素を含む。下部ウェハは、論理構成要素を含む。この態様では、メモリー構成要素及び論理構成要素は、それぞれのウェハが異なるタイプの技術を用いて設計され得るように、別々のウェハ上に配置されている。セルレベル積層化は、ビアがウェハ間で信号を送達するように用いられることができる。セルからのアナログ出力信号がある値に対して比較される必要があること、及び決定が比較に基づいてなされる必要があることを想定する。アナログ出力信号は、上部ウェハ上に配置されている比較器に送られる。ビアは、セルに対応するメモリー構成要素中に保存されている値を、アナログ出力信号及び保存されている値の比較がなされることができるように、比較器に送達する。比較の結果はさらに、ビアにより下部ウェハ上に配置されている論理構成要素に送達されることができ、そこで決定がなされることができる。ある態様において、論理構成要素は、多数のセルにより共有されることができる。例えば、４つの異なるセルからの比較の結果が、単一のビアにより、共有された論理構成要素に送達されることができ、そこで検出／決定がなされる。
[0086] 前記の態様は、理解の明確さの目的のためにいくらか詳細に記載されてきたが、本発明は、提供された詳細に限定されない。本発明を実装する多くの代替の方法が存在する。開示された態様は、説明的なものであり、限定的なものではない。
１００ セル
１０２ 脂質二重層
１０４ ＰＮＴＭＣ
１０８ 電解質の薄膜
１１０ 金属電極
１１２ アナログ測定回路
１１４ バルク電解質
１１６ 対／参照電極
２００ セル
２０２ 鋳型
２０４ ポリメラーゼ
２０６ ナノポア
２０８ ４種類の異なるようにタグ付けされたヌクレオチド
２１０ イオン電流遮断信号
３０１ ナノポア
３０２ 膜
３０３ 酵素
３０４ 一本鎖核酸分子
３０５ 核酸プライマー
３０６ ヌクレオチド
３０７ タグ種
４００ プロセス
５００ 積層型ウェハナノポアベースシーケンシングチップ
５０２ 上部ウェハ
５０４ 下部ウェハ
５０６ ナノポアセルアレイ
５０８ ビア
５１０ 入力／出力（Ｉ／Ｏ）パッド
５１２ 金属層Ｍ１
５１４ 金属層Ｍ６
５１６ 酸化ケイ素の層
５２２ 酸化ケイ素の層
５２４ 酸化物
６００ 積層型ウェハナノポアベースシーケンシングチップ
６０２ 上部ウェハ
６０４ 下部ウェハ
６０６ ナノポアセルアレイ
６０８ ビア
６１０ Ｉ／Ｏパッド
６１２ アナログデジタル変換器
６１４ ナノポアセルアレイの行
６１６ ナノポアセルアレイの列
６１８ 行列駆動装置
６２０ 行列駆動装置
６２２ 行列制御装置
６２４ フレームバッファー
６２６ コンプレッサー
６２８ 低電圧差動信号（ＬＶＤＳ）モジュール
７０２ ＡＤＣ
７０４ 列カウンター（ｃｏｌｃｎｔ）
７０６ 列選択バス（ｃｓｅｌ）
７０８ ４：１アナログｍｕｘ
７１０ ａｓｔ
７１２ ｗｒ
７１４ 多重アドレスデータバス
７１６ アドレスラッチ
７２０ 行選択（ｒｓ）シフトレジスタ
７２２ 行選択
７２４ ｎｘｔｒｏｗ信号
７２６ ｎｘｔｓｃａｎ
１１０２ 電極−センス（ＥＬＳＮＳ）ノード
１１０４ トランジスター
１１０６ コンデンサー
１１０８ オペアンプ
１１１０ 列駆動トランジスター
１１１２ トランジスター
１１１４ プリチャージトランジスター

Claims (18)

  1. 第１のウェハから作製された第１の部分、及び第２のウェハから作製された第２の部分を含む、ナノポアベースのシーケンシングチップであって：
    前記第１の部分は以下：
    ナノポアセルのアレイ；
    １以上のナノポアセルに連結した測定回路、ここで測定回路が出力測定信号を生成する；
    出力測定信号を伝送する１以上のビア；
    制御信号を受信するための１以上のビア；及び
    個々のナノポアセルに個々のナノポアセルを制御するために制御信号を送る回路；
    を含み、
    前記第２の部分は以下：
    出力測定信号を受信する１以上の対応するビア；
    制御信号を生成するモジュール；及び
    制御信号を伝送するための１以上のビア、
    を含む、前記ナノポアベースのシーケンシングチップ。
  2. 第１のウェハから作製された第１の部分及び第２のウェハから作製された第２の部分が、垂直方向に重なり合って積み重ねられている、請求項１に記載のナノポアベースのシーケンシングチップ。
  3. 第１のウェハから作製された第１の部分上の１以上のビア及び第２のウェハから作製された第２の部分上の１以上の対応するビアが、ナノポアベースのシーケンシングチップの周辺部に配置されている、請求項１又は２に記載のナノポアベースのシーケンシングチップ。
  4. 第１のウェハから作製された第１の部分上の１以上のビアが、単一のナノポアセル内に配置されている、請求項１〜３のいずれか１項に記載のナノポアベースのシーケンシングチップ。
  5. 請求項１〜４のいずれか１項に記載のナノポアベースのシーケンシングチップであって、第１のウェハから作製された第１の部分上の１以上のビアが、第２のウェハから作製された第２の部分上に配置された１以上の構成要素を共有するナノポアセルの群内に配置され、かつ第１のウェハから作製された第１の部分上の１以上のビアが、出力測定信号を、第２のウェハから作製された第２の部分上の１以上の共有された構成要素に伝送する、前記ナノポアベースのシーケンシングチップ。
  6. 各部分が、以下のタイプの構成要素：アナログ構成要素、論理構成要素、及びメモリー構成要素の１つを含む、請求項１〜５のいずれか１項に記載のナノポアベースのシーケンシングチップ。
  7. 第２のウェハから作製された第２の部分が、さらに出力測定信号を圧縮するモジュールを含む、請求項１〜６のいずれか１項に記載のナノポアベースのシーケンシングチップ。
  8. 第２のウェハから作製された第２の部分が、さらに受信された出力測定信号に少なくとも部分的に基づいて事象を検出するモジュールを含む、請求項１〜７のいずれか１項に記載のナノポアベースのシーケンシングチップ。
  9. 請求項１〜８のいずれか１項に記載のナノポアベースのシーケンシングチップであって、第１のウェハから作製された第１の部分が、さらに第１のウェハから作製された第１の部分上の１以上のビアによる出力測定信号のデジタル版の伝送の前に出力測定信号を出力測定信号のデジタル版に変換するアナログデジタル変換器（ＡＤＣ）を含む、前記ナノポアベースのシーケンシングチップ。
  10. ナノポアベースのシーケンシングチップによりヌクレオチドシーケンシングを実施する方法であって、以下の工程を含む前記方法：
    ナノポアベースのシーケンシングチップを第１のウェハから作製された第１の部分に分割すること、ここで第１の部分は以下を含むものである：
    ナノポアセルのアレイ；
    １以上のナノポアセルに連結した測定回路、ここで測定回路が出力測定信号を生成する；
    出力測定信号を伝送する１以上のビア；
    制御信号を受信するための１以上のビア；及び
    個々のナノポアセルに個々のナノポアセルを制御するために制御信号を送る回路；
    並びに、
    ナノポアベースのシーケンシングチップを第２のウェハから作製された第２の部分に分割すること、ここで第２の部分は以下を含むものである：
    出力測定信号を受信する１以上の対応するビア
    制御信号を生成するモジュール
    制御信号を伝送するための１以上のビア。
  11. 請求項１０に記載の方法であって、さらに以下の工程を含む前記方法：
    第１のウェハから作製された第１の部分及び第２のウェハから作製された第２の部分を、垂直方向に重なり合うように積み重ねること。
  12. 第１のウェハから作製された第１の部分上の１以上のビア及び第２のウェハから作製された第２の部分上の１以上の対応するビアが、ナノポアベースのシーケンシングチップの周辺部に配置されている、請求項１０又は１１に記載の方法。
  13. 第１のウェハから作製された第１の部分上の１以上のビアが、単一のナノポアセル内に配置されている、請求項１０〜１２のいずれか１項に記載の方法。
  14. 請求項１０〜１３のいずれか１項に記載の方法であって、第１のウェハから作製された第１の部分上の１以上のビアが、第２のウェハから作製された第２の部分上に配置された１以上の構成要素を共有するナノポアセルの群内に配置されており、かつ第１のウェハの第１の部分上の１以上のビアが、出力測定信号を、第２のウェハから作製された第２の部分上の１以上の共有された構成要素に伝送する、前記方法。
  15. 各部分が、以下のタイプの構成要素：アナログ構成要素、論理構成要素、及びメモリー構成要素の１つを含む、請求項１０〜１４のいずれか１項に記載の方法。
  16. 第２のウェハから作製された第２の部分が、さらに出力測定信号を圧縮するモジュールを含む、請求項１０〜１５のいずれか１項に記載の方法。
  17. 第２のウェハから作製された第２の部分が、さらに受信された出力測定信号に少なくとも部分的に基づいて事象を検出するモジュールを含む、請求項１０〜１６のいずれか１項に記載の方法。
  18. 請求項１０〜１７のいずれか１項に記載の方法であって、第１のウェハから作製された第１の部分が、さらに第１のウェハから作製された第１の部分上の１以上のビアによる出力測定信号のデジタル版の伝送の前に出力測定信号を出力測定信号のデジタル版に変換するアナログデジタル変換器（ＡＤＣ）を含む、前記方法。
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