CN106023937A - 栅极驱动电路 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路，包括级联的多个栅极驱动单元，每个栅极驱动单元用于分别驱动连续设置的两条扫描线，包括：信号传输电路根据第一级传信号生成扫描电平信号；第一扫描输出电路根据第一时钟信号和扫描电平信号输出第一扫描线的栅极驱动信号；第二扫描输出电路根据第二时钟信号和扫描电平信号输出第二扫描线的栅极驱动信号；栅极驱动单元还根据第一扫描线的栅极驱动信号和第二扫描线的栅极驱动信号输出第二级传信号；复位电路根据第一级传信号和第二级传信号生成复位电平信号以对栅极驱动单元进行复位。通过以上方式，本发明能够应用一级栅极驱动电路驱动两行扫描线，能够减少GOA电路的元件数量，便于实现超窄边框设计。

Description

栅极驱动电路
技术领域
本发明涉及液晶显示技术领域，特别是涉及一种栅极驱动电路。
背景技术
GOA(Gate Driver On Array)是利用现有薄膜晶体管液晶显示器阵列(Array)基板制程将栅极(Gate)行扫描驱动信号电路制作在Array基板上，实现对Gate逐行扫描的驱动方式。
随着低温多晶硅(Low Temperature Poly-silicon，LTPS)半导体薄膜晶体管的发展，而且由于LTPS半导体本身超高载流子迁移率的特性，相应的面板周边集成电路也成为大家关注的焦点，并且很多人投入到系统面板(System on Panel，SOP)的相关技术研究，并逐步成为现实。
目前使用的互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)GOA电路一般包括锁存单元，与非门信号处理单元和缓冲器(Buffer)。所需的薄膜晶体管(Thin Film Transistor，TFT)器件较多，电路所占空间较大，不利于窄边框设计。
发明内容
本发明实施例提供了一种栅极驱动电路，能够应用一级栅极驱动电路驱动两行扫描线，能够减少GOA电路的元件数量，便于实现超窄边框设计。
本发明提供一种栅极驱动电路，包括级联的多个栅极驱动单元，每个栅极驱动单元用于分别驱动连续设置的两条扫描线，包括：信号传输电路，用于根据第一级传信号生成扫描电平信号；第一扫描输出电路，与信号传输电路连接，用于根据第一时钟信号和扫描电平信号输出两条扫描线中的第一扫描线的栅极驱动信号；第二扫描输出电路，与信号传输电路连接，用于根据第二时钟信号和扫描电平信号输出两条扫描线中的第二扫描线的栅极驱动信号；栅极驱动单元还根据第一扫描线的栅极驱动信号和第二扫描线的栅极驱动信号输出第二级传信号；复位电路，与信号传输电路连接，用于根据第一级传信号和第二级传信号生成复位电平信号以对栅极驱动单元进行复位。
其中，第二级传信号用于驱动下一级的栅极驱动单元。
其中，信号传输电路还根据复位信号对栅极驱动单元进行复位。
其中，信号传输电路包括：第一NMOS管、第一PMOS管和第一反相器；第一NMOS管的栅极输入第一级传信号，源极接第一参考电压，漏极与第一PMOS管的源极连接，以输出扫描电平信号；第一PMOS管的栅极输入复位信号，漏极接第二参考电平；第一反相器的输入端还接复位电路的输出端，扫描电平信号经过第一反相器分别输出至第一扫描输出电路和第二扫描输出电路。
其中，复位电路包括：第二PMOS管和第三PMOS管；第二PMOS管的栅极与第一NMOS管的栅极连接，漏极与第三PMOS管的源极连接，源极与第一反相器的输入端连接；第三PMOS管的栅极输入第二级传信号，漏极接第二参考电平。
其中，第一扫描输出电路包括：第一传输门、第四PMOS管、第一缓冲电路；第一传输门的输入端输入第一时钟信号，第一控制端与信号传输电路连接，第二控制端接扫描电平信号，输出端与第一缓冲电路的输入端连接；第四PMOS管的栅极与信号传输电路连接，漏极接第二参考电平，源极与第一缓冲电路的输入端连接，第一缓冲电路输出第一扫描线的栅极驱动信号。
其中，第二扫描输出电路包括：第二传输门、第五PMOS管、第二缓冲电路；第二传输门的输入端输入第二时钟信号，第一控制端与信号传输电路连接，第二控制端接扫描电平信号，输出端与第二缓冲电路的输入端连接；第五PMOS管的栅极与信号传输电路连接，漏极接第二参考电平，源极与第二缓冲电路的输入端连接，第二缓冲电路输出第二扫描线的栅极驱动信号。
其中，第一缓冲电路和第二缓冲电路分别包括级联的多个反相器。
其中，栅极驱动单元还包括一与非门电路，第一缓冲电路包括级联的第二反相器、第三反相器以及第四反相器；第二缓冲电路包括级联的第五反相器、第六反相器以及第七反相器；与非门电路的第一输入端与第三反相器的输出端连接，与非门电路的第二输入端与第六反相器的输出端连接，与非门电路的输出端输出第二级传信号。
其中，第一时钟信号与第二时钟信号相差1/4个时钟周期。
通过上述方案，本发明的有益效果是：本发明的栅极驱动电路包括级联的多个栅极驱动单元，每个栅极驱动单元用于分别驱动连续设置的两条扫描线，包括：信号传输电路，用于根据第一级传信号生成扫描电平信号；第一扫描输出电路，用于根据第一时钟信号和扫描电平信号输出两条扫描线中的第一扫描线的栅极驱动信号；第二扫描输出电路，用于根据第二时钟信号和扫描电平信号输出两条扫描线中的第二扫描线的栅极驱动信号；栅极驱动单元还根据第一扫描线的栅极驱动信号和第二扫描线的栅极驱动信号输出第二级传信号；复位电路，用于根据第一级传信号和第二级传信号生成复位电平信号以对栅极驱动单元进行复位，如此能够减少GOA电路的元件数量，便于实现超窄边框设计。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本发明第一实施例的栅极驱动单元的结构示意图；
图2是本发明实施例的栅极驱动单元的时序图；
图3是本发明第一实施例的栅极驱动电路的结构示意图；
图4是本发明实施例的栅极驱动电路的时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例的栅极驱动电路包括级联的多个栅极驱动单元，每个栅极驱动单元用于分别驱动连续设置的两条扫描线。
图1是本发明第一实施例的栅极驱动单元的结构示意图。每个栅极驱动单元用于分别驱动连续设置的两条扫描线。如图1所示，栅极驱动单元10包括信号传输电路11、第一扫描输出电路12、第二扫描输出电路13以及复位电路14。信号传输电路11用于根据第一级传信号SNT-1生成扫描电平信号Q(N)。第一扫描输出电路12与信号传输电路11连接，用于根据第一时钟信号CKA和扫描电平信号Q(N)输出两条扫描线中的第一扫描线的栅极驱动信号Gout(N)。第二扫描输出电路13与信号传输电路11连接，用于根据第二时钟信号CKB和扫描电平信号Q(N)输出两条扫描线中的第二扫描线的栅极驱动信号Gout(N+1)。栅极驱动单元10还根据第一扫描线的栅极驱动信号Gout(N)和第二扫描线的栅极驱动信号Gout(N+1)输出第二级传信号STN。复位电路14与信号传输电路11连接，用于根据第一级传信号STN-1和第二级传信号STN生成复位电平信号以对栅极驱动单元10进行复位。
在本发明实施例中，信号传输电路11包括：第一NMOS管T1、第一PMOSP1管和第一反相器111。第一NMOS管T1的栅极输入第一级传信号STN-1，源极接第一参考电压VGL，漏极与第一PMOS管P1的源极连接，以输出扫描电平信号Q(N)。第一PMOS管P1的栅极输入复位信号RST，漏极接第二参考电平VGH。信号传输电路11根据复位信号RST对栅极驱动单元10进行复位。第一反相器111的输入端还接复位电路14的输出端，扫描电平信号Q(N)经过第一反相器111分别输出至第一扫描输出电路12和第二扫描输出电路13。
复位电路14包括：第二PMOS管P2和第三PMOS管P3。第二PMOS管P2的栅极与第一NMOS管P1的栅极连接，漏极与第三PMOS管P3的源极连接，源极与第一反相器111的输入端连接。第三PMOS管P3的栅极输入第二级传信号STN，漏极接第二参考电平VGH。
第一扫描输出电路12包括：第一传输门121、第四PMOS管P4、第一缓冲电路122。第一传输门121的输入端输入第一时钟信号CKA，第一控制端与信号传输电路11连接，第二控制端接扫描电平信号Q(N)，输出端与第一缓冲电路121的输入端连接。第四PMOS管P4的栅极与信号传输电路11连接，漏极接第二参考电平VGH，源极与第一缓冲电路121的输入端连接，第一缓冲电路121输出第一扫描线的栅极驱动信号Gout(N)。
第二扫描输出电路13包括：第二传输门131、第五PMOS管P5、第二缓冲电路132。第二传输门131的输入端输入第二时钟信号CKB，第一控制端与信号传输电路11连接，第二控制端接扫描电平信号Q(N)，输出端与第二缓冲电路132的输入端连接。第五PMOS管P5的栅极与信号传输电路11连接，漏极接第二参考电平VGH，源极与第二缓冲电路132的输入端连接，第二缓冲电路132输出第二扫描线的栅极驱动信号Gout(N+1)。
其中，第一缓冲电路122和第二缓冲电路132分别包括级联的多个反相器。级联的反相器的个数用户可以根据需要设置，在此不作限定。优选地，第一缓冲电路122包括级联的第二反相器123、第三反相器124以及第四反相器125；第二缓冲电路132包括级联的第五反相器133、第六反相器134以及第七反相器135。
在本发明实施例中，栅极驱动单元10还包括一与非门电路15，与非门电路15的第一输入端与第三反相器124的输出端连接，与非门电路15的第二输入端与第六反相器134的输出端连接，与非门电路15的输出端输出第二级传信号STN。
在本发明实施例中，第一时钟信号CKA与第二时钟信号CKB相差1/4个时钟周期。栅极驱动单元10的工作原理如下：
信号传输电路11还根据复位信号RST对栅极驱动单元10进行复位。具体地，复位信号RST为低电平时，第一PMOS管导通，扫描电平信号Q(N)为高电平，经第一反相器111后，信号传输电路11输出低电平，第四PMOS管和第一PMOS管导通，分别经过第一缓冲器122和第二缓冲器132后，第一扫描线的栅极驱动信号Gout(N)和第二扫描线的栅极驱动信号Gout(N+1)都为低电平，第二级传信号STN也为低电平，以达到对栅极驱动单元10进行复位的目的。
正常工作时，在第一个1/4时钟周期内，第一级传信号STN-1为高电平，第一NMOS管T1导通，扫描电平信号Q(N)为低电平，打开第一传输门121和第二传输门131，反相输出第一时钟信号VKA和第二时钟信号CKB。
在第二个1/4时钟周期内，第一时钟信号VKA为高电平，经过第一缓冲器122输出高电平的第一扫描线的栅极驱动信号Gout(N)，第二时钟信号VKB为低电平，此时通过与非门15输出的第二级传信号STN转为高电平。
在第三个1/4时钟周期内，第二时钟信号VKB为高电平，经过第二缓冲器132输出高电平的第二扫描线的栅极驱动信号Gout(N+1)；第一时钟信号VKA为低电平，此时通过与非门15输出的第二级传信号STN转为高电平。
在第四个1/4时钟周期内，第一时钟信号VKA和第二时钟信号VKB为低电平，第一扫描线的栅极驱动信号Gout(N)和二扫描线的栅极驱动信号Gout(N+1)转为低电平，同时第二级传信号STN转为低电平，此时第一级传信号STN-1也为低电平，第二PMOS管P2和第三PMOS管P3皆导通，扫描电平信号Q(N)转为高电平，反相后信号传输电路11输出低电平，关闭第一传输门121和第二传输门131，第四PMOS管P4和第五PMOS管P5导通，第一扫描输出电路12和第二扫描输出电路13输出低电平，第二级传信号STN保持为低电平。
栅极驱动单元10的时序图参见图2，第一参考电平VGL为低电平，第二参考电平VGH为高电平。第一级传信号STN-1用于启动本级的栅极驱动单元10，输出第一扫描线的栅极驱动信号Gout(N)和二扫描线的栅极驱动信号Gout(N+1)，第二级传信号STN用于驱动下一级的栅极驱动单元。即一级栅极驱动单元可以驱动两行扫描线。而一级栅极驱动单元10只需要32个薄膜晶体管(Thin Film Transistor，TFT)器件，同时不需要任何自举电容设计，由于一级栅极驱动单元10电路可以驱动两行扫描线(Gate)，所以驱动一行Gate的电路相当于只有16个TFT，可以有效降低GOA电路所占的空间，达到窄边框的目的。
在本发明实施例中，栅极驱动电路由多个栅极驱动单元级联而成。参见图3，图3显示了3个栅极驱动单元级联的结构图，其对应的时序图参见图4。第一栅极驱动单元21的第一级传信号为STV，输出第二级传信号ST1以驱动第二栅极驱动单元22，第二栅极驱动单元22输出第二级传信号ST3以驱动第三栅极驱动单元23，第三栅极驱动单元23输出第二级传信号ST5以用于驱动下一级栅极驱动单元。每一级栅极驱动单元需要两个时钟信号，输出两个栅极驱动信号驱动两条扫描线。多个栅极驱动单元级联能成的栅极驱动电路需要4个时钟信号CK1、CK2、CK3、CK4。参见图4，4个时钟信号CK1、CK2、CK3、CK4依次相差1/4个时钟周期。
综上所述，本发明的栅极驱动电路包括级联的多个栅极驱动单元，每个栅极驱动单元用于分别驱动连续设置的两条扫描线，包括：信号传输电路，用于根据第一级传信号生成扫描电平信号；第一扫描输出电路，用于根据第一时钟信号和扫描电平信号输出两条扫描线中的第一扫描线的栅极驱动信号；第二扫描输出电路，用于根据第二时钟信号和扫描电平信号输出两条扫描线中的第二扫描线的栅极驱动信号；栅极驱动单元还根据第一扫描线的栅极驱动信号和第二扫描线的栅极驱动信号输出第二级传信号；复位电路，用于根据第一级传信号和第二级传信号生成复位电平信号以对栅极驱动单元进行复位，如此能够减少GOA电路的元件数量，便于实现超窄边框设计。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括级联的多个栅极驱动单元，每个所述栅极驱动单元用于分别驱动连续设置的两条扫描线，包括：
信号传输电路，用于根据第一级传信号生成扫描电平信号；
第一扫描输出电路，与所述信号传输电路连接，用于根据第一时钟信号和所述扫描电平信号输出所述两条扫描线中的第一扫描线的栅极驱动信号；
第二扫描输出电路，与所述信号传输电路连接，用于根据第二时钟信号和所述扫描电平信号输出所述两条扫描线中的第二扫描线的栅极驱动信号；
所述栅极驱动单元还根据所述第一扫描线的栅极驱动信号和所述第二扫描线的栅极驱动信号输出第二级传信号；
复位电路，与所述信号传输电路连接，用于根据所述第一级传信号和所述第二级传信号生成复位电平信号以对所述栅极驱动单元进行复位。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第二级传信号用于驱动下一级的所述栅极驱动单元。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述信号传输电路还根据复位信号对所述栅极驱动单元进行复位。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述信号传输电路包括：第一NMOS管、第一PMOS管和第一反相器；
所述第一NMOS管的栅极输入所述第一级传信号，源极接第一参考电压，漏极与所述第一PMOS管的源极连接，以输出所述扫描电平信号；所述第一PMOS管的栅极输入所述复位信号，漏极接第二参考电平；所述第一反相器的输入端还接所述复位电路的输出端，所述扫描电平信号经过所述第一反相器分别输出至所述第一扫描输出电路和所述第二扫描输出电路。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述复位电路包括：第二PMOS管和第三PMOS管；
所述第二PMOS管的栅极与所述第一NMOS管的栅极连接，漏极与所述第三PMOS管的源极连接，源极与所述第一反相器的输入端连接；所述第三PMOS管的栅极输入所述第二级传信号，漏极接所述第二参考电平。
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一扫描输出电路包括：第一传输门、第四PMOS管、第一缓冲电路；
所述第一传输门的输入端输入所述第一时钟信号，第一控制端与所述信号传输电路连接，第二控制端接所述扫描电平信号，输出端与所述第一缓冲电路的输入端连接；所述第四PMOS管的栅极与所述信号传输电路连接，漏极接第二参考电平，源极与所述第一缓冲电路的输入端连接，所述第一缓冲电路输出所述第一扫描线的栅极驱动信号。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述第二扫描输出电路包括：第二传输门、第五PMOS管、第二缓冲电路；
所述第二传输门的输入端输入所述第二时钟信号，第一控制端与所述信号传输电路连接，第二控制端接所述扫描电平信号，输出端与所述第二缓冲电路的输入端连接；所述第五PMOS管的栅极与所述信号传输电路连接，漏极接所述第二参考电平，源极与所述第二缓冲电路的输入端连接，所述第二缓冲电路输出所述第二扫描线的栅极驱动信号。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述第一缓冲电路和所述第二缓冲电路分别包括级联的多个反相器。
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述栅极驱动单元还包括一与非门电路，所述第一缓冲电路包括级联的第二反相器、第三反相器以及第四反相器；所述第二缓冲电路包括级联的第五反相器、第六反相器以及第七反相器；所述与非门电路的第一输入端与所述第三反相器的输出端连接，所述与非门电路的第二输入端与所述第六反相器的输出端连接，所述与非门电路的输出端输出所述第二级传信号。
10.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一时钟信号与所述第二时钟信号相差1/4个时钟周期。
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