CN105939156A - 输入缓冲电路 - Google Patents

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Abstract

本发明公开了一种输入缓冲电路，其包括：第一电流源、第一差分控制电路、第二电流源、第二差分控制电路、第三电流源、第一差分输出电路、第四电流源和第二差分输出电路。其中，第一差分控制电路用于根据输入信号在第一耦合端子上产生第一偏置电压，以及，用于根据输入信号产生第一控制信号。第二差分控制电路用于根据输入信号在第二耦合端子上产生第二偏置电压；以及，用于根据输入信号产生第二控制信号。第三电流源用于根据第二偏置电压提供第一电流。第一差分输出电路用于接收第一控制信号而产生输出信号。第四电流源根据第一偏置电压提供第二电流。第二差分输出电路用于接收第二控制信号而产生所述输出信号。本发明可以提升系统的性能。

Description

输入缓冲电路
技术领域
本发明涉及一种缓冲电路，更特别地，涉及一种能够在宽的(wide)输入信号电平上操作的输入缓冲电路。
背景技术
系统往往包括至少一个接收器(receiver)，用以接收信号。通常，接收器会需要操作在不同的操作速度上，以支持不同的规范。然而，接收器需要操作在合适的参考电压范围(reference voltage range)中，以使得它能够操作在期望的操作速度上。
图1是一种说明传统接收器的操作的示意图。如图1所示，若期望接收器操作在操作速度2.7Gbps上，以满足标准1的要求，则接收器需要操作在等于或高于0.9V的参考电压上，接收器的操作性能将是好的(good)；否则，接收器的操作性能将是差的(bad)。类似地，若期望接收器操作在操作速度1.9Gbps上，以满足标准2的要求，则需要接收器操作在等于或高于0.6V的参考电压上，否则，接收器的操作性能将是差的。
在图1的另一示例中，接收器被期望操作在3.2Gbps的操作速度上，以满足标准3的要求。然而，由于参考电压过低(如为0.18V)，致使接收器仅能够操作在1.6Gbps的操作速度上，因此，接收器的性能是差的。
因此，若参考电压容差范围(reference voltage tolerance range)过窄，则表明接收器能够具有良好性能的范围过窄，从而，接收器的性能往往会是非优化的。
发明内容
有鉴于此，本发明的目的之一在于提供一种输入缓冲电路，可以扩展(extend)参考电压容差范围。
本发明一实施例公开了一种输入缓冲电路，其包括：第一电流源、第一差分控制电路、第二电流源、第二差分控制电路、第三电流源、第一差分输出电路、第四电流源和第二差分输出电路。其中，第一差分控制电路在第一耦合端子处耦接于第一电流源，用于接收输入信号并根据输入信号在第一耦合端子上产生第一偏置电压，以及，用于根据输入信号产生第一控制信号。第二差分控制电路在第二耦合端子处耦接于第二电流源，用于接收所述输入信号并根据输入信号在第二耦合端子上产生第二偏置电压；以及，用于根据输入信号产生第二控制信号。第三电流源包括第二端和耦接于第一预定电压电平的第一端，其中，第三电流源根据所述第二偏置电压提供第一电流。第一差分输出电路耦接于所述第三电流源的第二端，用以接收所述第一电流；用于接收所述第一控制信号而产生输出信号。第四电流源包括第一端和耦接于所述第二预定电压电平的第二端，其中，所述第四电流源根据所述第一偏置电压而流出提供第二电流。第二差分输出电路耦接于所述第四电流源的第一端，用于接收所述第二控制信号而产生所述输出信号。
本发明另一实施例公开了一种输入缓冲电路，其包括：第一电流源、第一差分控制电路、第二电流源、第二差分控制电路、第一可调电阻、可调电阻模块、第二可调电阻和跨导提供电路。其中，第一差分控制电路在第一耦合端子处耦接于所述第一电流源，用于接收输入信号之一并根据所述输入信号在所述第一耦合端子上产生第一偏置电压，以及，用于产生第一控制信号。第二差分控制电路在第二耦合端子处耦接于所述第二电流源，用于接收所述输入信号之另一并根据所述输入信号在所述第二耦合端子上产生第二偏置电压；以及，用于产生第二控制信号。第一可调电阻包括第二端和耦接于第一预定电压电平的第一端，其中，所述第一可调电阻的阻值根据所述第二偏置电压变化。可调电阻模块耦接于所述第一可调电阻的第二端，其中，所述可调电阻模块的阻值根据所述第二偏置电压变化。第二可调电阻包括第一端和耦接于所述第二预定电压电平的第二端，其中，所述第二可调电阻的阻值根据所述第一偏置电压变化。跨导提供电路耦接在所述可调电阻模块和所述第二可调电阻之间，用于提供跨导。
鉴于上述实施例，本发明提供的输入缓冲电路针对不同的输入信号电平均具有高增益，从而，可以扩展参考电压容差范围，进而提升系统性能。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。
附图说明
图1是一种说明传统接收器的操作的示意图；
图2是根据本发明一实施例说明一种输入缓冲电路的方块示意图；
图2a是本发明实施例示出的其中一种输入信号的曲线示意图；
图2b是本发明实施例示出的另一种输入信号的曲线示意图；
图3是说明图2所示实施例的详细电路的其中一种电路示意图；
图4是图2所示输出级的一种等效电路图；
图5是根据本发明另一实施例说明一种输出级的电路图。
具体实施方式
以下描述为本发明实施的较佳实施例。以下实施例仅用来例举阐释本发明的技术特征，并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属领域技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求书并不以名称的差异来作为区别元件的方式，而是以元件在功能上的差异来作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
本发明实施例提供的输入缓冲电路可以扩展参考电压容差范围，进而，可满足不同标准的要求，而不会受限于单一标准。
图2是根据本发明一实施例说明一种输入缓冲电路的方块示意图。如图2所示，输入缓冲电路100包括控制级(control stage)S_c和输出级(output stage)S_o。控制级S_c包括第一电流源(current source)CS_1、差分控制电路(differentialcontrol circuit)DCC_1(在本实施例中被称作第一差分控制电路)、第二电流源CS_2和差分控制电路DCC_2(在本实施例中被称作第二差分控制电路)。第一差分控制电路DCC_1在第一耦合端子(couple terminal)CT_1处耦接于第一电流源CS_1，以及用于接收输入信号INS_1、INS_2。在一些实施例中，第一差分控制电路DCC_1和第二差分控制电路DCC_2可操作在一输入共模条件下(operate in an input common mode)，换言之，输入信号INS_1和INS_2的共模电压值相同。例如，在一些示例中，对于给定的参考电压Vref，输入信号INS_1和INS_2可以是以参考电压Vref为共模电压的差分信号，如图2a所示，图2a是本发明实施例示出的其中一种输入信号的曲线示意图，其中，共模电压值为Vref。再例如，在另一些示例中，对于给定的参考电压Vref，输入信号INS_1可以是参考电压Vref，而输入信号INS_2可以是Vref±Vp，其中，Vp是预定的电压电平，即输入信号INS_2在参考电压Vref上波动，如图2b所示，图2b是本发明实施例示出的另一种输入信号的曲线示意图，应当说明的是，本发明并不限于此。但为方便描述，在一些实施例中，以输入信号INS_1、INS_2构成(form)差分信号为例进行说明。第一差分控制电路DCC_1根据输入信号INS_1、INS_2在第一耦合端子CT_1上产生第一偏置电压(bias voltage)Vb_1，以及，根据输入信号INS_1、INS_2产生第一控制信号C_11、C_12，其中，控制信号C_11、C_12构成差分信号。第二差分控制电路DCC_2在第二耦合端子CT_2处耦接于第二电流源CS_2，用于接收输入信号INS_1、INS_2及根据输入信号INS_1、INS_2在第二耦合端子CT_2上产生第二偏置电压Vb_2。第二差分控制电路还根据输入信号INS_1、INS_2产生第二控制信号C_21、C_22，同样，第二控制信号C_21、C_22构成差分信号。
输出级S_o包括第三电流源CS_3、差分输出电路(differential output circuit)DOC_1(在本实施例中被称作第一差分输出电路)、第四电流源CS_4和差分输出电路DOC_2(在本实施例中被称作第二差分输出电路)。第三电流源CS_3包括第二端和耦接于第一预定电压电平(predetermined voltage level)VDD的第一端。第三电流源CS_3根据第二偏置电压Vb_2提供第一电流I_1。第一差分输出电路DOC_1耦接于第三电流源CS_3的第二端，以接收所述第一电流I_1，且用于接收控制信号CS_11、CS_12以产生输出信号OS_1、OS_2，其中，输出信号OS_1、OS_2构成差分信号。第四电流源CS_4包括第一端和耦接于第二预定参考电平GND(为方便描述，此实施例中的第二预定参考电平以地参考电平为例，但应当说明的是，本发明并不限于此)的第二端。第四电流源CS_4根据第一偏置电压Vb_1汲取(drain)第二电流I_2。第二差分输出电路DOC_2耦接于第四电流源CS_4的第一端，且用于接收第二控制信号C_21、C_22，以根据控制信号C_21、C_22产生所述输出信号OS_1、OS_2。
图3是说明图2所示实施例的详细电路的其中一种电路示意图。如图3所示，第一电流源CS_1包括第一类型的第二晶体管(transistor)P_2。该第一类型的第二晶体管P_2包括：第一端，耦接于所述第一预定电压电平VDD；第二端，耦接于所述第一耦合端子CT_1；以及控制端，耦接于所述第二预定电压电平GND。第二电流源CS_2包括第二类型的第二晶体管N_2。该第二类型的第二晶体管N_2包括：第二端，耦接于所述第二预定电压电平GND；第一端，耦接于所述第二耦合端子CT_2；以及控制端，耦接于所述第一预定电压电平VDD。请注意，提供给第一类型的第二晶体管P_2的控制端的第二预定电压电平GND被作为第一类型的第二晶体管P_2的偏置电压而施加。类似地，提供给第二类型的第二晶体管N_2的控制端的第一预定电压电平VDD被作为第二类型的第二晶体管N_2的偏置电压而施加。
第一差分控制电路DCC_1包括：第一类型的第三晶体管P_3、第一电阻R_1、第一类型的第四晶体管P_4以及第二电阻R_2。该第三类型的第三晶体管P_3包括：第一端，耦接于第一耦合端子CT_1；第二端，用于输出所述第一控制信号C_11(上述第一控制信号C_11、C_12之一)；以及控制端，用于接收所述输入信号INS_1(上述差分输入信号INS_1、INS_2之一)。第一电阻R_1包括：第一端，耦接于第一类型的第三晶体管P_3的第二端；以及第二端，耦接于所述第二预定电压电平GND。第一类型的第四晶体管P_4包括：第一端，耦接于所述第一耦合端子CT_1；第二端，用于输出所述第一控制信号C_12(上述第一控制信号C_11、C_12之另一)；以及控制端，用于接收所述输入信号INS_2(上述差分输入信号INS_1、INS_2之另一)。第二电阻R_2包括：第一端，耦接于第一类型的第四晶体管P_4的第二端；以及第二端，耦接于所述第二预定电压电平GND。
第二差分控制电路DCC_2包括：第三电阻R_3、第二类型的第三晶体管N_3、第四电阻R_4以及第二类型的第四晶体管N_4。第三电阻R_3包括：第一端，耦接于所述第一预定电压电平VDD；以及第二端，用于输出所述第二控制信号C_22(上述第二控制信号C_21、C_22之一)。第二类型的第三晶体管N_3包括：第一端，耦接于第三电阻R_3的第二端；第二端，耦接于第二耦合端子CT_2；以及控制端，用于接收所述输入信号INS_1。第四电阻R_4包括：第一端，耦接于所述第一预定电压电平VDD；以及第二端，用于输出所述第二控制信号C_21(上述第二控制信号C_21、C_22之另一)。第二类型的第四晶体管N_4包括：第一端，耦接于第四电阻R_4的第二端；第二端，耦接于第二耦合端子CT_2；以及控制端，用于接收所述输入信号INS_2。
请注意，针对上述描述，第一差分控制电路DCC_1和第二差分控制电路DCC_2可操作在一输入共模(input common mode)条件下。
第三电流源CS_3包括:第一类型的第一晶体管P_1。该第一类型的第一晶体管P_1包括：第一端，作为第三电流源CS_3的第一端(用于接收所述第二参考电压电平VDD)；控制端，用于接收第二偏置电压Vb_2；以及第二端，作为第三电流源CS_3的第二端。第四电流源CS_4包括第二类型的第一晶体管N_1。该第二类型的第一晶体管N_1包括：第一端，作为第四电流源CS_4的第一端；控制端，用于接收第一偏置电压Vb_1；以及第二端，作为第四电流源CS_4的第二端。请注意，提供给第一类型的第一晶体管P_1的控制端的第二偏置电压电平Vb_2被作为第一类型的第一晶体管P_1的偏置电压而施加。类似地，提供给第二类型的第一晶体管N_1的控制端的第一偏置电压电平Vb_1被作为第二类型的第一晶体管N_1的偏置电压而施加。
进一步地，第一差分输出电路DOC_1包括第一类型的第五晶体管P_5和第一类型的第六晶体管P_6。第一类型的第五晶体管P_5包括：第一端，耦接于第一类型的第一晶体管P_1的第二端；控制端，用于接收第一控制信号C_12。第一类型的第六晶体管P_6包括：第一端，耦接于第一类型的第一晶体管P_1的第二端；控制端，用于接收第一控制信号C_11。第一类型的第五晶体管P_5和第一类型的第六晶体管P_6中的两者之一均包括第二端，用于输出所述输出信号OS_1、OS_2。如图3所示，第一类型的第五晶体管P_5的第二端可用于输出所述输出信号OS_1；而第一类型的第六晶体管P_6的第二端可用于输出所述输出信号OS_2。
第二差分输出电路DOC_2包括第二类型的第五晶体管N_5和第二类型的第六晶体管N_6。第二类型的第五晶体管N_5包括：第二端，耦接于第二类型的第一晶体管N_1的第一端；以及控制端，用于接收第二控制信号C_21。第二类型的第六晶体管N_6包括：第二端，耦接于第二类型的第一晶体管N_1的第一端；以及控制端，用于接收第二控制信号C_22。第二类型的第五晶体管P_5和第二类型的第六晶体管N_6中的两者之一均包括第一端，用于输出所述输出信号OS_1、OS_2。如图3所示，第二类型的第五晶体管N_5的第一端可用于输出所述输出信号OS_1；而第二类型的第六晶体管N_6的第一端可用于输出所述输出信号OS_2。
在一些实施例中，上述第一类型的晶体管可以是P型金属氧化物半导体场效应管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor,PMOSFET)，以及，上述第二类型的晶体管可以是N型金属氧化物半导体场效应管(N-channel Metal Oxide Semiconductor Field Effect Transistor,NMOSFET)，但本发明并不限于此。
下面的描述将用来描绘所述输入缓冲电路的操作。请再次参照图3，在一些实施例中，输入信号INS_1为参考电压Vref，以及，输入信号INS_2为Vref±Vp。其中，Vp是预定的电压电平。
若所述输入信号为低(low)输入，则第二类型的第五晶体管N_5和第二类型的第六晶体管N_6具有高导通电阻(turning on resistance)，从而，输出级S_o的输出摆幅(output swing)可以被增大。同样地，若所述输入信号是中等(medium)输入，则第一类型的第五晶体管P_5、第一类型的第六晶体管P_6、第二类型的第五晶体管N_5和第二类型的第六晶体管N_6具有高跨导(transconductance)，从而，输出级S_o的输出摆幅可以被增大。若所述输入信号是高(high)输入，则所述第二偏置电压Vb_2增大，从而使得第一类型的第一晶体管P_1的电阻(resistance)增大。这样，在第一类型的第一晶体管P_1的第二端上的电压V_P1减小。因此，第一类型的第五晶体管P_5和第一类型的第六晶体管P_6的电阻增大。因此，输出级S_o的总阻抗(total impedance)增大，从而，输出级S_o的差分增益(differential gain)增大。换言之，输出级S_o的输出摆幅可以被增大。在本发明实施例中，使用第一类型的晶体管(如P_3、P_4)和第二类型的晶体管(如N_3、N_4)作为输入器件，可以针对不同的输入共模电压(如Vref)产生自偏置电压(self-bias voltage)，进而扩展参考电压容差范围。
基于上述实施例，本发明提供的输入缓冲电路能够在宽的(wide)输入信号电平(例如，宽的输入共模电压)上操作，对于不同的输入信号电平，本发明提供的所述输入缓冲电路能够具有高增益(high gain)。因此，由于输入信号的输出摆幅被扩展了，从而参考电压容差范围能够被扩展。
鉴于上述描述，第一类型的第一晶体管P_1、第一类型的第五晶体管P_5、第一类型的第六晶体管P_6和第二类型的第一晶体管N_1之功能可被视作为可调整电阻(adjustable resistor)。同样地，第二类型的第五晶体管N_5和第二类型的第六晶体管N_6提供跨导。因此，图3中的输出级S_o可被图4中的电路替换，其中，图4是图2所示第二级(即输出级)的一种等效电路图。至于更多细节，第一类型的第一晶体管P_1被第一可调电阻AR_1替换，第一类型的第五晶体管P_5被第三可调电阻AR_3替换，第一类型的第六晶体管P_6被第四可调电阻AR_4替换，以及第二类型的第一晶体管N_1被第二可调电阻AR_2替换。
因此，在一些实施例中，上述输出级S_o包括第一可调电阻(如AR_1)、可调电阻模块(adjustable resistance module)(如AR_3、AR_4)、第二可调电阻(如AR_2)以及跨导提供电路(transconductance providing circuit)(如N_5、N_6)。第一可调电阻AR_1包括第二端以及耦接于第一预定电压电平VDD的第一端。第一可调电阻AR_1的阻值根据(corresponding to)所述第二偏置电压Vb_2变化。可调电阻模块(在此实施例中，为方便说明，可调电阻模块以第三可调电阻AR_3和第四可调电阻AR_4为例进行说明，但本发明并不限于此)耦接于第一可调电阻AR_1的第二端，用于接收第一控制信号C_11、C_12(图中未示出)，其中，可调电阻模块的阻值根据第一控制信号和第二偏置电压变化。换言之，可调电阻模块(如AR_3、AR_4)根据电压V_P1变化，其中，电压V_P1与第二偏置电压V_b2有关。第二可调电阻AR_2包括第一端和耦接于第二预定电压电平GND的第二端，其中，第二可调电阻AR_2的阻值根据第一偏置电压Vb_1变化。跨导提供电路耦接在所述可调电阻模块和第二可调电阻AR_2之间，用于提供跨导，特别地，根据上述第二控制信号提供跨导。为方便理解，本发明实施例中的跨导提供电路可以包括第二类型的第五晶体管N_5和第二类型的第六晶体管N_6，应当说明的是，本发明中的跨导提供电路并不限于此。在图4所示的实施例中，第二类型的第五晶体管N_5包括：第二端，耦接于第二可调电阻的第一端；以及控制端，用于接收所述第二控制信号之一(如C_21)。第二类型的第六晶体管N_6包括：第二端，耦接于第二可调电阻的第一端；以及控制端，用于接收所述第二控制信号之另一(如C_22)；其中，第二类型的第五晶体管N_5和第二类型的第六晶体管N_6根据所述第二控制信号提供跨导。为方便理解，可调电阻模块可以包括第三可调电阻AR_3和第四可调电阻AR_4，但应当说的是，本发明并不限于此。在图4所示的示例中，第三可调电阻AR_3包括：第一端，耦接于第一可调电阻AR_1的第二端；以及第二端，耦接于所述跨导提供电路。第四可调电阻AR_4包括：第一端，耦接于第一可调电阻AR_1的第二端；以及第二端，耦接于所述跨导提供电路。其中，第三可调电阻AR_3和第四可调电阻AR_4的阻值根据所述第一控制信号变化。在此实施例中，第二类型的第五晶体管N_5的第一端耦接于可调电阻模块的一端，特别地，耦接于可调电阻模块中的第三可调电阻AR_3的第二端。第二类型的第六晶体管N_6的第一端耦接于可调电阻模块的另一端，特别地，耦接于可调电阻模块中的第四可调电阻AR_4的第二端。在一些实施例中，第二类型的第五晶体管N_5的第一端和第二类型的第六晶体管N_6的第一端用于输出上述输出信号OS_1、OS_2(图中未示出)。应当说明的是，根据图3所示实施例的详细描述，为简洁起见，此处省略图3和图4相结合所获得的输入缓冲电路的实施例中的类似描述。
请注意，图3中的输出级S_o可以包括除图3中所描述的结构外的其它结构。图5是根据本发明另一实施例说明所述输出级的电路图，举例来说，图5中的输出级S_o除包括图3中所示的器件外，还包括第一类型的第七晶体管P_7、第一类型的第八晶体管P_8、第二类型的第七晶体管N_7、第二类型的第八晶体管N_8。第一类型的第七晶体管P_7、第一类型的第八晶体管P_8、第二类型的第七晶体管N_7、第二类型的第八晶体管N_8之操作和结构与第一类型的第五晶体管P_5、第一类型的第六晶体管P_6、第二类型的第五晶体管N_5、第二类型的第六晶体管N_6之操作和结构相同，因此，为简洁起见，此处不再赘述。
鉴于上述实施例，由于能够扩展所述参考电压容差范围，因此，尽管只提供了一恒定的参考电压，但可以满足用于接收器的不同标准的要求。从而，可以提升接收器的性能。同样地，尽管参考电压是不同的，但可以获得更好的参考电压容差范围。
在不脱离本发明的精神以及范围内，本发明可以其它特定格式呈现。所描述的实施例在所有方面仅用于说明的目的而并非用于限制本发明。本发明的保护范围当视所附的权利要求所界定者为准。本领域技术人员皆在不脱离本发明之精神以及范围内做些许更动与润饰。

Claims (18)

1.一种输入缓冲电路，其特征在于，包括：
第一电流源；
第一差分控制电路，在第一耦合端子处耦接于所述第一电流源，用于接收输入信号并根据所述输入信号在所述第一耦合端子上产生第一偏置电压，以及，用于根据所述输入信号产生第一控制信号；
第二电流源；
第二差分控制电路，在第二耦合端子处耦接于所述第二电流源，用于接收所述输入信号并根据所述输入信号在所述第二耦合端子上产生第二偏置电压；以及，用于根据所述输入信号产生第二控制信号；
第三电流源，包括第二端和耦接于第一预定电压电平的第一端，其中，所述第三电流源根据所述第二偏置电压提供第一电流；
第一差分输出电路，耦接于所述第三电流源的第二端，以接收所述第一电流，用于接收所述第一控制信号而产生输出信号；
第四电流源，包括第一端和耦接于所述第二预定电压电平的第二端，其中，所述第四电流源根据所述第一偏置电压而汲取第二电流；以及
第二差分输出电路，耦接于所述第四电流源的第一端，用于接收所述第二控制信号而产生所述输出信号。
2.如权利要求1所述的输入缓冲电路，其特征在于，所述第一电流源包括第一类型的第二晶体管，其中，
所述第一类型的第二晶体管包括：第一端，耦接于所述第一预定电压电平；第二端，耦接于所述第一耦合端子；以及控制端，耦接于所述第二预定电压电平。
3.如权利要求1所述的输入缓冲电路，其特征在于，所述第二电流源包括第二类型的第二晶体管，其中，
所述第二类型的第二晶体管包括：第二端，耦接于所述第二预定电压电平；第一端，耦接于所述第二耦合端子；以及控制端，耦接于所述第一预定电压电平。
4.如权利要求1所述的输入缓冲电路，其特征在于，所述第三电流源包括第一类型的第一晶体管，其中，
所述第一类型的第一晶体管包括：第一端，作为所述第三电流源的第一端；控制端，用于接收所述第二偏置电压；以及第二端，作为所述第三电流源的第二端。
5.如权利要求1所述的输入缓冲电路，其特征在于，所述第四电流源包括第二类型的第一晶体管，其中，
所述第二类型的第一晶体管包括：第一端，作为所述第四电流源的第一端；控制端，用于接收所述第一偏置电压；以及第二端，作为所述第四电流源的第二端。
6.如权利要求1所述的输入缓冲电路，其特征在于，所述第一差分控制电路包括：第一类型的第三晶体管、第一电阻、第一类型的第四晶体管以及第二电阻，其中，
所述第一类型的第三晶体管包括：第一端，耦接于所述第一耦合端子；第二端，用于输出所述第一控制信号之一；以及控制端，用于接收所述输入信号之一；
所述第一电阻包括：第一端，耦接于所述第一类型的第三晶体管的第二端；以及第二端，耦接于所述第二预定电压电平；
所述第一类型的第四晶体管包括：第一端，耦接于所述第一耦合端子；第二端，用于输出所述第一控制信号之另一；以及控制端，用于接收所述输入信号之另一；
所述第二电阻包括：第一端，耦接于所述第一类型的第四晶体管的第二端；以及第二端，耦接于所述第二预定电压电平。
7.如权利要求1所述的输入缓冲电路，其特征在于，所述第二差分控制电路包括：第三电阻、第二类型的第三晶体管、第四电阻和第二类型的第四晶体管，其中，
所述第三电阻包括：第一端，耦接于所述第一预定电压电平；以及第二端，用于输出所述第二控制信号之一；
所述第二类型的第三晶体管包括：第一端，耦接于所述第三电阻的第二端；第二端，耦接于所述第二耦合端子；以及控制端，用于接收所述输入信号之一；
所述第四电阻包括：第一端，耦接于所述第一预定电压电平；以及第二端，用于输出所述第二控制信号之另一；
所述第二类型的第四晶体管包括：第一端，耦接于所述第四电阻的第二端；第二端，耦接于所述第二耦合端子；以及控制端，用于接收所述输入信号之另一。
8.如权利要求1所述的输入缓冲电路，其特征在于，所述第一差分输出电路包括：第一类型的第五晶体管和第一类型的第六晶体管，其中，
所述第一类型的第五晶体管包括：第一端，耦接于所述第三电流源的第二端；以及控制端，用于接收所述第一控制信号之一；
所述第一类型的第六晶体管包括：第一端，耦接于所述第三电流源的第二端；以及控制端，用于接收所述第一控制信号之另一。
9.如权利要求1所述的输入缓冲电路，其特征在于，所述第二差分输出电路包括：第二类型的第五晶体管和第二类型的第六晶体管，其中，
所述第二类型的第五晶体管包括：第二端，耦接于所述第四电流源的第一端；以及控制端，用于接收所述第二控制信号之一；
所述第二类型的第六晶体管包括：第二端，耦接于所述第四电流源的第一端；以及控制端，用于接收所述第二控制信号之另一。
10.如权利要求1所述的输入缓冲电路，其特征在于，所述第一差分控制电路和所述第二差分控制电路操作在一输入共模条件下。
11.一种输入缓冲电路，其特征在于，包括：
第一电流源；
第一差分控制电路，在第一耦合端子处耦接于所述第一电流源，用于接收输入信号并根据所述输入信号在所述第一耦合端子上产生第一偏置电压，以及，用于根据所述输入信号产生第一控制信号；
第二电流源；
第二差分控制电路，在第二耦合端子处耦接于所述第二电流源，用于接收所述输入信号并根据所述输入信号在所述第二耦合端子上产生第二偏置电压；以及，用于根据所述输入信号产生第二控制信号；
第一可调电阻，包括第二端和耦接于第一预定电压电平的第一端，其中，所述第一可调电阻的阻值根据所述第二偏置电压变化；
可调电阻模块，耦接于所述第一可调电阻的第二端，其中，所述可调电阻模块的阻值根据所述第二偏置电压变化；
第二可调电阻，包括第一端和耦接于第二预定电压电平的第二端，其中，所述第二可调电阻的阻值根据所述第一偏置电压变化；以及
跨导提供电路，耦接在所述可调电阻模块和所述第二可调电阻之间，用于提供跨导。
12.如权利要求11所述的输入缓冲电路，其特征在于，所述第一电流源包括第一类型的第二晶体管，其中，
所述第一类型的第二晶体管包括：第一端，耦接于所述第一预定电压电平；第二端，耦接于所述第一耦合端子；以及控制端，耦接于所述第二预定电压电平。
13.如权利要求11所述的输入缓冲电路，其特征在于，所述第二电流源包括第二类型的第二晶体管，其中，
所述第二类型的第二晶体管包括：第二端，耦接于所述第二预定电压电平；第一端，耦接于所述第二耦合端子；以及控制端，耦接于所述第一预定电压电平。
14.如权利要求11所述的输入缓冲电路，其特征在于，所述第一差分控制电路包括：第一类型的第三晶体管、第一电阻、第一类型的第四晶体管以及第二电阻，其中，
所述第一类型的第三晶体管包括：第一端，耦接于所述第一耦合端子；第二端，用于输出所述第一控制信号之一；以及控制端，用于接收所述输入信号之一；
所述第一电阻包括：第一端，耦接于所述第一类型的第三晶体管的第二端；以及第二端，耦接于所述第二预定电压电平；
所述第一类型的第四晶体管包括：第一端，耦接于所述第一耦合端子；第二端，用于输出所述第一控制信号之另一；以及控制端，用于接收所述输入信号之另一；
所述第二电阻包括：第一端，耦接于所述第一类型的第四晶体管的第二端；以及第二端，耦接于所述第二预定电压电平。
15.如权利要求11所述的输入缓冲电路，其特征在于，所述第二差分控制电路包括：第三电阻、第二类型的第三晶体管、第四电阻和第二类型的第四晶体管，其中，
所述第三电阻包括：第一端，耦接于所述第一预定电压电平；以及第二端，用于输出所述第二控制信号之一；
所述第二类型的第三晶体管包括：第一端，耦接于所述第三电阻的第二端；第二端，耦接于所述第二耦合端子；以及控制端，用于接收所述输入信号之一；
所述第四电阻包括：第一端，耦接于所述第一预定电压电平；以及第二端，用于输出所述第二控制信号之另一；
所述第二类型的第四晶体管包括：第一端，耦接于所述第四电阻的第二端；第二端，耦接于所述第二耦合端子；以及控制端，用于接收所述输入信号之另一。
16.如权利要求11所述的输入缓冲电路，其特征在于，所述可调电阻模块包括：第三可调电阻和第四可调电阻，其中，
所述第三可调电阻包括：第一端，耦接于所述第一可调电阻的第二端；以及第二端，耦接于所述跨导提供电路；
所述第四可调电阻包括：第一端，耦接于所述第一可调电阻的第二端；以及第二端，耦接于所述跨导提供电路；
其中，所述第三可调电阻和所述第四可调电阻的阻值根据所述第一控制信号变化。
17.如权利要求11所述的输入缓冲电路，其特征在于，所述跨导提供电路包括：第二类型的第五晶体管和第二类型的第六晶体管，其中，
所述第二类型的第五晶体管包括：第二端，耦接于所述第二可调电阻的第一端；第一端，耦接于所述可调电阻模块的第一端；以及控制端，用于接收所述第二控制信号之一；
所述第二类型的第六晶体管包括：第二端，耦接于所述第二可调电阻的第一端；第一端，耦接于所述可调电阻模块的第二端；以及控制端，用于接收所述第二控制信号之另一；
其中，所述第二类型的第五晶体管和所述第二类型的第六晶体管根据所述第二控制信号提供跨导。
18.如权利要求11所述的输入缓冲电路，其特征在于，所述第一差分控制电路和所述第二差分控制电路操作在一输入共模条件下。
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