CN105934884B - 使用标准数字单元的差分bang-bang相位检测器 - Google Patents

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Abstract

本公开的某些方面提供了用于在例如延迟锁相环中使用的全差分相位检测器。一个示例相位检测电路一般包括：用于参考信号的第一输入；用于将要与参考信号进行比较的输入信号的第二输入；置位复位(S‑R)锁存器，具有置位输入、复位输入、第一输出和第二输出；以及延迟(D)触发器，具有逻辑输入、时钟输入、复位输入和逻辑输出。第一输入与S‑R复位输入连接，第二输入与S‑R置位输入连接，第一S‑R输出与D时钟输入连接，并且第二S‑R输出与D复位输入连接。D触发器的逻辑输出指示输入信号是超前于还是滞后于参考信号。

Description

使用标准数字单元的差分bang-bang相位检测器
在35U.S.C§119之下的优先权要求
本申请要求2014年1月27日提交的美国临时专利申请系列号No.61/932,088、以及2014年5月2日提交的美国专利申请系列号No.14/268,120的权益，这两个美国申请通过引用以它们的整体并入本文。
技术领域
本公开的某些方面一般性地涉及射频(RF)电子电路，并且更特别地，涉及全差分相位检测器。
背景技术
无线通信网络广泛地被部署来提供各种通信服务，诸如电话、视频、数据、消息收发、广播，等等。这样的网络(它们经常是多接入网络)通过共享可用的网络资源来支持针对多个用户的通信。例如，一个网络可以是3G(第三代移动电话标准和技术)系统，其可以经由各种3G无线电接入技术(RAT)来提供网络服务，各种3G无线电接入技术(RAT)包括EVDO(演进数据优化)、1xRTT(1时代无线电传输技术，或者简写为1x)、W-CDMA(宽带码分多址)、UMTS-TDD(通用移动电信系统-时分双工)、HSPA(高速分组接入)、GPRS(通用分组无线电服务)、或EDGE(全球演进的增强型数据速率)。3G网络是宽广区域的蜂窝电话网络，其演进为除了语音呼叫之外还并入高速互联网接入和视频电话。此外，3G网络相比于其他网络系统可以更多地被建立并且提供更大的覆盖区域。这样的多接入网络还可以包括码分多址(CDMA)系统、时分多址(TDMA)系统、频分多址(FDMA)系统、正交频分多址(OFDMA)系统、单载波FDMA(SC-FDMA)网络、第3代合作伙伴计划(3GPP)长期演进(LTE)网络、以及长期演进高级(LTE-A)网络。
无线通信网络可以包括多个基站，多个基站能够支持针对多个移动台的通信。移动台(MS)可以经由下行链路和上行链路与基站(BS)进行通信。下行链路(或正向链路)是指从基站到移动台的通信链路，并且上行链路(或反向链路)是指从移动台到基站的通信链路。基站可以在下行链路上向移动台发射数据和控制信息，和/或可以在上行链路上从移动台接收数据和控制信息。
发明内容
本公开的某些方面一般性地涉及全差分相位检测器，其可以使用标准数字单元来实施。差分相位检测器可以使用在用于各种目的的各种通信设备中。它的一个示例是使用在用来生成具有参考信号的频率的整数倍频率的输出信号的乘法延迟锁相环(MDLL)中。
本公开的某些方面提供了一种相位检测电路。该相位检测电路一般包括：用于参考信号的第一输入；用于将要与参考信号进行比较的输入信号的第二输入；置位复位(S-R)锁存器，具有置位输入、复位输入、第一输出和第二输出；以及延迟(D)触发器，具有逻辑输入、时钟输入、复位输入和逻辑输出，其中第一输入与S-R锁存器的复位输入连接，其中第二输入与S-R锁存器的置位输入连接，其中S-R锁存器的第一输出与D触发器的时钟输入连接，并且其中S-R锁存器的第二输出与D触发器的复位输入连接，以使得D触发器的逻辑输出指示输入信号是超前于还是滞后于参考信号。
根据某些方面，D触发器的逻辑输入被保持为逻辑高电平。
根据某些方面，第一反相器可以连接在S-R锁存器的第一输出与D触发器的时钟输入之间。对于某些方面，第二反相器也可以连接在S-R锁存器的第二输出与D触发器的复位输入之间。
根据某些方面，第一逻辑“与”门可以连接在S-R锁存器的第一输入与复位输入之间。对于某些方面，第二逻辑“与”门可以连接在S-R锁存器的第二输入与置位输入之间。在一些方面中，相位检测电路可以包括使能输入，该使能输入可以与第一逻辑“与”门处的第一输入进行逻辑“与”，并且与第二逻辑“与”门处的第二输入进行逻辑“与”。
根据某些方面，S-R锁存器与第一和第二输入连接，以使得相位检测电路是全差分的。
根据某些方面，S-R锁存器被配置为对参考信号和输入信号的上升边沿进行响应。
根据某些方面，S-R锁存器包括两个交叉耦合的逻辑“与非”门。
本公开的某些方面提供了一种延迟锁相环(DLL)。该DLL一般包括：用于参考信号的输入；用于关于参考信号被延迟的信号的输出；延迟链，包括用于生成被延迟的信号的一个或多个延迟门，其中延迟门中的至少一个延迟门与DLL的输出连接；选择逻辑，与DLL的输出连接并且被配置为基于被延迟的信号来输出选择信号；复用器，由选择信号控制为在参考信号与被延迟的信号之间进行选择，以便输出给延迟链中的延迟门中的第一延迟门；以及相位检测电路，用于把被延迟的信号与参考信号进行比较。相位检测电路一般包括：S-R锁存器，具有置位输入、复位输入、第一输出和第二输出；以及D触发器，具有逻辑输入、时钟输入、复位输入和逻辑输出，其中DLL的输入与S-R锁存器的复位输入连接，其中DLL的输出与S-R锁存器的置位输入连接，其中S-R锁存器的第一输出与D触发器的时钟输入连接，并且其中S-R锁存器的第二输出与D触发器的复位输入连接，以使得D触发器的逻辑输出指示被延迟的信号是超前于还是滞后于参考信号。
根据某些方面，DLL是乘法DLL(MDLL)，该乘法DLL被配置以使得在DLL的输出处的被延迟的信号具有等于参考信号的频率乘以乘法因子的频率。对于某些方面，选择逻辑包括计数器，该计数器随着被延迟的信号的每个下降边沿而将值递增一，并且选择逻辑在计数器的值等于乘法因子之后输出具有逻辑高电平的选择信号。随着被延迟的信号的下一上升边沿，计数器的值被复位到0，并且选择逻辑输出具有逻辑低电平的选择信号。
根据某些方面，D触发器的逻辑输入被保持为逻辑高电平。
根据某些方面，DLL进一步包括：第一反相器，连接在S-R锁存器的第一输出与D触发器的时钟输入之间；以及第二反相器，连接在S-R锁存器的第二输出与D触发器的复位输入之间。
根据某些方面，DLL进一步包括：第一逻辑“与”门，连接在DLL的输入与S-R锁存器的复位输入之间；以及第二逻辑“与”门，连接在DLL的输出与S-R锁存器的置位输入之间。在这种情况中，选择信号可以与第一逻辑“与”门处的DLL的输入进行逻辑“与”，并且还可以与第二逻辑“与”门处的DLL的输出进行逻辑“与”。
根据某些方面，S-R锁存器与DLL的输入和DLL的输出连接，以使得相位检测电路是全差分的。
根据某些方面，S-R锁存器被配置为对参考信号和被延迟的信号的上升边沿进行响应。
本公开的某些方面提供了一种用于无线通信的装置。该装置一般包括：至少一个天线；以及用于经由该至少一个天线来接收信号的接收器、或者用于经由该至少一个天线来发射信号的发射器中的至少一个，其中接收器或发射器中的该至少一个包括延迟锁相环(DLL)。该DLL通常包括：用于参考信号的输入；用于关于参考信号被延迟的信号的输出；延迟链，包括用于生成被延迟的信号的一个或多个延迟门，其中延迟门中的至少一个延迟门与DLL的输出连接；选择逻辑，与DLL的输出连接并且被配置为基于被延迟的信号来输出选择信号；复用器，由选择信号控制为在参考信号与被延迟的信号之间进行选择，以便输出给延迟链中的延迟门中的第一延迟门；以及相位检测电路，用于把被延迟的信号与参考信号进行比较。相位检测电路一般包括：S-R锁存器，具有置位输入、复位输入、第一输出和第二输出；以及D触发器，具有逻辑输入、时钟输入、复位输入和逻辑输出，其中DLL的输入与S-R锁存器的复位输入连接，其中DLL的输出与S-R锁存器的置位输入连接，其中S-R锁存器的第一输出与D触发器的时钟输入连接，并且其中S-R锁存器的第二输出与D触发器的复位输入连接，以使得D触发器的逻辑输出指示被延迟的信号是超前于还是滞后于参考信号。
附图说明
因此，上文所记载的本公开的特征能够详细被理解的方式、上文简略概述的更加特别的描述，可以通过参考各方面而得到，这些方面中的一些方面被图示在附图中。然而，将注意到，附图仅图示了这一公开的某些典型方面，并且因此不被考虑为是对它的范围的限制，因为本描述可以加入到其他等同有效的方面。
图1图示了根据本公开的某些方面的示例无线通信网络。
图2是根据本公开的某些方面的示例接入点(AP)和用户终端的框图。
图3是根据本公开的某些方面的示例收发器前端的框图。
图4是根据本公开的某些方面的使用延迟(D)触发器作为相位检测器的示例乘法延迟锁相环(MDLL)的框图。
图5是根据本公开的某些方面的使用全差分bang-bang相位检测器(BBPD)的示例MDLL的框图。
具体实施方式
本公开的各种方面在下面被描述。应当明显的是，本文的教导可以用各种各样的形式被具体化，并且本文所公开的任何具体结构、功能、或者这两者仅是表示性的。基于本文的教导，本领域的技术人员应当意识到，本文所公开的方面可以独立于任何其他方面而被实施，并且这些方面中的两个或更多方面可以用各种方式而被组合。例如，可以使用本文所阐述的任何数目的方面来实施装置或者实行方法。另外，可以使用其他结构、功能、或者附加于或不同于本文所阐述的方面中的一个或多个方面的结构和功能，来实施这样的装置或者实行这样的方法。此外，一个方面可以包括权利要求的至少一个元素。
词语“示例性”在本文中用来意指“用作示例、实例、或例证”。本文中被描述为“示例性”的任何方面并不必然被解释为相对于其他方面是优选的或者有利的。
本文所描述的技术可以与各种无线技术组合地被使用，各种无线技术诸如码分多址(CDMA)、正交频分复用(OFDM)、时分多址(TDMA)、空分多址(SDMA)、单载波频分多址(SC-FDMA)、时分同步码分多址(TD-SCDMA)，等等。多个用户终端能够经由不同的(1)用于CDMA的正交码信道、(2)用于TDMA的时隙、或者(3)用于OFDM的子频带，来并发地发射/接收数据。CDMA系统可以实施IS-2000、IS-95、IS-856、宽带-CDMA(W-CDMA)、或者一些其他标准。OFDM系统可以实施电气和电子工程师协会(IEEE)802.11、IEEE 802.16、长期演进(LTE)(例如，以TDD模式和/或FDD模式)、或者一些其他标准。TDMA系统可以实施全球移动通信系统(GSM)或者一些其他标准。这些各种标准在本领域中是已知的。
示例无线系统
图1图示了具有接入点和用户终端的无线通信系统100。为了简单，仅一个接入点110被示出在图1中。接入点(AP)一般是与用户终端进行通信的固定站并且也可以被称为基站(BS)、演进型节点B(eNB)、或者一些其他术语。用户终端(UT)可以是固定的或移动的，并且也可以被称为移动台(MS)、接入终端、用户设备(UE)、站点(STA)、客户端、无线设备、或者一些其他术语。用户终端可以是无线设备，诸如蜂窝电话、个人数字助理(PDA)、手持式设备、无线调制解调器、膝上型计算机、平板计算机、个人计算机，等等。
接入点110可以在任何给定时刻在下行链路和上行链路上与一个或多个用户终端120进行通信。下行链路(即，正向链路)是从接入点到用户终端的通信链路，并且上行链路(即，反向链路)是从用户终端到接入点的通信链路。用户终端还可以点对点地与另一用户终端进行通信。系统控制器130耦合到接入点并且为接入点提供协调和控制。
系统100采用多发射和多接收天线用于下行链路和上行链路上的数据传输。接入点110可以被装备有数目Nap个天线来实现用于下行链路传输的发射分集和/或用于上行链路传输的接收分集。所选择的用户终端120的集合Nu可以接收下行链路传输并且发射上行链路传输。每个所选择的用户终端向接入点发射特定于用户的数据，和/或从接入点接收特定于用户的数据。一般而言，每个所选择的用户终端可以被装备有一个或多个天线(即，Nut≥1)。Nu个所选择的用户终端能够具有相同或不同数目的天线。
无线系统100可以是时分双工(TDD)系统或频分双工(FDD)系统。对于TDD系统，下行链路和上行链路共享相同的频带。对于FDD系统，下行链路和上行链路使用不同的频带。系统100还可以利用单个载波或多个载波用于传输。每个用户终端可以被装备有单个天线(例如，为了保持成本下降)或多个天线(例如，在附加成本能够被支持的场合)。
图2示出了无线系统100中的接入点110和两个用户终端120m和120x的框图。接入点110被装备有Nap个天线224a至224ap。用户终端120m被装备有Nut,m个天线252ma至252mu，并且用户终端120x被装备有Nut,x个天线252xa至252xu。接入点110是针对下行链路的发射实体和针对上行链路的接收实体。每个用户终端120是针对上行链路的发射实体和针对下行链路的接收实体。如本文所使用的，“发射实体”是能够经由频率信道发射数据的独立操作的装置或设备，并且“接收实体”是能够经由频率信道接收数据的独立操作的装置或设备。在以下描述中，下标“dn”标示下行链路，下标“up”标示上行链路，Nup个用户终端被选择用于上行链路上的同时传输，Ndn个用户终端被选择用于下行链路上的同时传输，Nup可以等于或者可以不等于Ndn，并且Nup和Ndn可以是静态值或能够针对每个调度间隔而改变。波束调向或一些其他空间处理技术可以被使用在接入点和用户终端处。
在上行链路上，在被选择用于上行链路传输的每个用户终端120处，TX数据处理器288接收来自数据源286的业务数据、以及来自控制器280的控制数据。TX数据处理器288基于与被选择用于用户终端的速率相关联的编码和调制方案来处理(例如，编码、交错、和调制)用于用户终端的业务数据{dup}，并且提供用于Nut,m个天线中的一个天线的数据符号流{sup}。收发器前端(TX/RX)254(也作为射频前端(RFFE)而已知)接收并处理(例如，转换到模拟、放大、滤波、和上变频)相应的符号流以生成上行链路信号。收发器前端254还可以将上行链路信号路由到Nut,m个天线中的一个天线以用于经由例如RF开关的发射分集。控制器280可以控制收发器前端254内的路由。存储器282可以存储用于用户终端120的数据和程序代码，并且可以与控制器280进行交互。
数目Nup个用户终端可以被调度用于上行链路上的同时传输。这些用户终端中的每个用户终端在上行链路上向接入点发射它的经处理的符号流的集合。
在接入点110处，Nap个天线224a至224ap从在上行链路上进行发射的全部Nup个用户终端接收上行链路信号。为了接收分集，收发器前端222可以选择从天线224中的一个天线所接收的信号以用于处理。对于本公开的某些方面，从多个天线224所接收的信号的组合可以被组合用于增强型接收分集。接入点的收发器前端222还执行与用户终端的收发器前端254所执行的处理互补的处理，并且提供经恢复的上行链路数据符号流。经恢复的上行链路数据符号流是用户终端所发射的数据符号流{sup}的估计。RX数据处理器242根据针对上行链路数据符号流所使用的速率来处理(例如，解调、解交错、以及解码)经恢复的该流以获得经解码的数据。针对每个用户终端的经解码的数据可以被提供给数据汇244以用于存储和/或提供给控制器230以用于进一步处理。
在下行链路上，在接入点110处，TX数据处理器210接收针对被调度用于下行链路传输的Ndn个用户终端的来自数据源208的业务数据、来自控制器230的控制数据、以及可能有来自调度器234的其他数据。各种类型的数据可以在不同的运输信道上被发送。TX数据处理器210基于针对每个用户终端所选择的速率来处理(例如，编码、交错、以及调制)用于该用户终端的业务数据。TX数据处理器210可以提供用于Ndn个用户终端中的一个或多个用户终端的下行链路数据符号流，以从Nap个天线中的一个天线被发射。收发器前端222接收并处理(例如，转换到模拟、放大、滤波、以及上变频)符号流以生成下行链路信号。收发器前端222还可以将下行链路信号路由到Nap个天线224中的一个或多个天线，以用于经由例如RF开关的发射分集。控制器230可以控制收发器前端222内的路由。存储器232可以存储用于接入点110的数据和程序代码，并且可以与控制器230进行交互。
在每个用户终端120处，Nut,m个天线252从接入点110接收下行链路信号。为了在用户终端120处的接收分集，收发器前端254可以选择从天线252中的一个天线所接收的信号以用于处理。对于本公开的某些方面，从多个天线252所接收的信号的组合可以被组合用于增强型接收分集。用户终端的收发器前端254还执行与接入点的收发器前端222所执行的处理互补的处理，并且提供经恢复的下行链路数据符号流。RX数据处理器270处理(例如，解调、解交错、以及解码)经恢复的下行链路数据符号流以获得针对用户终端的经解码的数据。
本领域的技术人员将认识到，本文所描述的技术可以一般性地被应用在利用任何类型的多个接入方案(诸如，TDMA、SDMA、正交频分多址(OFDMA)、CDMA、SC-FDMA、TD-SCDMA、以及它们的组合)的系统中。
图3是根据本公开的某些方面的示例收发器前端300(诸如，图2中的收发器前端222、254)的框图。收发器前端300包括用于经由一个或多个天线来发射信号的发射(TX)路径302(也作为发射链而已知)、以及用于经由这些天线来接收信号的接收(RX)路径304(也作为接收链而已知)。当TX路径302和RX路径304共享天线303时，这些路径可以经由接口306与天线连接，接口306可以包括各种适合的RF设备中的任何RF设备，诸如双工器、开关、共用器，等等。
从数模转换器(DAC)308接收同相(I)或正交(Q)基带模拟信号，TX路径302可以包括基带滤波器(BBF)310、混频器312、驱动器放大器(DA)314、以及功率放大器316。BBF 310、混频器312、以及DA 314可以被包括在射频集成电路(RFIC)中，而PA 316经常在RFIC外部。BBF 310对从DAC 308接收的基带信号进行滤波，并且混频器312将经滤波的基带信号与发射本地振荡器(LO)信号进行混频，以将感兴趣的基带信号转换到不同的频率(例如，从基带上变频到RF)。这一频率转换过程产生了LO频率与感兴趣信号的频率的和频与差频。和频与差频被称为拍频。拍频通常在RF范围中，从而混频器312所输出的信号通常是RF信号，这些RF信号在通过天线303的发射之前被DA 314并且被PA 316放大。
RF路径304包括低噪声放大器(LNA)322、混频器324、以及基带滤波器(BBF)326。LNA 322、混频器324、以及BBF 326可以被包括在射频集成电路(RFIC)中，该RFIC可以是或者可以不是包括TX路径组件的相同RFIC。经由天线303接收的RF信号可以被LNA 322放大，并且混频器324将经放大的RF信号与接收本地振荡器(LO)信号进行混频，以将感兴趣的RF信号转换到不同的基带频率(即，下变频)。在被模数转换器(ADC)328转换为数字I或Q信号以用于数字信号处理之前，混频器324所输出的基带信号可以由BBF 326进行滤波。
尽管对于LO的输出合意的是在频率上保持稳定，但是调谐到不同的频率表明使用了频率可变的振荡器，这牵涉到稳定性与可调谐性之间的折中。当前的系统采用具有压控振荡器(VCO)的频率合成器来生成具有特定调谐范围的稳定的可调谐的LO。因此，发射LO通常由TX频率合成器318产生，发射LO在混频器312中与基带信号进行混频之前可以被缓冲或者被放大器320放大。类似地，接收LO通常由RX频率合成器330产生，接收LO在混频器324中与RF信号进行混频之前可以被缓冲或者被放大器332放大。
示例全差分相位检测器
乘法延迟锁相环(MDLL)可以用来生成具有参考信号的频率的整数倍频率的输出信号。图4是使用延迟(D)触发器作为相位检测器的示例MDLL 400的框图。复用器402可以从延迟线404接收参考信号(ref)和反馈信号(fb)作为输入。复用器402可以由来自选择逻辑块406的选择信号(sel)来控制，选择逻辑块406支配向延迟线404输出参考信号或者延迟线反馈。如果参考信号被选择，则延迟线404可以由参考信号的边沿来触发。如果反馈信号被选择，则延迟线404可以作为振荡器起作用。为了利用MDLL使信号频率倍增，第M个边沿被参考信号的边沿所替代，并且第M个边沿与参考边沿相比较以调整延迟线的延迟。
参考信号和延迟线反馈可以被提供给相位检测器408，诸如bang-bang相位检测器，其通常利用如所示出的延迟(D)触发器而被实施。在相位检测器408处，参考信号可以被使用作为对D触发器的时钟输入，并且延迟线反馈可以被使用作为数据输入。以这种方式，相位检测器408有效地将参考信号的边沿与延迟线反馈的边沿相比较，并且D触发器的Q输出指示延迟线反馈是超前、滞后、还是与参考信号同相。基于该比较，延迟线404的延迟可以被调整。
利用D触发器来实施相位检测器408没有提供全差分设计。因此，相位检测器可能具有偏移，该偏移在锁相时可能引入有限相位/延迟误差。这可能增加MDLL中的参考杂散电平，并且可能(有时显著地)对DLL中的时钟抖动有贡献。
因此，所需要的是一种全差分相位检测器，其可以被使用在锁相环(PLL)或DLL中以避免其中的时钟抖动，并且消除确定性输入偏移以降低参考杂散电平。
本公开的某些方面提供了一种使用标准数字单元的全差分相位检测电路，其可以消除偏移并且降低参考杂散电平。为了实施全差分相位检测器，可以采用置位复位(S-R)锁存器技术，其具有平衡的结构。进一步地，由于来自MDLL的反馈边沿可能具有比参考边沿更高的频率，所以相位检测器可以被设计为选择正确的反馈边沿来与参考边沿相比较。另外，因为S-R锁存器可能是电平敏感的，所以相位检测器中所采用的S-R锁存器可以仅对参考信号和反馈信号这两者的上升边沿进行响应。
图5是根据本公开的一方面的利用全差分相位检测电路实施的示例MDLL 500的框图。MDLL 500可以包括复用器402、延迟线404、选择逻辑块406、以及bang-bang相位检测器(BBPD)502。复用器402、延迟线404、以及选择逻辑块406可以如上文所描述地起作用。在BBPD 502的输入处的逻辑“与”门504可以通过重用选取了用于比较的正确边沿的选择信号来选通参考信号和反馈信号。“与”门504的输出被提供作为对具有第一和第二输出的S-R锁存器506(例如，由交叉耦合的“与非”门508组成)的输入。第一和第二输出可以由逻辑反相器510进行反相并且提供给触发器，该触发器可以例如是延迟(D)触发器512。例如，来自S-R锁存器506的第一输出可以经由逻辑反相器510而被提供给D触发器512的时钟输入，并且来自S-R锁存器的第二输出可以被提供给D触发器的复位输入。D触发器512的数据输入可以被保持为逻辑高电平。基于这些输入，D触发器的逻辑输出可以指示被延迟的信号是超前于还是滞后于参考信号。
在BBPD 502的操作期间，如果反馈信号早于参考信号，则“快速_边沿”上可能存在上升边沿，其可以将D触发器512的输出改变到逻辑高电平(指示“早”)。相对照地，如果反馈信号晚于参考信号，则“慢速_边沿”上可能存在上升边沿，其可以将D触发器512复位到逻辑低电平(指示“晚”)。因为D触发器512仅对“快速_边沿”或“慢速_边沿”的上升边沿进行反应，所以如果选择信号从高变到低，则BBPD 502的输出可以不受影响，从而被延迟的信号是超前于还是滞后于参考信号的确定被保持。换句话说，BBPD 502可以自定时而作出恰当决定。
因为BBPD 502是利用标准数字单元(例如，“与”门504、S-R锁存器506的“与非”门508、以及逻辑反相器510)构建的，所以该相位检测器易于通过端口连接(port)到不同的过程节点中。
对于某些方面，BBPD 502中的“与”门504可以被替换为三态缓冲器，这利用了在缓冲器的输出处的下拉电阻器。
上文所描述的各种操作或方法可以通过能够执行对应功能的任何适合的部件(means)来执行。该部件可以包括各种硬件和/或软件组件和/或模块，包括但不限于，电路、专用集成电路(ASIC)、或处理器。一般而言，在有操作被图示在附图中的场合，这些操作可以具有带有类似编号的相应的对应的“部件-加-功能”组件。
例如，用于发射的部件可以包括发射器(例如，图2中所描绘的用户终端120的收发器前端254、或图2中所示出的接入点110的收发器前端222)、和/或天线(例如，图2中所描画的用户终端120m的天线252ma至252mu、或图2中所图示的接入点110的天线224a至224ap)。用于接收的部件可以包括接收器(例如，图2中所描绘的用户终端120的收发器前端254、或图2中所示出的接入点110的收发器前端222)、和/或天线(例如，图2中所描画的用户终端120m的天线252ma至252mu、或图2中所图示的接入点110的天线224a至224ap)。用于处理的部件或用于确定的部件可以包括处理系统，该处理系统可以包括一个或多个处理器，诸如图2中所图示的用户终端120的RX数据处理器270、TX数据处理器288、和/或控制器280。
如本文所使用的，术语“确定”涵盖各种各样的动作。例如，“确定”可以包括运算、计算、处理、导出、调查、查找(例如，在表格、数据库或另一数据结构中查找)、查明等。此外，“确定”可以包括接收(例如，接收信息)、访问(例如，访问存储器中的数据)等。此外，“确定”可以包括解析、选择、选取、建立等。
如本文所使用的，提及项目列表中的“至少一个”的短语是指那些项目的任何组合，包括单个成员。作为一种示例，“a、b或c中的至少一个”意图为覆盖：a、b、c、a-b、a-c、b-c和a-b-c。
可以利用被设计为执行本文所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备(PLD)、分立的门或晶体管逻辑、分立的硬件组件、或者它们的任何组合，来实施或执行关于本公开所描述的各种说明性逻辑块、模块和电路。通用处理器可以是微处理器，但是在替换方式中，处理器可以是任何商用的处理器、控制器、微控制器、或状态机。处理器还可以被实施为计算设备的组合，例如DSP和微处理器、多个微处理器、结合DSP核心的一个或多个微处理器、或者任何其他这样的配置的组合。
本文所公开的方法包括用于实现所描述的方法的一个或多个步骤或动作。不偏离权利要求的范围，方法步骤和/或动作可以彼此被互换。换句话说，除非规定了步骤或动作的具体顺序，否则在不偏离权利要求的范围的情况下，具体步骤和/或动作的顺序和/或使用可以被修改。
所描述的功能可以被实施在硬件、软件、固件、或它们的任何组合中。如果被实施在硬件中，则示例硬件配置可以包括无线节点中的处理系统。处理系统可以被实施有总线架构。取决于处理系统的具体应用和总体设计约束，总线可以包括任何数目的互连总线和桥接器。总线可以将各种电路链接在一起，包括处理器、机器可读介质、以及总线接口。总线接口可以用来经由总线将网络适配器以及其他事物连接到处理系统。网络适配器可以用来实施PHY层的信号处理功能。在用户终端120的情况下(参见图1)，用户接口(例如，小键盘、显示器、鼠标、操纵杆等)也可以连接到总线。总线还可以链接各种其他电路，诸如定时源、外围设备、电压调节器、功率管理电路等，它们在本领域中是公知的，并且因此将不再进一步描述。
处理系统可以被配置作为具有一个或多个微处理器和外部存储器的通用处理系统，该一个或多个微处理器提供处理器功能，该外部存储器提供机器可读介质的至少一部分，它们全部通过外部总线架构与其他支持电路链接在一起。替换地，可以利用具有处理器的ASIC(专用集成电路)、总线接口、在接入终端的情况下的用户接口、支持电路、以及集成到单个芯片中的机器可读介质的至少一部分，或者利用一个或多个FPGA(现场可编程门阵列)、PLD(可编程逻辑设备)、控制器、状态机、选通逻辑、分立硬件组件、或任何其他适合的电路、或能够执行贯穿这一公开所描述的各种功能的电路的任何组合，来实施处理系统。本领域的技术人员将认识到，如何取决于特定应用以及对总系统施加的总设计约束而针对处理系统最佳地实施所描述的功能。
将理解，权利要求不限制于上文所说明的精确配置和组件。不偏离权利要求的范围，可以在上文所描述的方法和装置的布置、操作和细节中进行各种修改、改变和变化。

Claims (20)

1.一种相位检测电路，包括：
用于参考信号的第一输入；
用于将要与所述参考信号进行比较的输入信号的第二输入；
置位复位(S-R)锁存器，具有置位输入、复位输入、第一输出和第二输出；以及
延迟(D)触发器，具有逻辑输入、时钟输入、复位输入和逻辑输出，其中所述第一输入与所述S-R锁存器的所述复位输入连接，其中所述第二输入与所述S-R锁存器的所述置位输入连接，其中所述S-R锁存器的所述第一输出与所述D触发器的所述时钟输入连接，并且其中所述S-R锁存器的所述第二输出与所述D触发器的所述复位输入连接，以使得所述D触发器的所述逻辑输出指示所述输入信号是超前于还是滞后于所述参考信号。
2.根据权利要求1所述的电路，其中所述D触发器的所述逻辑输入被保持为逻辑高电平。
3.根据权利要求1所述的电路，进一步包括连接在所述S-R锁存器的所述第一输出与所述D触发器的所述时钟输入之间的第一反相器。
4.根据权利要求3所述的电路，进一步包括连接在所述S-R锁存器的所述第二输出与所述D触发器的所述复位输入之间的第二反相器。
5.根据权利要求1所述的电路，进一步包括连接在所述S-R锁存器的所述第一输入与所述复位输入之间的第一逻辑“与”门。
6.根据权利要求5所述的电路，进一步包括连接在所述S-R锁存器的所述第二输入与所述置位输入之间的第二逻辑“与”门。
7.根据权利要求6所述的电路，进一步包括使能输入，所述使能输入与所述第一逻辑“与”门处的所述第一输入进行逻辑“与”，并且与所述第二逻辑“与”门处的所述第二输入进行逻辑“与”。
8.根据权利要求1所述的电路，其中所述S-R锁存器的所述复位输入与所述第一输入连接，并且所述S-R锁存器的所述置位输入与所述第二输入连接，以使得所述相位检测电路是全差分的。
9.根据权利要求1所述的电路，其中所述S-R锁存器被配置为对所述参考信号和所述输入信号的上升边沿进行响应。
10.根据权利要求1所述的电路，其中所述S-R锁存器包括两个交叉耦合的逻辑“与非”门。
11.一种延迟锁相环(DLL)，包括：
用于参考信号的输入；
用于关于所述参考信号被延迟的信号的输出；
延迟链，包括用于生成被延迟的信号的一个或多个延迟门，其中所述延迟门中的至少一个延迟门与所述DLL的所述输出连接；
选择逻辑，与所述DLL的所述输出连接并且被配置为基于被延迟的信号来输出选择信号；
复用器，由所述选择信号控制为在所述参考信号与被延迟的信号之间进行选择，以便输出给所述延迟链中的所述延迟门中的第一延迟门；以及
相位检测电路，用于把被延迟的信号与所述参考信号进行比较，所述相位检测电路包括：
置位复位(S-R)锁存器，具有置位输入、复位输入、第一输出和第二输出；以及
延迟(D)触发器，具有逻辑输入、时钟输入、复位输入和逻辑输出，其中所述DLL的所述输入与所述S-R锁存器的所述复位输入连接，其中所述DLL的所述输出与所述S-R锁存器的所述置位输入连接，其中所述S-R锁存器的所述第一输出与所述D触发器的所述时钟输入连接，并且其中所述S-R锁存器的所述第二输出与所述D触发器的所述复位输入连接，以使得所述D触发器的所述逻辑输出指示被延迟的信号是超前于还是滞后于所述参考信号。
12.根据权利要求11所述的DLL，其中所述DLL是乘法DLL(MDLL)，所述乘法DLL被配置为使得在所述DLL的所述输出处的被延迟的信号具有等于所述参考信号的频率乘以乘法因子的频率。
13.根据权利要求12所述的DLL，其中所述选择逻辑包括计数器，所述计数器随着被延迟的信号的每个下降边沿而将值递增一，其中所述选择逻辑在所述计数器的所述值等于所述乘法因子之后输出具有逻辑高电平的所述选择信号，并且其中随着被延迟的信号的下一上升边沿，所述计数器的所述值被复位到0并且所述选择逻辑输出具有逻辑低电平的所述选择信号。
14.根据权利要求11所述的DLL，其中所述D触发器的所述逻辑输入被保持为逻辑高电平。
15.根据权利要求11所述的DLL，进一步包括：
第一反相器，连接在所述S-R锁存器的所述第一输出与所述D触发器的所述时钟输入之间；以及
第二反相器，连接在所述S-R锁存器的所述第二输出与所述D触发器的所述复位输入之间。
16.根据权利要求11所述的DLL，进一步包括：
第一逻辑“与”门，连接在所述DLL的所述输入与所述S-R锁存器的所述复位输入之间；以及
第二逻辑“与”门，连接在所述DLL的所述输出与所述S-R锁存器的所述置位输入之间。
17.根据权利要求16所述的DLL，其中所述选择信号与所述第一逻辑“与”门处的所述DLL的所述输入进行逻辑“与”，并且与所述第二逻辑“与”门处的所述DLL的所述输出进行逻辑“与”。
18.根据权利要求11所述的DLL，其中所述S-R锁存器与所述DLL的所述输入和所述DLL的所述输出连接，以使得所述相位检测电路是全差分的。
19.根据权利要求11所述的DLL，其中所述S-R锁存器被配置为对所述参考信号和被延迟的信号的上升边沿进行响应。
20.一种用于无线通信的装置，包括：
至少一个天线；以及
用于经由所述至少一个天线来接收信号的接收器、或者用于经由所述至少一个天线来发射信号的发射器中的至少一个，其中所述接收器或所述发射器中的所述至少一个包括延迟锁相环(DLL)，所述延迟锁相环(DLL)包括：
用于参考信号的输入；
用于关于所述参考信号被延迟的信号的输出；
延迟链，包括用于生成被延迟的信号的一个或多个延迟门，其中所述延迟门中的至少一个延迟门与所述DLL的所述输出连接；
选择逻辑，与所述DLL的所述输出连接并且被配置为基于被延迟的信号来输出选择信号；
复用器，由所述选择信号控制为在所述参考信号与被延迟的信号之间进行选择，以便输出给所述延迟链中的所述延迟门中的第一延迟门；以及
相位检测电路，用于把被延迟的信号与所述参考信号进行比较，所述相位检测电路包括：
置位复位(S-R)锁存器，具有置位输入、复位输入、第一输出和第二输出；以及
延迟(D)触发器，具有逻辑输入、时钟输入、复位输入和逻辑输出，其中所述DLL的所述输入与所述S-R锁存器的所述复位输入连接，其中所述DLL的所述输出与所述S-R锁存器的所述置位输入连接，其中所述S-R锁存器的所述第一输出与所述D触发器的所述时钟输入连接，并且其中所述S-R锁存器的所述第二输出与所述D触发器的所述复位输入连接，以使得所述D触发器的所述逻辑输出指示被延迟的信号是超前于还是滞后于所述参考信号。
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