CN105895585A - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构包括衬底、至少一个第一外延层和至少一个第二外延层。衬底具有在其中多维布置的多个凹槽。第一外延层至少设置在衬底的凹槽中。第二外延层设置在第一外延层上。本发明实施例涉及半导体结构及其制造方法。

Description

半导体结构及其制造方法
优先权声明和交叉引用
本申请要求于2015年2月13日提交的美国临时专利申请第62/116,103号的优先权，其结合于此作为参考。
技术领域
本发明实施例涉及半导体结构及其制造方法。
背景技术
晶格失配的半导体材料的集成是至诸如互补金属氧化物半导体(CMOS)场效应晶体管(FET)的高性能半导体器件的一个路径，这是由于它们较高的载流子迁移率，。例如，硅(Si)上锗异质外延(Ge)对例如高性能p-沟道金属氧化物半导体场效应晶体管(p-沟道MOSFET)是有前景的和是用于将光电子器件与硅CMOS技术集成的潜在路径。假设可以节约成本地获得锗表面，在硅上异质外延地生长锗也是提供用于许多诸如光电二极管和发光二极管的其他应用的锗晶圆的替代品的路径。
发明内容
根据本发明的一些实施例，提供了一种半导体结构，包括：衬底，具有多维地布置在所述衬底中的多个凹槽；至少一个第一外延层，至少设置在所述衬底的凹槽中；以及至少一个第二外延层，设置在所述第一外延层上。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：至少一个第一晶体层，具有沿着至少两条相交线布置的多个凹槽；以及至少一个第二晶体层，设置在所述第一晶体层的凹槽中和所述第一晶体层上。
根据本发明的又一些实施例，还提供了一种用于制造半导体结构的方法，所述方法包括：在第一晶体层中形成多个多维地布置的第一凹槽；以及至少在所述第一晶体层的凹槽中形成至少一个第二晶体层，并且在所述第二晶体层上形成至少一个第三晶体层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图3是根据本发明的一些实施例的在各个阶段的半导体结构的截面图。
图4至图5是根据本发明的一些实施例的图1的衬底的顶视图。
图6至图8是根据本发明的一些实施例的在各个阶段的半导体结构的截面图。
图9至图12是根据本发明的一些实施例的图6的衬底的顶视图。
图13至图17是根据本发明的一些实施例的在各个阶段的半导体结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
图1至图3是根据本发明的一些实施例的在各个阶段的半导体结构的截面图。图4至图5是根据本发明的一些实施例的图1的衬底110的顶视图。
参考图1。在衬底110中形成多个第一凹槽112。衬底110由诸如晶体硅的半导体材料制成。例如，衬底110是块状硅或绝缘体上硅(SOI)衬底的有源层。
通过光刻和蚀刻工艺形成第一凹槽112。光刻和蚀刻工艺包括光刻胶应用、曝光、显影、蚀刻和光刻胶去除。例如，通过旋涂对衬底110施加光刻胶。然后预烘烤光刻胶以驱除过量的光刻胶溶剂。在预烘烤之后，将光刻胶曝光于强光的图案。曝光于光造成化学变化，其允许一些光刻胶溶于显影剂。在显影之前可以实施曝光后烘烤(PEB)以帮助减少由入射光的破坏性和建设性干涉图案造成的驻波现象。然后对光刻胶施加显影剂以去除溶于显影剂中的一些光刻胶。然后硬烘剩余的光刻胶以固化剩余的光刻胶。蚀刻衬底110的未被剩余的光刻胶保护的部分以形成第一凹槽112。在蚀刻衬底110之后，通过，例如，灰化或剥离从衬底110去除光刻胶。
例如，衬底110的蚀刻可以是各向异性湿蚀刻。当衬底110由晶体硅制成时，用于蚀刻衬底110的蚀刻剂可以是，例如，氢氧化钾(KOH)基溶液、乙二胺邻苯二酚(EPD)基溶液、四甲基氢氧化铵(TMAH)基溶液或它们的组合。KOH在<100>结晶方向中显示的蚀刻速率选择性比在<111>结晶方向中显示的蚀刻速率选择性高400倍。EPD在<100>结晶定向中显示的蚀刻速率选择性比在<111>结晶定向中显示的蚀刻速率选择性高35倍。TMAH在<100>结晶定向中显示的蚀刻速率选择性比在<111>结晶定向中显示的蚀刻速率选择性高12.5倍至50倍。因此，通过各向异性湿蚀刻形成的第一凹槽112可以具有V形的截面。
图4至图5是根据本发明的一些实施例的图1的衬底110的顶视图。第一凹槽112多维地布置在衬底110中。也就是说，第一凹槽112沿着诸如行和列的至少两条相交线布置。在一些实施例中，第一凹槽112以非交错的模式布置(如图4所示)。在一些实施例中，第一凹槽112以交错的模式布置(如图5所示)。在一些实施例中，当从顶部看时，第一凹槽112是菱形的(如图4和图5所示)。
在一些实施例中，第一凹槽112占据衬底110的顶面上的区域，并且被第一凹槽112占据的区域与衬底110的顶面的比例在从约10％至约90％的范围内。在一些实施例中，第一凹槽112的至少一个具有从约10nm至约1000nm的范围内的至少一个尺寸。
参考图2。至少在第一凹槽112中形成第一外延层120，在第一外延层120上形成第二外延层130，并且在第二外延层130上形成第三外延层140。第一外延层120、第二外延层130和/或第三外延层140由具有与衬底110失配的晶格的一种或多种材料制成。在一些实施例中，第一外延层120、第二外延层130和/或第三外延层140由锗或硅锗制成。锗和硅之间的晶格失配为约4％。在一些其他实施例中，第一外延层120、第二外延层130和/或第三外延层140由一种III-V族化合物或多种III-V族化合物制成。III-V族化合物和硅之间的晶格失配在从约8％至约12％的范围内。因此，如果衬底110缺少第一凹槽112，则由于第一外延层120和衬底110之间的晶格失配，第一外延层120、第二外延层130和/或第三外延层140可能有外延缺陷。例如，外延缺陷可以是穿透位错(TD)。
由于第一外延层120形成在第一凹槽112中，第一外延层120中的穿透位错(TD)终止在第一凹槽112的侧壁处。此外，由于第一凹槽112是多维布置的，所以第一凹槽112可以将TD多维地终止在第一外延层120中。也就是说，沿着不同方向延伸的TD可以限制(trapped)于第一凹槽112中。
在一些实施例中，衬底110、第一外延层120、第二外延层130和第三外延层140的晶格参数从衬底110朝着远离衬底110的方向变化。换言之，第一外延层120的晶格参数介于第二外延层130的晶格参数和衬底110的晶格参数之间，第二外延层130的晶格参数介于第三外延层140的晶格参数和第一外延层120的晶格参数之间和/或第二外延层130的晶格参数介于第三外延层140的晶格参数和衬底110的晶格参数之间。因此，第一外延层120和衬底110之间的晶格失配小于第二外延层130和衬底110之间的晶格失配，第一外延层120和衬底110之间的晶格失配小于第三外延层140和衬底110之间的晶格失配，第二外延层130和第一外延层120之间的晶格失配小于第三外延层140和第一外延层120之间的晶格失配，第二外延层130和第一外延层120之间的晶格失配小于第三外延层140和衬底110之间的晶格失配，第二外延层130和衬底110之间的晶格失配小于第三外延层140和衬底110之间的晶格失配，第三外延层140和第二外延层130之间的晶格失配小于第三外延层140和第一外延层120之间的晶格失配，和/或第三外延层140和第二外延层130之间的晶格失配小于第三外延层140和衬底110之间的晶格失配。由于邻近的衬底110、第一外延层120、第二外延层130和第三外延层140之间的晶格失配减小，由邻近的衬底110、第一外延层120、第二外延层130和第三外延层140之间的界面产生的穿透位错(TD)也减小。
在一些实施例中，第一外延层120和衬底110之间的晶格失配可以大于第二外延层130和衬底110之间的晶格失配。在这样的实施例中，从第一外延层120和衬底110之间的界面倾向于产出穿透位错(TD)。由于第一外延层120形成在第一凹槽112中，从第一外延层120和衬底110之间的界面产生的TD可以限制于第一凹槽112中。
在一些实施例中，第一外延层120、第二外延层130和第三外延层140中的至少一个的晶格参数可以是常数。在一些其他实施例中，第一外延层120、第二外延层130和第三外延层140中的至少一个的晶格参数可以随着其厚度变化。
当衬底110由硅制成，并且第一外延层120、第二外延层130和第三外延层140由硅锗或锗制成时，衬底110、第一外延层120、第二外延层130和第三外延层140的晶格参数从衬底110朝着远离衬底110的方向增加。换言之，第一外延层120的晶格参数大于衬底110的晶格参数，第二外延层130的晶格参数大于第一外延层120的晶格参数，和/或第三外延层140的晶格参数大于第二外延层130的晶格参数。
由于锗的晶格参数高于硅的晶格参数，所以硅锗或锗的晶格参数随着其锗含量的增加而增加。因此，当衬底110由硅制成，并且第一外延层120、第二外延层130和第三外延层140由硅锗或锗制成时，衬底110、第一外延层120、第二外延层130和第三外延层140的锗含量从衬底110朝着远离衬底110的方向增加。换言之，第一外延层120的锗含量大于衬底110的锗含量，第二外延层130的锗含量大于第一外延层120的锗含量，和/或第三外延层140的锗含量大于第二外延层130的锗含量。
在一些实施例中，第一外延层120、第二外延层130和第三外延层140中的至少一个的锗含量可以是常数。在一些其他实施例中，第一外延层120、第二外延层130和第三外延层140中的至少一个的锗含量可以随着其厚度变化。
在一些其他实施例中，第一外延层120、第二外延层130和第三外延层140中的至少两个可以具有不同的晶格参数。在一些其他实施例中，第一外延层120、第二外延层130和第三外延层140中的至少两个可以具有相同的晶格参数并且可以由相同的材料制成。在第一外延层120、第二外延层130和第三外延层140中的至少两个具有相同的晶格参数并且由相同的材料制成的实施例中，第一外延层120、第二外延层130和第三外延层140中的所述至少两个之间的界面可以不存在，并且因此第一外延层120、第二外延层130和第三外延层140中的所述至少两个可以认为是一个外延层。
第一外延层120、第二外延层130和第三外延层140可以通过例如，分子束外延(MBE)或化学汽相沉积(CVD)形成。具体地，第一外延层120过填充第一凹槽112。然后，通过去除工艺去除在第一凹槽112外面的过量的第一外延层120。在一些实施例中，通过化学机械抛光(CMP)工艺来去除过载的第一外延层120。在去除工艺之后，第二外延层130形成在第一外延层120和衬底110上。然后，可以对第二外延层130实施可选的平坦化工艺。例如，对第二外延层130实施的平坦化工艺是CMP工艺。然后，在第二外延层130上形成第三外延层140。在形成第三外延层140之后，可以对第三外延层140实施另一任选的平坦化工艺。类似地，例如，对第三外延层140实施的平坦化工艺是CMP工艺。
在形成第三外延层140之后，对第三外延层140实施掺杂剂注入工艺以在第三外延层140中形成有源区。有源区将用于稍后形成的有源器件的部件，诸如n-沟道金属氧化物半导体场效应晶体管(n-沟道MOSFET)、p-沟道MOSFET、平坦MOSFET或鳍式场效应晶体管(finFET)。如果将在有源区上形成n-沟道MOSFET，那么在有源区中形成p阱。如果将在有源区上形成p-沟道MOSFET，那么在有源区中形成n阱。
如果第三外延层140由诸如锗或硅锗的IV族半导体材料制成，那么掺杂剂可以是来自III族元素的受体或来自V族元素的供体。例如，当第三外延层140由具有四价电子的IV族半导体材料制成时，具有三价电子的硼(B)、铝(Al)、铟(In)、镓(Ga)或它们的组合可以用作掺杂剂以在第三外延层140中形成p阱。另一方面，当第三外延层140由具有四价电子的IV族半导体材料制成时，具有五价电子的磷(P)、砷(As)、锑(Sb)、铋(Bi)或它们的组合可以用作掺杂剂以在第三外延层140中形成n阱。
在一些实施例中，将形成p-沟道金属氧化物半导体场效应晶体管(p-沟道MOSFET)和n-沟道MOSFET的有源区由诸如锗或硅锗的基本上相同的材料制成。在一些实施例中，将形成p-沟道MOSFET的有源区由锗或硅锗制成，并且将形成n-沟道MOSFET的有源区由一种和多种III-V族化合物形成。在这样的实施例中，将形成p-沟道MOSFET的有源区和将形成n-沟道MOSFET的有源区可以分别地形成。换言之，形成、图案化和注入第一外延层120、第二外延层130和第三外延层140以形成一些有源区，并且然后形成和注入一个或多个其他外延层以形成其他有源区。
参考图3。多个隔离结构150至少部分地形成在第三外延层140中以使有源区145分隔开。在一些实施例中，隔离结构150是，例如，浅沟槽隔离(STI)结构。具体地，在第三外延层140上形成硬掩模层并且图案化硬掩模层以在其中形成开口，从而暴露出第三外延层140的部分。然后，蚀刻第三外延层140的暴露部分以在第三外延层140中形成沟槽152。用于形成沟槽152的蚀刻可以是，例如，反应离子蚀刻(RIE)。在形成沟槽152之后，介电材料154过填充沟槽152。介电材料154是，例如，氧化硅、氮化硅、固化的可流动的介电材料或它们的组合。然后，通过，例如，化学机械抛光(CMP)去除沟槽154外面的过量的介电材料154。在CMP之后，从第三外延层140去除硬掩模层以形成隔离结构150。
在形成隔离结构150之后，可以实施一个或多个工艺步骤以在有源区145上形成有源器件的一个或多个部件，诸如n-沟道金属氧化物半导体场效应晶体管(n-沟道MOSFET)、p-沟道MOSFET、平坦MOSFET或鳍式场效应晶体管(finFET)。由于在第一外延层120中的穿透位错(TD)限制于第一凹槽112中，并且从衬底110、第一外延层120、第二外延层130和第三外延层140之间的界面产生的TD减小，所以在有源区145中的TD可以被消除或减少到可接受的水平。
图6至图8是根据本发明的一些实施例的在各个阶段的半导体结构的截面图。图9至图12是根据本发明的一些实施例的图6的衬底110的顶视图。
参考图6。在衬底110中形成多个第一凹槽112。衬底110由诸如晶体硅的半导体材料制成。例如，衬底110是块状硅或绝缘体上硅(SOI)衬底的有源层。
通过光刻和蚀刻工艺形成第一凹槽112。光刻和蚀刻工艺包括光刻胶应用、曝光、显影、蚀刻和光刻胶去除。例如，通过旋涂对衬底110施加光刻胶。然后预烘烤光刻胶以驱除过量的光刻胶溶剂。在预烘烤之后，将光刻胶曝光于强光的图案。曝光于光造成化学变化，其允许一些光刻胶溶于显影剂。在显影之前可以实施曝光后烘烤(PEB)以帮助减少由入射光的破坏性和建设性干涉图案造成的驻波现象。然后对光刻胶施加显影剂以去除溶于显影剂中的一些光刻胶。然后硬烘烤剩余的光刻胶以固化剩余的光刻胶。蚀刻衬底110的未被剩余的光刻胶保护的部分以形成第一凹槽112。在蚀刻衬底110之后，例如，通过灰化或剥离从衬底110去除光刻胶。
衬底110的蚀刻可以是诸如反应离子蚀刻(RIE)的干蚀刻。RIE是一种干蚀刻的类型，其与湿蚀刻相比具有不同的特性。RIE使用化学反应等离子体以形成第一凹槽112。通过电磁场在低压情况下(真空)生成等离子体。来自化学反应等离子体的高能离子撞击衬底110并且与衬底110反应。在一些实施例中，可以使用氯(Cl)或溴(Br)基RIE以形成第一凹槽112。通过RIE形成的第一凹槽112可以具有矩形截面或U形截面。
图9至图12是根据本发明的一些实施例的图6的衬底110的顶视图。第一凹槽112多维地布置在衬底110中。换言之，第一凹槽112沿着诸如行和列的至少两条相交线布置。在一些实施例中，第一凹槽112以非交错的模式布置(如图9和图11所示)。在一些其他实施例中，第一凹槽112以交错的模式布置(如图10和图12所示)。在一些实施例中，当从顶部看时，第一凹槽112是矩形(如图9和图10所示)。在一些其他实施例中，当从顶部看时，第一凹槽112是圆形(如图11和图12所示)。
在一些实施例中，第一凹槽112占据衬底110的顶面上的区域，并且被第一凹槽112占据的区域与衬底110的顶面的比例在从约10％至约90％的范围内。在一些实施例中，第一凹槽112的至少一个具有至少一个在从约10nm至约1000nm的范围内的尺寸。
参考图7。至少在第一凹槽112中形成第一外延层120，在第一外延层120上形成第二外延层130，并且在第二外延层130上形成第三外延层140。第一外延层120、第二外延层130和/或第三外延层140由具有与衬底110失配的晶格的一种或多种材料制成。在一些实施例中，第一外延层120、第二外延层130和/或第三外延层140由锗或硅锗制成。锗和硅之间的晶格失配为约4％。在一些其他实施例中，第一外延层120、第二外延层130和/或第三外延层140由一种III-V族化合物或多种III-V族化合物制成。III-V族化合物和硅之间的晶格失配在从约8％至约12％的范围内。因此，如果衬底110缺少第一凹槽112，则由于第一外延层120和衬底110之间的晶格失配，第一外延层120、第二外延层130和/或第三外延层140可能有外延缺陷。例如，外延缺陷可以是穿透位错(TD)。
由于第一外延层120形成在第一凹槽112中，第一外延层120中的穿透位错(TD)终止在第一凹槽112的侧壁处。此外，由于第一凹槽112是多维布置的，所以第一凹槽112可以将TD多维地终止第一外延层120中。也就是说，沿着不同方向延伸的TD可以限制于第一凹槽112中。
在一些实施例中，衬底110、第一外延层120、第二外延层130和第三外延层140的晶格参数从衬底110朝着远离衬底110的方向变化。换言之，第一外延层120的晶格参数介于第二外延层130的晶格参数和衬底110的晶格参数之间，第二外延层130的晶格参数介于第三外延层140的晶格参数和第一外延层120的晶格参数之间和/或第二外延层130的晶格参数介于第三外延层140的晶格参数和衬底110的晶格参数之间。因此，第一外延层120和衬底110之间的晶格失配小于第二外延层130和衬底110之间的晶格失配，第一外延层120和衬底110之间的晶格失配小于第三外延层140和衬底110之间的晶格失配，第二外延层130和第一外延层120之间的晶格失配小于第三外延层140和第一外延层120之间的晶格失配，第二外延层130和第一外延层120之间的晶格失配小于第三外延层140和衬底110之间的晶格失配，第二外延层130和衬底110之间的晶格失配小于第三外延层140和衬底110之间的晶格失配，第三外延层140和第二外延层130之间的晶格失配小于第三外延层140和第一外延层120之间的晶格失配，和/或第三外延层140和第二外延层130之间的晶格失配小于第三外延层140和衬底110之间的晶格失配。由于邻近的衬底110、第一外延层120、第二外延层130和第三外延层140之间的晶格失配减小，由邻近的衬底110、第一外延层120、第二外延层130和第三外延层140之间的界面产生的穿透位错(TD)也减小。
在一些实施例中，第一外延层120和衬底110之间的晶格失配可以大于第二外延层130和衬底110之间的晶格失配。在这样的实施例中，从第一外延层120和衬底110之间的界面倾向于产生穿透位错(TD)。由于第一外延层120形成在第一凹槽112中，从第一外延层120和衬底110之间的界面产生的TD可以限制于第一凹槽112中。
在一些实施例中，第一外延层120、第二外延层130和第三外延层140中的至少一个的晶格参数可以是常数。在一些其他实施例中，第一外延层120、第二外延层130和第三外延层140中的至少一个的晶格参数可以随着其厚度变化。
当衬底110由硅制成，并且第一外延层120、第二外延层130和第三外延层140由硅锗或锗制成时，衬底110、第一外延层120、第二外延层130和第三外延层140的晶格参数从衬底110朝着远离衬底110的方向增加。换言之，第一外延层120的晶格参数大于衬底110的晶格参数，第二外延层130的晶格参数大于第一外延层120的晶格参数，和/或第三外延层140的晶格参数大于第二外延层130的晶格参数。
由于锗的晶格参数高于硅的晶格参数，所以硅锗或锗的晶格参数随着其锗含量的增加而增加。因此，当衬底110由硅制成，并且第一外延层120、第二外延层130和第三外延层140由硅锗或锗制成时，衬底110、第一外延层120、第二外延层130和第三外延层140的锗含量从衬底110朝着远离衬底110的方向增加。换言之，第一外延层120的锗含量大于衬底110的锗含量，第二外延层130的锗含量大于第一外延层120的锗含量，和/或第三外延层140的锗含量大于第二外延层130的锗含量。
在一些实施例中，第一外延层120、第二外延层130和第三外延层140中的至少一个的锗含量可以是常数。在一些其他实施例中，第一外延层120、第二外延层130和第三外延层140中的至少一个的锗含量可以随着其厚度变化。
在一些其他实施例中，第一外延层120、第二外延层130和第三外延层140中的至少两个可以具有不同晶格参数。在一些其他实施例中，第一外延层120、第二外延层130和第三外延层140中的至少两个可以具有相同晶格参数并且可以由相同的材料制成。在第一外延层120、第二外延层130和第三外延层140中的至少两个具有相同的晶格参数并且由相同的材料制成的实施例中，第一外延层120、第二外延层130和第三外延层140中的所述至少两个之间的界面可以不存在，并且因此第一外延层120、第二外延层130和第三外延层140中的所述至少两个可以认为是一个外延层。
第一外延层120、第二外延层130和第三外延层140可以通过例如，分子束外延(MBE)或化学汽相沉积(CVD)形成。具体地，第一外延层120过填充第一凹槽112。然后，通过去除工艺去除在第一凹槽112外面的过量的第一外延层120。在一些实施例中，通过化学机械抛光(CMP)工艺来去除过载的第一外延层120。在去除工艺之后，第二外延层130形成在第一外延层120和衬底110上。然后，可以对第二外延层130实施可选的平坦化工艺。例如，对第二外延层130实施的平坦化工艺是CMP工艺。然后，在第二外延层130上形成第三外延层140。在形成第三外延层140之后，可以对第三外延层140实施其他的可选的平坦化工艺。类似地，例如，对第三外延层140实施的平坦化工艺是CMP工艺。
在形成第三外延层140之后，对第三外延层140实施掺杂剂注入工艺以在第三外延层140中形成有源区。有源区将用于之后将形成的有源器件的部件，诸如n-沟道金属氧化物半导体场效应晶体管(n-沟道MOSFET)、p-沟道MOSFET、平坦MOSFET或鳍式场效应晶体管(finFETs)。如果将在有源区上形成n-沟道MOSFET，那么p阱形成在有源区中。如果将在有源区上形成p-沟道MOSFET，那么n阱形成在有源区中。
如果第三外延层140由诸如锗或硅锗的IV族半导体材料制成，那么掺杂剂可以是来自III族元素的受体或来自V族元素的供体。当第三外延层140由具有四价电子的IV族半导体材料制成时，例如，具有三价电子的硼(B)、铝(Al)、铟(In)、镓(Ga)或它们的组合，可以用作掺杂剂以在第三外延层140中形成p阱。另一方面，当第三外延层140由具有四价电子的IV族半导体材料制成时，具有五价电子的磷(P)、砷(As)、锑(Sb)、铋(Bi)或它们的组合，可以用作掺杂剂以在第三外延层140中形成n阱。
在一些实施例中，将形成p-沟道金属氧化物半导体场效应晶体管(p-沟道MOSFET)和n-沟道MOSFET的有源区由诸如锗或硅锗的基本上相同的材料制成。在一些其他实施例中，将形成p-沟道MOSFET的有源区由锗或硅锗制成，并且将形成n-沟道MOSFET的有源区由一个或多个III-V族化合物形成。在这样的实施例中，将形成p-沟道MOSFET的有源区和将形成n-沟道MOSFET的有源区可以分别地形成。换言之，形成、图案化和注入第一外延层120、第二外延层130和第三外延层140以形成一些有源区，并且然后形成和注入一个或多个其他外延层以形成其他有源区。
参考图8。多个隔离结构150至少部分地形成在第三外延层140中以使有源区145分隔开。在一些实施例中，例如，隔离结构150是浅沟槽隔离(STI)结构。具体地，在第三外延层140上形成硬掩模层并且图案化硬掩模层以在其中形成开口，从而暴露出第三外延层140的部分。然后，蚀刻第三外延层140的暴露部分以在第三外延层140中形成沟槽152。用于形成沟槽152的蚀刻可以是，例如，反应离子蚀刻(RIE)。在形成沟槽152之后，介电材料154过填充沟槽152。介电材料154是，例如，氧化硅、氮化硅、固化的可流动的介电材料或它们的组合。然后，通过，例如，化学机械抛光(CMP)去除沟槽154外面的过量的介电材料154。在CMP之后，从第三外延层140去除硬掩模层以形成隔离结构150。
在形成隔离结构150之后，可以实施一个或多个工艺步骤以在有源区145上形成有源器件的一个或多个部件，诸如n-沟道金属氧化物半导体场效应晶体管(n-沟道MOSFET)、p-沟道MOSFET、平坦MOSFET或鳍式场效应晶体管(finFETs)。由于在第一外延层120中的穿透位错(TD)限制于第一凹槽112中，并且从衬底110、第一外延层120、第二外延层130和第三外延层140之间的界面产生的TD减小，所以在有源区145中的TD可以被消除或减少到可接受的水平。
图13至图17是根据本发明的一些实施例的在各个阶段的半导体结构的截面图。
参考图13。在衬底110中形成多个第一凹槽112。衬底110由诸如晶体硅的半导体材料制成。例如，衬底110是块状硅或绝缘体上硅(SOI)衬底的有源层。
通过光刻和蚀刻工艺形成第一凹槽112。光刻和蚀刻工艺包括光刻胶应用、曝光、显影、蚀刻和光刻胶去除。例如，通过旋涂对衬底110施加光刻胶。然后预烘烤光刻胶以驱除过量的光刻胶溶剂。在预烘烤之后，将光刻胶曝光于强光的图案。曝光于光造成化学变化，其允许一些光刻胶溶于显影剂。在显影之前可以实施曝光后烘烤(PEB)以帮助减少由入射光的破坏性和建设性干涉图案造成的驻波现象。然后对光刻胶施加显影剂以去除溶于显影剂中的一些光刻胶。然后硬烘烤剩余的光刻胶以固化剩余的光刻胶。蚀刻衬底110的未被剩余的光刻胶保护的部分以形成第一凹槽112。在蚀刻衬底110之后，通过，例如，灰化或剥离从衬底110去除光刻胶。
在一些实施例中，衬底110的蚀刻可以是，例如，各向异性湿蚀刻。当衬底110由晶体硅制成时，用于蚀刻衬底110的蚀刻剂可以是，例如，氢氧化钾(KOH)基溶液、乙二胺邻苯二酚(EPD)基溶液、四甲基氢氧化铵(TMAH)基溶液或它们的组合。氢氧化钾KOH在<100>结晶方向中显示的蚀刻速率选择性比在<111>方向中显示的蚀刻速率选择性高400倍。乙二胺邻苯二酚(EPD)在<100>结晶方向中显示的蚀刻速率选择性比在<111>方向中显示的蚀刻速率选择性高35倍。四甲基氢氧化铵(TMAH)在<100>结晶方向中显示的蚀刻速率选择性比在<111>方向中显示的蚀刻速率选择性高12.5倍至50倍。因此，通过各向异性湿蚀刻形成的第一凹槽112可以具有V形的截面。
在一些其他实施例中，衬底110的蚀刻可以是诸如反应离子蚀刻(RIE)的干蚀刻。RIE是一种干蚀刻，其与湿蚀刻相比具有不同的特性。RIE使用化学反应等离子体以形成第一凹槽112。通过电磁场在低压情况下(真空)生成等离子体。来自化学反应等离子体的高能离子撞击衬底110并且与衬底110反应。在一些实施例中，可以使用氯(Cl)或溴(Br)基RIE以形成第一凹槽112。通过RIE形成的第一凹槽112可以具有矩形截面或U形截面。
第一凹槽112多维地布置在衬底110中。换言之，第一凹槽112沿着诸如行和列的至少两条相交线布置。在一些实施例中，当从顶部看时，第一凹槽112以非交错的模式布置。在一些其他实施例中，当从顶部看时，第一凹槽112以交错的模式布置。当从顶部看时，第一凹槽112可以是，例如，菱形、矩形或圆形。
在一些实施例中，第一凹槽112占据衬底110的顶面上的区域，并且被第一凹槽112占据的区域与衬底110的顶面的比例在从约10％至约90％的范围内。在一些实施例中，第一凹槽112的至少一个具有至少一个在从约10nm至约1000nm的范围内的尺寸。
参考图14。至少在第一凹槽112中形成第一外延层120，并且在第一外延层120上形成第二外延层130。第一外延层120和/或第二外延层130由具有与衬底110失配的晶格的一种或多种材料制成。在一些实施例中，第一外延层120和/或第二外延层130由锗或硅锗制成。锗和硅之间的晶格失配为约4％。在一些其他实施例中，第一外延层120和/或第二外延层130由一种III-V族化合物或多种III-V族化合物制成。III-V族化合物和硅之间的晶格失配在从约8％至约12％的范围内。因此，如果衬底110缺少第一凹槽112，则由于第一外延层120和衬底110之间的晶格失配，第一外延层120和/或第二外延层130可能有外延缺陷。外延缺陷可以是，例如，穿透位错(TD)。
由于第一外延层120形成在第一凹槽112中，第一外延层120中的穿透位错(TD)终止在第一凹槽112的侧壁处。此外，由于第一凹槽112是多维布置的，所以第一凹槽112可以将TD多维地终止在第一外延层120中。也就是说，沿着不同方向延伸的TD可以限制于第一凹槽112中。
第一外延层120和第二外延层130可以通过例如，分子束外延(MBE)或化学汽相沉积(CVD)形成。具体地，第一外延层120过填充第一凹槽112。然后，通过去除工艺去除在第一凹槽112外面的过量的第一外延层120。在一些实施例中，通过化学机械抛光(CMP)工艺来去除过载的第一外延层120。在去除工艺之后，第二外延层130形成在第一外延层120和衬底110上。然后，可以对第二外延层130实施可选的平坦化工艺。例如，平坦化工艺是化学机械抛光(CMP)工艺。
参考图15。在第二外延层130中形成多个第二凹槽132。通过光刻和蚀刻工艺形成第二凹槽132。光刻和蚀刻工艺包括光刻胶应用、曝光、显影、蚀刻和光刻胶去除。例如，通过旋涂对第二外延层130施加光刻胶。然后预烘烤光刻胶以驱除过量的光刻胶溶剂。在预烘烤之后，将光刻胶曝光于强光的图案。曝光于光造成化学变化，其允许一些光刻胶溶于显影剂。在显影之前可以实施曝光后烘烤(PEB)以帮助减少由入射光的破坏性和建设性干涉图案造成的驻波现象。然后对光刻胶施加显影剂以去除溶于显影剂中的一些光刻胶。然后硬烘剩余的光刻胶以固化剩余的光刻胶。蚀刻第二外延层130的未被剩余的光刻胶保护的部分以形成第二凹槽132。在蚀刻第二外延层130之后，通过，例如，灰化或剥离从第二外延层130去除光刻胶。
第二外延层130的蚀刻可以是诸如反应离子蚀刻(RIE)的各向异性湿蚀刻或干蚀刻。通过各向异性湿蚀刻形成的第二凹槽132可以具有V形的截面。通过RIE形成的第二凹槽132可以具有矩形截面或U形截面。
在一些实施例中，第二凹槽132与第一凹槽112交错。在一些实施例中，第二凹槽132可以不与第一凹槽112对准。在这个配置中，穿透位错(TD)的未限制于第一凹槽112中的至少部分终止在第二凹槽132的侧壁处。因此，可以进一步减少TD。在一些其他实施例中，第二凹槽132可以与第一凹槽112对准。
第二凹槽132多维地布置在第二外延层130中。换言之，第二凹槽132沿着诸如行和列的至少两条相交线布置。在一些实施例中，当从顶部看时，第二凹槽132以非交错的模式布置。在一些其他实施例中，当从顶部看时，第二凹槽132以交错的模式布置。当从顶部看时，第二凹槽132可以是，例如，菱形、矩形或圆形。
在一些实施例中，第二凹槽132占据第二外延层130的顶面上的区域，并且被第二凹槽132占据的区域与第二外延层130的顶面的比例在从约10％至约90％的范围内。在一些实施例中，第二凹槽132的至少一个具有至少一个在从约10nm至约1000nm的范围内的尺寸。
参考图16。至少在第二凹槽132中形成第三外延层140，并且在第三外延层140上形成第四外延层143。在一些实施例中，第三外延层140和/或第四外延层143由锗或硅锗制成。在一些其他实施例中，第三外延层140和/或第四外延层143由一种III-V族化合物或多种III-V族化合物制成。
由于第三外延层140形成在第二凹槽132中，第三外延层140中的穿透位错(TD)终止在第二凹槽132的侧壁处。此外，由于第二凹槽132是多维布置的，所以第二凹槽132可以将TD多维地终止在第三外延层140中。换言之，沿着不同方向延伸的TD可以限制于第二凹槽132中。
第三外延层140和第四外延层143可以通过例如，分子束外延(MBE)或化学汽相沉积(CVD)形成。具体地，第三外延层140过填充第二凹槽132。然后，通过去除工艺去除在第二凹槽132外面的过量的第三外延层140。在一些实施例中，通过化学机械抛光(CMP)工艺来去除过载的第三外延层140。在去除工艺之后，第四外延层143形成在第三外延层140和第二外延层130上。然后，可以对第四外延层143实施可选的平坦化工艺。平坦化工艺是，例如，化学机械抛光(CMP)工艺。
在一些实施例中，衬底110、第一外延层120、第二外延层130、第三外延层140和第四外延层143的晶格参数从衬底110朝着远离衬底110的方向变化。换言之，第一外延层120的晶格参数介于第二外延层130的晶格参数和衬底110的晶格参数之间，第二外延层130的晶格参数介于第三外延层140的晶格参数和第一外延层120的晶格参数之间、第二外延层130的晶格参数介于第四外延层143的晶格参数和衬底110的晶格参数之间，和/或第三外延层140的晶格参数介于第四外延层143的晶格参数和第二外延层130的晶格参数之间。在这样的配置中，由于邻近的衬底110、第一外延层120、第二外延层130、第三外延层140和第四外延层143之间的晶格失配减小，由邻近的衬底110、第一外延层120、第二外延层130、第三外延层140和第四外延层143之间的界面产生的穿透位错(TD)也减小。
在一些实施例中，第一外延层120和衬底110之间的晶格失配可以大于第二外延层130和衬底110之间的晶格失配。在这样的实施例中，从第一外延层120和衬底110之间的界面倾向于产生穿透位错(TD)。由于第一外延层120形成在第一凹槽112中，从第一外延层120和衬底110之间的界面产生的TD可以限制于第一凹槽112中。
类似地，在一些实施例中，第三外延层140和第二外延层130之间的晶格失配可以大于第四外延层143和第二外延层130之间的晶格失配。在这样的实施例中，从第三外延层140和第二外延层130之间的界面倾向于产生穿透位错(TD)。由于第三外延层140形成在第二凹槽132中，从第三外延层140和第二外延层130之间的界面产生的TD可以限制于第二凹槽132中。
在一些实施例中，第一外延层120、第二外延层130、第三外延层140和第四外延层143中的至少一个的晶格参数可以是常数。在一些其他实施例中，第一外延层120、第二外延层130、第三外延层140和第四外延层143中的至少一个的晶格参数可以随其厚度变化。
当衬底110由硅制成，并且第一外延层120、第二外延层130、第三外延层140和第四外延层143由硅锗或锗制成时，衬底110、第一外延层120、第二外延层130、第三外延层140和第四外延层143的晶格参数从衬底110朝着远离衬底110的方向增加。换言之，第一外延层120的晶格参数大于衬底110的晶格参数，第二外延层130的晶格参数大于第一外延层120的晶格参数，第三外延层140的晶格参数大于第二外延层130的晶格参数，和/或第四外延层143的晶格参数大于第三外延层140的晶格参数。
由于锗的晶格参数高于硅的晶格参数，所以硅锗或锗的晶格参数随着其锗含量的增加而增加。因此，当衬底110由硅制成，并且第一外延层120、第二外延层130、第三外延层140和第四外延层143由硅锗或锗制成时，衬底110、第一外延层120、第二外延层130、第三外延层140和第四外延层143的锗含量从衬底110朝着远离衬底110的方向增加。换言之，第一外延层120的锗含量大于衬底110的锗含量，第二外延层130的锗含量大于第一外延层120的锗含量，第三外延层140的锗含量大于第二外延层130的锗含量，和/或第四外延层143的锗含量大于第三外延层140的锗含量。
在一些实施例中，第一外延层120、第二外延层130、第三外延层140和第四外延层143中的至少一个的锗含量可以是常数。在一些其他实施例中，第一外延层120、第二外延层130、第三外延层140和第四外延层143中的至少一个的锗含量可以随其厚度变化。
在一些实施例中，第一外延层120、第二外延层130、第三外延层140和第四外延层143中的至少两个可以具有不同的晶格参数。在一些其他实施例中，第一外延层120、第二外延层130、第三外延层140和第四外延层143中的至少两个可以具有相同晶格参数并且可以由相同的材料制成。在第一外延层120、第二外延层130、第三外延层140和第四外延层143中的至少两个具有相同的晶格参数并且由相同的材料制成的实施例中，第一外延层120、第二外延层130、第三外延层140和第四外延层143中的所述至少两个之间的界面可以不存在，并且因此第一外延层120、第二外延层130、第三外延层140和第四外延层143中的所述至少两个可以认为是一个外延层。
在形成第四外延层143之后，对第四外延层143实施掺杂剂注入工艺以在第四外延层143中形成有源区。有源区将用于之后将形成的有源器件的部件，诸如n-沟道金属氧化物半导体场效应晶体管(n-沟道MOSFET)、p-沟道MOSFET、平坦MOSFET或鳍式场效应晶体管(finFET)。如果将在有源区上形成n-沟道MOSFET，那么p阱形成在有源区中。如果将在有源区上形成p-沟道MOSFET，那么n阱形成在有源区中。
如果第四外延层143由诸如锗或硅锗的IV族半导体材料制成，那么掺杂剂可以是来自III族元素的受体或来自V族元素的供体。当第四外延层143由具有四价电子的IV族半导体材料制成时，例如，具有三价电子的硼(B)、铝(Al)、铟(In)、镓(Ga)或它们的组合可以用作掺杂剂以在第四外延层143中形成p阱。另一方面，当第四外延层143由具有四价电子的IV族半导体材料制成时，具有五价电子的磷(P)、砷(As)、锑(Sb)、铋(Bi)或它们的组合，可以用作掺杂剂以在第四外延层143中形成n阱。
在一些实施例中，将形成p-沟道金属氧化物半导体场效应晶体管(p-沟道MOSFET)和n-沟道MOSFET的有源区由诸如锗或硅锗的基本上相同的材料制成。在一些其他实施例中，将形成p-沟道MOSFET的有源区由锗或硅锗制成，并且将形成n-沟道MOSFET的有源区由一个或多个III-V族化合物形成。在这样的实施例中，将形成p-沟道MOSFET的有源区和将形成n-沟道MOSFET的有源区可以分别地形成。换言之，形成、图案化和注入第一外延层120、第二外延层130、第三外延层140和第四外延层143以形成一些有源区，并且然后形成和注入一个或多个其他外延层以形成一些其他有源区。
参考图17。多个隔离结构150至少部分地形成在第四外延层143中以使有源区145分隔开。在一些实施例中，隔离结构150是，例如，浅沟槽隔离(STI)结构。具体地，在第四外延层143上形成硬掩模层并且图案化硬掩模层以在其中形成开口，从而暴露出第四外延层143的部分。然后，蚀刻第四外延层143的暴露部分以在第四外延层143中形成沟槽152。用于形成沟槽152的蚀刻可以是，例如，反应离子蚀刻(RIE)。在形成沟槽152之后，介电材料154过填充沟槽152。介电材料154是，例如，氧化硅、氮化硅、固化的可流动的介电材料或它们的组合。然后，通过，例如，化学机械抛光(CMP)去除沟槽154外面的过量的介电材料154。在CMP之后，从第四外延层143去除硬掩模层以形成隔离结构150。
在形成隔离结构150之后，可以实施一个或多个工艺步骤以在有源区145上形成有源器件的一个或多个部件，诸如n-沟道金属氧化物半导体场效应晶体管(n-沟道MOSFET)、p-沟道MOSFET、平坦MOSFET或鳍式场效应晶体管(finFET)。由于穿透位错(TD)限制于第一凹槽112和第二凹槽132中，并且从第一外延层120、第二外延层130、第三外延层140和第四外延层143之间的界面产生的TD减小，所以在有源区145中的TD可以被消除或减少到可接受的水平。
一些实施例将缺陷陷阱凹槽并入异质外延结构内。缺陷陷阱凹槽可以限制从不同材料之间的界面产生的穿透位错(TD)并且防止TD延伸至有源区内。此外，缺陷陷阱凹槽是多维布置的，并且因此沿着不同方向延伸的TD可以限制于缺陷陷阱凹槽。
根据一些实施例，一种半导体结构包括衬底、至少一个第一外延层和至少一个第二外延层。衬底具有在其中多维布置的多个凹槽。第一外延层至少设置在衬底的凹槽中。第二外延层设置在第一外延层上。
根据一些实施例，一种半导体结构包括至少一个第一晶体层和至少一个第二晶体层。第一晶体层具有沿着至少两条相交线布置的多个凹槽。第二晶体层设置在第一晶体层的凹槽中和第一晶体层上。
根据一些实施例，提供了一种用于制造半导体结构的方法。该方法包括在第一晶体层中形成多个多维布置的第一凹槽；以及至少在第一晶体层的凹槽中形成至少一个第二晶体层并且在第二晶体层上形成至少一个第三晶体层。
根据本发明的一些实施例，提供了一种半导体结构，包括：衬底，具有多维地布置在所述衬底中的多个凹槽；至少一个第一外延层，至少设置在所述衬底的凹槽中；以及至少一个第二外延层，设置在所述第一外延层上。
在上述半导体结构中，还包括：至少一个第三外延层，设置在所述第二外延层上。
在上述半导体结构中，所述第二外延层的晶格参数介于所述第三外延层的晶格参数和所述衬底的晶格参数之间。
在上述半导体结构中，所述第二外延层中具有多个凹槽；并且还包括：至少一个第三外延层，至少设置在所述第二外延层的凹槽中。
在上述半导体结构中，所述第二外延层的凹槽是多维布置的。
在上述半导体结构中，所述第二外延层的凹槽不与所述衬底的凹槽对准。
在上述半导体结构中，还包括：至少一个隔离结构，至少部分地设置在所述第二外延层中。
在上述半导体结构中，所述第二外延层进一步设置在所述衬底上，并且所述第一外延层和所述衬底之间的第一晶格失配大于所述第二外延层和所述衬底之间的第二晶格失配。
在上述半导体结构中，所述衬底的凹槽以交错的模式布置。
在上述半导体结构中，所述衬底的凹槽以非交错的模式布置。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：至少一个第一晶体层，具有沿着至少两条相交线布置的多个凹槽；以及至少一个第二晶体层，设置在所述第一晶体层的凹槽中和所述第一晶体层上。
在上述半导体结构中，所述第一晶体层和多个所述第二晶体层的晶格参数从所述第一晶体层朝着远离所述第一晶体层的方向变化。
在上述半导体结构中，多个所述第二晶体层的至少一个中具有多个凹槽。
在上述半导体结构中，多个所述第二晶体层的至少一个具有沿着至少两个相交线布置的多个凹槽。
在上述半导体结构中，多个所述第二晶体层的至少一个具有与所述第一晶体层的凹槽交错的多个凹槽。
在上述半导体结构中，还包括：至少一个隔离结构，至少部分地设置在所述第二晶体层中。
根据本发明的又一些实施例，还提供了一种用于制造半导体结构的方法，所述方法包括：在第一晶体层中形成多个多维地布置的第一凹槽；以及至少在所述第一晶体层的凹槽中形成至少一个第二晶体层，并且在所述第二晶体层上形成至少一个第三晶体层。
在上述方法中，还包括：在所述第三晶体层上形成至少一个第四晶体层，其中，介于所述第三晶体层和所述第一晶体层之间的第一晶格失配小于介于所述第四晶体层和所述第一晶体层之间的第二晶格失配。
在上述方法中，还包括：在所述第三晶体层中形成多个第二凹槽；以及至少在所述第二凹槽中形成至少一个第四晶体层。
在上述方法中，还包括：在所述第三晶体层中至少部分地形成至少一个隔离结构。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
衬底，具有多维地布置在所述衬底中的多个凹槽；
至少一个第一外延层，至少设置在所述衬底的凹槽中；以及
至少一个第二外延层，设置在所述第一外延层上。
2.根据权利要求1所述的半导体结构，还包括：
至少一个第三外延层，设置在所述第二外延层上。
3.根据权利要求2所述的半导体结构，其中，所述第二外延层的晶格参数介于所述第三外延层的晶格参数和所述衬底的晶格参数之间。
4.根据权利要求1所述的半导体结构，其中，所述第二外延层中具有多个凹槽；并且
还包括：
至少一个第三外延层，至少设置在所述第二外延层的凹槽中。
5.根据权利要求4所述的半导体结构，其中，所述第二外延层的凹槽是多维布置的。
6.根据权利要求4所述的半导体结构，其中，所述第二外延层的凹槽不与所述衬底的凹槽对准。
7.根据权利要求1所述的半导体结构，还包括：
至少一个隔离结构，至少部分地设置在所述第二外延层中。
8.根据权利要求1所述的半导体结构，其中，所述第二外延层进一步设置在所述衬底上，并且所述第一外延层和所述衬底之间的第一晶格失配大于所述第二外延层和所述衬底之间的第二晶格失配。
9.一种半导体结构，包括：
至少一个第一晶体层，具有沿着至少两条相交线布置的多个凹槽；以及
至少一个第二晶体层，设置在所述第一晶体层的凹槽中和所述第一晶体层上。
10.一种用于制造半导体结构的方法，所述方法包括：
在第一晶体层中形成多个多维地布置的第一凹槽；以及
至少在所述第一晶体层的凹槽中形成至少一个第二晶体层，并且在所述第二晶体层上形成至少一个第三晶体层。
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