CN105895166B

CN105895166B - 一种支持ddr3数据通路调试的调试控制单元及调试方法

Info

Publication number: CN105895166B
Application number: CN201610195407.3A
Authority: CN
Inventors: 陈胜刚; 扈啸; 雷元武; 刘胜; 曾思; 陈小文; 陈海燕
Original assignee: National University of Defense Technology
Current assignee: National University of Defense Technology
Priority date: 2016-03-31
Filing date: 2016-03-31
Publication date: 2019-06-14
Anticipated expiration: 2036-03-31
Also published as: CN105895166A

Abstract

本发明公开了一种支持DDR3数据通路调试的调试控制单元及调试方法，该调试控制单元包括数据采样单元、数据压缩单元、调试数据缓冲单元以及一个以上的调试主机接口单元；所述数据采用单元采用DDR3数据通路的有效数据，并经过所述数据压缩单元，存入所述调试数据缓冲单元；所述调试主机接口单元将调试数据从数据缓冲单元中读取出来，通过芯片的调试接口发送给调试主机。该调试方法是基于上述调试控制单元来实施。本发明具有结构简单、操作简便、能够降低调试难度、加快调试收敛速度等优点。

Description

一种支持DDR3数据通路调试的调试控制单元及调试方法

技术领域

本发明主要涉及到印制电路板的调试领域，特指一种支持DDR3数据通路调试的调试控制单元及调试方法。

背景技术

DDR3SDRAM是目前适用最广的动态内存(DRAM)，其时钟频率可达1066MHz，速率最高可达2133MT/s。DDR3采用源同步的并行总线，在时钟的上下沿对数据进行采用，实现双倍速率。正因为其速率较高，DDR3接口的信号完整性成为其物理设计、基板封装设计、PCB板设计的重要考虑因素。此外，电源完整性、协议设计等也是DDR3接口设计的重要考虑因素。

随着分工细化，已有较多的IP供应商提供专门的DDR3接口商用IP(包括协议控制器和PHY以及IO，以下简称IP)，而处理器设计者会直接集成流行的DDR3接口IP，减少对DDR3接口设计的专门投入。IP供应商掌握了DDR3接口的所有设计细节和详细的调试途径；而芯片设计者往往只能依靠IP供应商的文档对IP的内部主要通路和可观测的状态寄存器进行一定的了解。然而，就算是按照IP供应商所要求的最严格的规格进行设计和生产的芯片，在PCB板级调试过程中仍然避免不了较多的时序问题。此时，对IP设计本身的详细深入的了解是促进调试工作收敛的一个重要因素；而IP供应商的文档资料此时往往不能胜任指导工作，IP供应商技术人员的现场服务却又是目前多数IP供应商都无法提供的。在这种情况下，板级调试往往要借助示波器、逻辑分析仪等进行信号质量和标准协议分析，工作环境的设置以及调制过程往往相当辛苦。另外一方面，芯片设计者对DDR3接口IP的功能验证可能无法模拟PCB板级的实际情况。PCB板级设计和芯片封装带来的时序差异有可能造成功能的错位，此时需要对IP中某些延迟进行手工配置。然而，在PCB板级调试过程中并无法快速定位这样的错误。即便是DDR3接口IP提供的状态寄存器和控制寄存器，也是往往需要对IP有设计者般的了解才可迅速定位问题。

DDR3接口IP核一般包括协议控制器，PHY和IO单元。其中协议控制器一般为软核，而PHY和IO单元为硬核。协议控制器一般采用标准的DFI协议接口与DDR3PHY相连。PHY一般包括多个Data PHY(数据PHY)的块(Block)，一个AC PHY(命令PHY)的Block。IO单元中包含多个IO Block，每个PHY Block与一组IO block对应并通过直接连线相连。所有PHY block和IO block之间的摆放关系一般有一定的既定规则。DDR3接口IP的PHY一般不允许用户进行修改，各种走线都有特殊的约束。

考虑到芯片设计者往往更关注DDR3接口IP的主要功能通路，并且也没有办法对硬IP增加新的调试通路的情况下，如果能够在硅实现的过程中增加PCB板级调试可直接观测的关键点，并通过调试通路实时导出，这将极大提高调试的效率，降低对IP供应商的依赖。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种结构简单、操作简便、能够降低调试难度、加快调试收敛速度的支持DDR3数据通路调试的调试控制单元及调试方法。

为解决上述技术问题，本发明采用以下技术方案：

一种支持DDR3数据通路调试的调试控制单元，包括数据采样单元、数据压缩单元、调试数据缓冲单元以及一个以上的调试主机接口单元；所述数据采样单元采用DDR3数据通路的有效数据，并经过所述数据压缩单元，存入所述调试数据缓冲单元；所述调试主机接口单元将调试数据从数据缓冲单元中读取出来，通过芯片的调试接口发送给调试主机。

作为本发明调试控制单元的进一步改进：所述调试接口为JTAG或者PCIE。

作为本发明调试控制单元的进一步改进：所述所述数据压缩单元根采用游程编码方式。

一种基于上述调试控制单元的调试方法，其步骤为：

S1：确定关键探测点；分析并确定DDR3数据通路中的关键数据信号的采样位置；

S2：将关键探测点与DDR3调试控制单元相连，并完成芯片实现；

S3：板级调试；在PCB调试板上进行DDR3调试，若出现错误，调试主机的日志查看探测点的数据，以确定当前DDR3系统所处的状态：读、写分别是否正确。

作为本发明方法的进一步改进：所述步骤S3中，还配合示波器，进一步确定DDR3读写分别是否正确。

作为本发明方法的进一步改进：所述步骤S3中，在调试初期使用JTAG调试接口，调试数据降低到DDR3调试控制器中数据缓冲大小；当高速调试接口可用之后，逐步增大调试数据量。

作为本发明方法的进一步改进：所述步骤S1中，通过建立RTL级功能模拟环境，分析DDR3数据通路中的关键数据信号的采样位置。

与现有技术相比，本发明的优点在于：

1、本发明的支持DDR3数据通路调试的调试控制单元及调试方法，将芯片设计的验证技术引入到PCB板级调试中，芯片设计的前端设计者引入PCB板级调试中，芯片设计者能通过数据通路的调试映射信号质量和协议问题，实现PCB板级调试的底层细节向上层协议的转移，降低调试难度，加快调试的收敛速度。

2、本发明的支持DDR3数据通路调试的调试控制单元及调试方法，能对采用DDR3的处理器印制电路板(Printed Circuit Board，PCB)进行板级调试，特别是针对≥1600MT/s的高速率DDR3的PCB板级调试；它为一种基于硅上实时观测点的DDR3调试控制单元和调试方法，能够实现DDR3类高速IP的PCB板级调试的快速收敛。

附图说明

图1是本发明调试控制单元的结构原理示意图。

图2是本发明调试控制单元在典型DDR3存储系统中的一种互连关系示意图。

图3是本发明调试方法的流程示意图。

图4是一种典型的芯片调试系统结构示意图。

具体实施方式

以下将结合说明书附图和具体实施例对本发明做进一步详细说明。

如图4所示，为一种典型的芯片调试系统结构示意图。目标芯片一般具备一个或者多个调试接口，比如JTAG调试接口、PCIE调试接口等。调试主机通过电缆与调试开发板的电缆插座相连，开发板上的目标芯片的调试接口通过开发板的电路与电缆插座相连。调试结果可在调试主机的显示器上显示。调试主机一般为台式机电脑或者笔记本电脑等。调试电缆多采用USB等。

如图1和图2所示，本发明的一种支持DDR3数据通路调试的调试控制单元，包括数据采样单元、数据压缩单元、调试数据缓冲单元以及一个以上的调试主机接口单元；数据采样单元采用DDR3数据通路的有效数据，并经过数据压缩单元，存入调试数据缓冲单元；调试主机接口单元将调试数据从数据缓冲单元中读取出来，通过芯片的其他调试接口(比如JTAG或者PCIE等)发送给调试主机。

在具体应用时，数据压缩单元可根据实际需要采用游程编码等简单编码方式。

如图2所示，为本发明调试控制单元在典型DDR3存储系统中的一种互连关系示意图。DDR3IP核主要可包括DDR3协议控制器和DDR3PHY。一般情况下DDR3协议控制器是RTL级软IP核(简称软核)，用户可看到内部结构；DDR3PHY是多个具备相同或者不同功能的子PHY(sub PHY)、以及IO单元通过拼装(abutment)、或者连线组合而成的硬IP核(简称硬核)。SubPHY一般包括一个AC PHY和多个Data PHY。每个sub PHY都是不可见的硬模块，sub PHY之间的连接关系以及连接方式是由IP供应商预定义好的，物理设计时走线一般有较为详细和苛刻的要求。软核和硬核之间的接口一般采用业界流行的DFI接口。存储控制器除了完成存储任务的管理之外，还要完成DDR3IP核与系统其它部分的对接。调试通路为芯片已有调试通路，通过DDR3调试控制器与DDR3IP相连。DDR3SDRAM Module为片外存储器，可通过采购获得。

如图3所示，本发明进一步提供一种基于上述调试控制单元的调试方法，其步骤为：

S1：确定关键探测点。

通过设计自动化工具建立RTL级功能模拟环境，分析DDR3数据通路中的关键数据信号的采样位置。一般来讲，DataPHY/AC PHY与IO单元的通路、DFI接口数据通路都可以是采样位置。

为了降低采样数据量，在具体应用时，一般选择只对其中一个DataPHY进行采样。

S2：将关键探测点与DDR3调试控制单元相连，并完成芯片实现。

确定关键点后即可确定采样数据。经过常规芯片的设计过程，完成芯片实现。由于PHY与IO之间的数据通路往往比较关键，增加探测点将对物理设计产生影响。因此，在执行芯片实现的时候，需要通过物理设计手段消除影响。如无法消除，需要放弃该采样点，重新选择其他采样点或者减少采样点。

S3：板级调试.

在PCB调试板上进行DDR3调试，若出现错误，调试主机的日志查看探测点的数据，以确定当前DDR3系统所处的状态：读、写分别是否正确。配合示波器，可以进一步确定DDR3读写分别是否正确。在调试初期一般使用JTAG调试接口，速率较慢，调试数据可降低到DDR3调试控制器中数据缓冲大小。当其他高速调试接口如PCIE可用之后，可逐步增大调试数据量。

以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。

Claims

1.一种支持DDR3数据通路调试的调试控制单元，其特征在于，包括数据采样单元、数据压缩单元、调试数据缓冲单元以及一个以上的调试主机接口单元；所述数据采样单元采用DDR3数据通路的有效数据，并经过所述数据压缩单元，存入所述调试数据缓冲单元；所述调试主机接口单元将调试数据从数据缓冲单元中读取出来，通过芯片的调试接口发送给调试主机；

所述调试控制单元的调试步骤包括：

确定关键探测点；分析并确定DDR3数据通路中的关键数据信号的采样位置；

将关键探测点与DDR3调试控制单元相连，并完成芯片实现；

板级调试；在PCB调试板上进行DDR3调试，若出现错误，调试主机的日志查看探测点的数据，以确定当前DDR3系统所处的状态：读、写分别是否正确；在调试初期使用JTAG调试接口，调试数据降低到DDR3调试控制器中数据缓冲大小；当高速调试接口可用之后，逐步增大调试数据量。

2.根据权利要求1所述的支持DDR3数据通路调试的调试控制单元，其特征在于，所述调试接口为PCIE。

3.根据权利要求1所述的支持DDR3数据通路调试的调试控制单元，其特征在于，所述数据压缩单元根采用游程编码方式。

4.一种基于调试控制单元的调试方法，其特征在于，所述调试控制单元包括数据采样单元、数据压缩单元、调试数据缓冲单元以及一个以上的调试主机接口单元；所述数据采样单元采用DDR3数据通路的有效数据，并经过所述数据压缩单元，存入所述调试数据缓冲单元；所述调试主机接口单元将调试数据从数据缓冲单元中读取出来，通过芯片的调试接口发送给调试主机，步骤为：

S3：板级调试；在PCB调试板上进行DDR3调试，若出现错误，调试主机的日志查看探测点的数据，以确定当前DDR3系统所处的状态：读、写分别是否正确；

所述步骤S3中，在调试初期使用JTAG调试接口，调试数据降低到DDR3调试控制器中数据缓冲大小；当高速调试接口可用之后，逐步增大调试数据量。

5.根据权利要求4所述的调试方法，其特征在于，所述步骤S3中，还配合示波器，进一步确定DDR3读写分别是否正确。

6.根据权利要求4～5中任意一项所述的调试方法，其特征在于，所述步骤S1中，通过建立RTL级功能模拟环境，分析DDR3数据通路中的关键数据信号的采样位置。