CN105874527A - 共源共栅驱动器电路 - Google Patents

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娜达·武科维奇-拉迪奇
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Abstract

本发明提供用于提供共源共栅驱动器电路的系统、方法和设备，所述共源共栅驱动器电路用于在输出节点处提供正极性和负极性的两个或两个以上电压。由所述共源共栅驱动器电路所提供的所述电压可用于将电压提供到显示设备的各种互连件和端子。所述共源共栅驱动器电路包含：第一电路，其用于经由第一组共源共栅晶体管将正极性的两个或两个以上电压提供到输出节点；和第二电路，其用于经由第二组共源共栅晶体管提供负极性的所述两个或两个以上电压。所述驱动器电路包含基体效应减轻电路以用于减小基体效应对所述驱动器电路的性能的影响。所述驱动器电路也包含用于减少衬底泄漏电流的电路。

Description

共源共栅驱动器电路
对相关申请案的交叉参考
本专利申请案主张2014年2月4日申请的题为“共源共栅驱动器电路(CASCODEDRIVER CIRCUIT)”的美国非临时申请案第14/172,425号和2014年1月3日申请的题为“共源共栅驱动器电路(CASCODE DRIVER CIRCUIT)”的美国临时申请案第61/923,572号的优先权。上文所提及的申请案中的每一者让与给其受让人且据此以引用的方式明确地并入本文中。
技术领域
本发明涉及成像显示器的领域，且明确地说，涉及用于显示元件的驱动器电路。
背景技术
机电系统(EMS)装置包含具有电和机械元件(例如，致动器、光学组件(例如，镜、快门和/或光学薄膜层)和电子元件)的装置。可以包含(但不限于)微尺度和纳米尺度的多种尺度来制造EMS装置。举例来说，微机电系统(MEMS)装置可包含具有范围为约一微米到数百微米或以上的大小的结构。纳米机电系统(NEMS)装置可包含具有小于一微米的大小(例如，包含小于数百纳米的大小)的结构。可使用沉积、蚀刻、光刻和/或蚀刻掉所沉积材料层的部分或增添层以形成电和机电装置的其它微机械加工工艺来产生机电元件。
已提议基于EMS的显示设备，所述显示设备包含通过穿过贯穿光阻断层界定的孔隙而选择性地将光阻断组件移动进入和移动离开光学路径来调制光的显示元件。如此操作使来自背光的光选择性地通过或反射来自环境或前照灯的光以形成图像。
发明内容
本发明的系统、方法和装置各自具有若干创新方面，所述方面中无单一者单独地负责本文中所揭示的所要属性。
本发明中所描述的标的物的一个创新方面可实施于一种设备中，所述设备包含：输出节点；和驱动器电路，其耦合到所述输出节点。所述驱动器电路包含：第一电路，其包含第一组共源共栅晶体管，所述第一电路用于经由所述第一组共源共栅晶体管选择性地将具有第一极性的至少两个电压电平提供到所述输出节点；和第二电路，其包含第二组共源共栅晶体管，所述第二电路用于经由所述第二组共源共栅晶体管选择性地将与所述第一极性相反的第二极性的至少两个电压电平中的每一者提供到所述输出节点。
在一些实施方案中，所述第一电路包含第一开关，所述第一开关经配置以选择性地将第一组共源共栅晶体管中的至少一者的体端子耦合到与其源极端子的电压大体上相同的电压。在一些这些实施方案中，第一组共源共栅晶体管中的至少一者的所述源极端子处的所述电压大体上等于具有所述第一极性的所述至少两个电压电平中的一者。
在一些实施方案中，所述第二电路包含第二开关，所述第二开关经配置以选择性地将所述第二组共源共栅晶体管中的至少一者的体端子耦合到与其源极端子的电压大体上相同的电压。在一些这些实施方案中，所述第二组共源共栅晶体管中的至少一者的所述源极端子处的所述电压大体上等于具有所述第二极性的所述至少两个电压电平中的一者。
在一些实施方案中，所述第一电路包含开关，所述开关经配置以在所述第二电路将所述第二极性的所述至少两个电压电平中的一者提供到所述输出节点时将所述第一组共源共栅晶体管中的一者的体端子与源极端子两者耦合到相对较低量值电压。在一些实施方案中，所述第一组共源共栅晶体管中的一者和所述第二组共源共栅晶体管中的一者直接耦合到所述输出节点。在一些实施方案中，所述第一组共源共栅晶体管为p型金属氧化物半导体晶体管且所述第二组共源共栅晶体管为n型金属氧化物半导体晶体管。
在一些实施方案中，所述设备进一步包含：显示器，其包含显示元件的阵列；一或多个驱动器电路；处理器，其能够与所述显示器通信，所述处理器能够处理图像数据；和存储器装置，其能够与所述处理器通信。在一些这些实施方案中，所述显示器进一步包含：驱动器电路，其能够将至少一个信号发送到所述显示器；和控制器，其能够将所述图像数据的至少一部分发送到所述驱动器电路。在一些其它这些实施方案中，所述设备进一步包含能够将所述图像数据发送到所述处理器的图像源模块，其中所述图像源模块包含接收器、收发器和发射器中的至少一者。在一些其它这些实施方案中，所述显示装置进一步包含能够接收输入数据且将所述输入数据传达到所述处理器的输入装置。
本发明中所描述的标的物的另一创新方面可实施于一种用于在输出节点处提供电压的方法中，所述方法包含：经由第一组共源共栅晶体管选择性地将具有第一极性的至少两个电压电平提供到所述输出节点；和经由第二组共源共栅晶体管选择性地将与所述第一极性相反的第二极性的所述至少两个电压电平中的每一者提供到所述输出节点。
在一些实施方案中，经由第一组共源共栅晶体管选择性地将具有第一极性的至少两个电压电平提供到所述输出节点包含将所述第一组共源共栅晶体管中的至少一者的体端子选择性地耦合到与其源极端子的电压大体上相同的电压。在一些实施方案中，经由第二组共源共栅晶体管选择性地将与所述第一极性相反的第二极性的至少两个电压电平中的每一者提供到所述输出节点包含选择性地将所述第二组共源共栅晶体管中的至少一者的体端子耦合到与其源极端子的电压大体上相同的电压。在一些其它实施方案中，经由第二组共源共栅晶体管选择性地将与所述第一极性相反的第二极性的至少两个电压电平中的每一者提供到所述输出节点包含将所述第一组共源共栅晶体管中的一者的体端子和源极端子耦合到相对较低量值电压。
本发明中所描述的标的物的另一创新方面可实施于一种用于将多个电压提供到显示元件的阵列的驱动器电路中。所述驱动器电路包含：第一装置，其用于经由第一组共源共栅晶体管选择性地将具有第一极性的至少两个电压电平提供到输出节点；和第二装置，其用于经由第二组共源共栅晶体管选择性地将与所述第一极性相反的第二极性的至少两个电压电平中的每一者提供到所述输出节点。
在一些实施方案中，所述第一装置和所述第二装置各自包含一或多个晶体管，且所述驱动器电路进一步包含用于减小所述一或多个晶体管的基体效应的影响的装置。在一些其它实施方案中，所述驱动器电路进一步包含：衬底，所述第一装置驻留于所述衬底上；和用于减少所述第一装置的衬底泄漏电流的装置。
此说明书中所描述的标的物的一或多个实施方案的细节在随附图式和以下描述中阐明。尽管此【发明内容】中所提供的实例主要是依据基于机电系统(EMS)的显示器来描述，但本文中所提供的概念可应用于其它类型的显示器(例如，液晶显示器(LCD)、有机发光二极管(OLED)显示器、电泳显示器和场发射显示器)以及其它非显示器EMS装置(例如，EMS麦克风、传感器和光学开关)。其它特征、方面和优势将从描述、图式和权利要求书变得显而易见。应注意，以下诸图的相对尺寸可能未按比例绘制。
附图说明
图1A展示基于微机电系统(MEMS)的实例直观式显示设备的示意图。
图1B展示实例主机装置的框图。
图2展示基于快门的实例光调制器200的俯视图。
图3展示可实施以用于控制光调制器的实例像素电路300。
图4展示用于将驱动电压提供到显示装置的实例共源共栅驱动器电路。
图5展示具有基体效应减轻电路的实例共源共栅驱动器电路。
图6展示图5中所展示的共源共栅驱动器电路的实例电压波形。
图7展示具有用于减少衬底泄漏电流的电路的实例共源共栅驱动器电路。
图8展示用于在输出节点处提供电压的过程的实例流程图。
图9A和9B展示包含多个显示元件的实例显示装置的系统框图。
各种图式中的相似参考数字和编号指示相似元件。
具体实施方式
以下描述涉及出于描述本发明的创新方面的目的的某些实施方案。然而，所属领域的技术人员将容易认识到，可以许多不同方式来应用本文中的教示。所描述的实施方案可实施于可经配置以显示图像(无论是运动(例如，视频)抑或静止(例如，静态图像)的，且无论是文字、图形抑或图片的)的任何装置、设备或系统中。更特定来说，预期所描述的实施方案可包含于例如(但不限于)以下各者的多种电子装置中或与所述电子装置相关联：移动电话、具备多媒体因特网功能的蜂窝式电话、移动电视接收器、无线装置、智能手机、装置、个人数据助理(PDA)、无线电子邮件接收器、手持型或便携式计算机、迷你笔记型计算机、笔记型计算机、智能笔记型计算机、平板计算机、打印机、影印机、扫描器、传真装置、全球定位系统(GPS)接收器/导航器、摄影机、数字媒体播放器(例如，MP3播放器)、摄录影机、游戏控制台、腕表、时钟、计算器、电视监视器、平板显示器、电子阅读装置(例如，电子阅读器)、计算机监视器、汽车显示器(包含里程表和速度计显示器等)、驾驶舱控制件和/或显示器、摄影机景观显示器(例如，车辆中之后视摄影机的显示器)、电子相片、电子广告牌或标志、投影仪、建筑结构、微波炉、冰箱、立体声系统、卡匣式记录器或播放器、DVD播放器、CD播放器、VCR、收音机、便携式存储器芯片、洗衣机、干燥器、洗衣机/干燥器、停车计时器、封装(例如，在包含微机电系统(MEMS)应用的机电系统(EMS)应用以及非EMS应用中)、美学结构(例如，关于一件珠宝或服装的图像的显示)和多种EMS装置。本文中的教示也可用于非显示器应用中，例如(但不限于)电子开关装置、射频滤波器、传感器、加速度计、陀螺仪、运动传感装置、磁力计、用于消费型电子元件的惯性组件、消费型电子产品的零件、变抗器、液晶装置、电泳装置、驱动方案、制造过程和电子测试装备。因此，所述教示并不希望仅仅限于诸图中所描绘的实施，而实际上具有如所属领域的技术人员将容易显而易见的广泛适用性。
显示设备包含用于在输出节点处提供正极性和负极性的两个或两个以上电压的共源共栅驱动器电路。由共源共栅驱动器电路所提供的电压可用于将电压提供到显示设备的各种互连件和端子。共源共栅驱动器电路包含第一电路，所述第一电路用于经由第一组共源共栅晶体管将正极性的两个或两个以上电压提供到输出节点。共源共栅驱动器电路也包含第二电路，所述第二电路用于经由第二组共源共栅晶体管将负极性的两个或两个以上电压提供到输出节点。
在一些实施方案中，第一电路和第二电路包含用于减小基体效应对驱动器电路的性能的影响的基体效应减轻电路。基体效应减轻电路可选择性地减小共源共栅驱动器电路的一或多个晶体管的源极端子与体端子之间的电压差以减小基体效应。
在一些实施方案中，共源共栅驱动器电路可包含用于减少衬底泄漏电流的电路。所述电路可驱动第一组共源共栅晶体管中的一者的栅极端子以使得经由彼共源共栅晶体管的衬底泄漏电流得以减少。
可实施本发明中所描述的标的物的特定实施方案以实现以下潜在优点中的一或多者。通过将共源共栅晶体管包含于经配置以在输出节点处提供正极性和负极性的两个或两个以上电压的驱动电路中，可使用较低电压工艺来制造所述驱动电路，其减少成本。在一些实施方案中，驱动器电路中所利用的晶体管可包含基体效应减轻电路，所述基体效应减轻电路可改善驱动器电路的切换速度。在一些实施方案中，驱动器电路可包含用于减少所述驱动器电路内的衬底泄漏电流的电路。通过减少衬底泄漏电流，可减少驱动器电路的功率消耗。
图1A展示基于MEMS的实例直观式显示设备100的示意图。显示设备100包含以行和列布置的多个光调制器102a到102d(大体来说，光调制器102)。在显示设备100中，光调制器102a和102d在开通状态下，从而允许光通过。光调制器102b和102c在闭合状态下，从而阻碍光的通过。如果由一或多个灯105照明，那么通过选择性地设定光调制器102a到102d的状态，可利用显示设备100来形成用于背光显示的图像104。在另一实施方案中，设备100可通过源自设备前部的环境光的反射而形成图像。在另一实施方案中，设备100可通过反射来自定位于显示器前部的一或多个灯的光(即，通过使用前照灯)而形成图像。
在一些实施方案中，每一光调制器102对应于图像104中的像素106。在一些其它实施方案中，显示设备100可利用多个光调制器以形成图像104中的像素106。举例来说，显示设备100可包含三个色彩特定光调制器102。通过选择性地开通对应于特定像素106的色彩特定光调制器102中的一或多者，显示设备100可产生图像104中的彩色像素106。在另一实例中，显示设备100包含每像素106两个或两个以上光调制器102以提供图像104中的亮度级。关于图像，像素对应于通过图像的分辨率界定的最小像元。关于显示设备100的结构组件，术语像素指用以调制形成图像的单一像素的光的组合式机械与电组件。
显示设备100为直观式显示器，这是因为其可不包含通常在投影应用中发现的成像光学装置。在投影显示器中，形成于显示设备的表面上的图像被投影到屏幕上或投影到墙壁上。显示设备大体上小于所投影图像。在直观式显示器中，用户通过直接查看显示设备而看到图像，所述显示设备含有光调制器和任选地用于增强在显示器上见到的亮度和/或对比度的背光或前照灯。
直观式显示器可以透射或反射模式来操作。在透射性显示器中，光调制器过滤或选择性地阻断源自定位于显示器后方的一或多个灯的光。来自所述灯的光任选地而注入到光导或背光中，以使得每一像素可得到均匀照明。透射性直观式显示器常常建置到透明或玻璃衬底上以促成含有光调制器的一个衬底定位于背光上方的夹层组合件布置。
每一光调制器102可包含快门108和孔隙109。为了照明图像104中的像素106，快门108经定位以使得其允许光朝向检视者通过孔隙109。为保持像素106未照明，定位快门108以使得其阻碍光通过孔隙109。孔隙109由贯穿每一光调制器102中的反射性或光吸收材料而图案化的开口所界定。
显示设备也包含连接到衬底和光调制器以用于控制快门的移动的控制矩阵。所述控制矩阵包含一系列电互连件(例如，互连件110、112和114)，所述电互连件包含：每像素行至少一个写入启用互连件110(也称为扫描行互连件)；用于每一像素列的一个数据互连件112；和一个共同互连件114，其将共同电压提供到所有像素或至少提供到来自显示设备100中的多个列和多个行两者的像素。响应于适当电压(写入启用电压VWE)的施加，用于给定像素行的写入启用互连件110使所述行中的像素准备好接受新的快门移动指令。数据互连件112按数据电压脉冲的形式传达新移动指令。在一些实施方案中，施加到数据互连件112的数据电压脉冲直接促成快门的静电移动。在一些其它实施方案中，数据电压脉冲控制例如晶体管或其它非线性电路元件的开关，所述开关控制单独驱动电压到光调制器102的施加，单独驱动电压在量值上通常高于数据电压。这些致动电压的施加接着导致挡板108的静电驱动移动。
图1B展示实例主机装置120(即，蜂窝式电话、智能手机、PDA、MP3播放器、平板计算机、电子阅读器、迷你笔记型计算机、笔记型计算机、腕表等)的框图。主机装置120包含显示设备128、主机处理器122、环境传感器124、用户输入模块126和电源。
显示设备128包含多个扫描驱动器130(也称为写入启用电压源)、多个数据驱动器132(也称为数据电压源)、控制器134、共同驱动器138、灯140到146、灯驱动器148和显示元件(例如，图1A中所展示的光调制器102)的阵列150。扫描驱动器130将写入启用电压施加到扫描行互连件110。数据驱动器132将数据电压施加到数据互连件112。
在显示设备的一些实施方案中，数据驱动器132经配置以将模拟数据电压提供到显示元件的阵列150，尤其在图像104的亮度级将以模拟方式导出的情况下。在模拟操作中，光调制器102经设计以使得当经由数据互连件112施加某一范围的中间电压时，在快门108中产生某一范围的中间开通状态且因此在图像104中产生某一范围的中间照明状态或亮度级。在其它状况下，数据驱动器132经配置以仅将2、3或4个数字电压电平的缩减集合施加到数据互连件112。这些电压电平经设计成以数字方式向快门108中的每一者设定开通状态、闭合状态或其它离散状态。
扫描驱动器130和数据驱动器132连接到数字控制器电路134(也称为控制器134)。控制器以主要串列方式将以序列组织的数据(在一些实施方案中，其可经预定、以行和以图像帧分群)发送到数据驱动器132。数据驱动器132可包含串列到并列数据转换器、电平移位件和(对于一些应用)数字到模拟电压转换器。
显示设备任选地包含一组共同驱动器138(也称为共同电压源)。在一些实施方案中，共同驱动器138(例如)通过将电压供应到一系列共同互连件114而将DC共同电位提供到显示元件的阵列150内的所有显示元件。在一些其它实施方案中，共同驱动器138遵照来自控制器134的命令而将电压脉冲或信号(例如，能够驱动和/或起始阵列150的多个行和列中的所有显示元件的同时致动的全域致动脉冲)发出到显示元件的阵列150。
用于不同显示功能的所有驱动器(例如，扫描驱动器130、数据驱动器132和共同驱动器138)通过控制器134而时间同步。来自控制器的时序命令协调经由灯驱动器148对红灯、绿灯、蓝灯和白灯(分别为140、142、144和146)的照明、显示元件的阵列150内的特定行的写入启用和定序、来自数据驱动器132的电压的输出和为显示元件致动提供的电压的输出。在一些实施方案中，所述灯为发光二极管(LED)。
控制器134确定快门108中的每一者可复位到适于新图像104的照明电平所凭借的定序或定址方案。可以周期性间隔来设定新图像104。举例来说，对于视频显示，按范围为10赫兹到300赫兹(Hz)的频率刷新彩色图像104或视频帧。在一些实施方案中，图像帧到阵列150的设定与灯140、142、144和146的照明同步，以使得交替图像帧是用交替的一系列色彩(例如，红色、绿色、蓝色和白色)照明。每一相应色彩的图像帧被称为彩色子帧。在被称为场序色彩方法的此方法中，如果彩色子帧以超过20Hz的频率交替，那么人脑将所述交替的帧图像平均成对具有广泛和连续范围色彩的图像的感知。在替代实施方案中，具有原色的四个或四个以上灯可用于显示设备100中，从而使用除红色、绿色、蓝色和白色以外的原色。
在一些实施方案中，在显示设备100是针对快门108在开通状态与闭合状态之间的数字切换而设计的情况下，控制器134通过分时灰度的方法形成图像，如先前所描述。在一些其它实施方案中，显示设备100可通过每像素使用多个快门108来提供灰度。
在一些实施方案中，用于图像104状态的数据是通过个别行(也称为扫描行)的顺序定址而由控制器134加载到显示元件阵列150。对于序列中的每一行或扫描行，扫描驱动器130将写入启用电压施加到用于阵列150的所述行的写入启用互连件110，且随后数据驱动器132为选定行中的每一列供应对应于所要快门状态的数据电压。此过程重复直到已针对阵列150中的所有行加载数据为止。在一些实施方案中，用于数据加载的选定行的顺序为线性的(从阵列150中的顶部进行到底部)。在一些其它实施方案中，选定行的顺序为伪随机化的，以便最小化视觉伪影。且在一些其它实施方案中，定序是按块组织，其中对于一个块，仅将用于图像104状态的某一部分的数据加载到阵列150，例如，通过仅依序定址阵列150的每第5行。
在一些实施方案中，用于将图像数据加载到阵列150的过程在时间上与致动阵列150中的显示元件的过程分离。在这些实施方案中，显示元件阵列150可包含用于阵列150中的每一显示元件的数据存储器元件且控制矩阵可包含全域致动互连件，所述全域致动互连件用于携载来自共同驱动器138的触发信号以根据存储于存储器元件中的数据来起始快门108的同时致动。
在替代实施方案中，显示元件阵列150和控制所述显示元件的控制矩阵可以除矩形行和列以外的配置来布置。举例来说，可按六边形阵列或曲线行和列来布置显示元件。一般来说，如本文中所使用，术语扫描行应指共享写入启用互连件的任何多个显示元件。
主机处理器122大体控制主机的操作。举例来说，主机处理器122可为用于控制便携式电子装置的一般用途或特殊用途处理器。关于包含于主机装置120内的显示设备128，主机处理器122输出图像数据以及关于主机的额外数据。此信息可包含：来自环境传感器的数据，例如环境光或温度；关于主机的信息，包含(例如)主机的操作模式或主机的电源中的剩余电量；关于图像数据的内容的信息；关于图像数据的类型的信息；和/或供显示设备在选择成像模式时使用的指令。
用户输入模块126直接地抑或经由主机处理器122将用户的个人偏好传送到控制器134。在一些实施方案中，用户输入模块126由软件来控制，其中用户编程个人偏好(例如，较深色彩、较好对比度、较低功率、增加的亮度、运动、真人电影或动画)。在一些其它实施方案中，使用硬件(例如，开关或拨号盘)将这些偏好输入到主机。到控制器134的多个数据输入引导控制器将对应于最佳成像特性的数据提供到各种驱动器130、132、138和148。
环境传感器模块124也可被包含作为主机装置120的部分。环境传感器模块124接收关于周围环境的数据(例如，温度和或环境发光条件)。传感器模块124可经编程以区分装置是否在室内或办公室环境中对比明亮白天中的室外环境对比夜间室外环境操作。传感器模块124将此信息传达到显示控制器134，以使得控制器134可响应于周围环境而优化检视条件。
图2展示基于快门的实例光调制器200的俯视图。明确地说，图2展示具有致动器的光调制器200，每一致动器包含两对柔性梁。光调制器200可包含用于在相反方向上移动快门的双致动器。光调制器200可适合于并入到图1A的基于MEMS的直观式显示设备100中以作为光调制器102。
光调制器200包含耦合到快门闭合致动器204和快门开通致动器206(共同地称为“致动器204和206”)的快门202。快门202包含光可穿过的快门开口208。通过使快门开口208与下伏孔隙层中的孔隙210对准或未对准，快门202可透射从孔隙210发出的光或阻断从孔隙210发出的光而使其不到达检视者。当快门开口208与孔隙208对准时，快门202可称为在开通(OPEN)位置中。在OPEN位置中，快门202允许从孔隙201发出的大体上所有光穿过而使其朝向检视者。另一方面，当快门开口与孔隙210未对准时，快门202可称为在闭合(CLOSE)位置中。在CLOSE位置中，快门202阻断从孔隙210发出的大体上所有光而使其不到达检视者。在一些实施方案中，快门202也可定位于部分CLOSE位置中，其中快门开口208与孔隙210部分地未对准。在所述部分CLOSE位置中，快门202仅允许从孔隙210发出的光的一部分到达检视者。作为实例，图2展示在CLOSE位置中的快门202。即，快门开口208与孔隙210未对准。
可通过致动快门开通致动器206和快门闭合致动器204而使快门202在OPEN位置与CLOSE位置之间移动。快门开通致动器206和快门闭合致动器204定位于快门202的对置末端上，以使得快门开通致动器206的致动将快门202定位于OPEN位置中，而快门闭合致动器204的致动将快门202定位于CLOSE位置中。致动器204和206通过大体上在平行于孔隙层(快门202悬挂于其上方)的平面中拉动快门202来开通和闭合快门202。通过附接到致动器204和206的负载锚定器212将快门202悬挂于孔隙层上方一段短距离。沿快门的运动轴线附接到快门202的两端的支撑件的包含减少快门202的平面外运动，且将运动大体上限于平行于孔隙层的平面。
如上文所提及，快门闭合致动器204和快门开通致动器206各自包含两对柔性梁。举例来说，致动器204和206中的每一者包含一对柔性负载梁214和一对柔性驱动梁216。柔性负载梁214中的每一者的一端耦合到快门202，而柔性负载梁214中的每一者的另一端耦合到负载锚定器212。驱动梁216中的每一者的一端耦合到驱动锚定器218，而驱动梁216中的每一者的另一端被悬挂而近接于对置的负载梁214。
致动器204和206是通过跨越柔性负载梁214和柔性驱动梁216施加或去除致动电压来致动或撤销致动。举例来说，为了致动快门闭合致动器204，在快门闭合致动器204的柔性负载梁214与柔性驱动梁216之间产生等于致动电压的电压差。致动电压的施加导致在柔性负载梁214与对应柔性驱动梁216之间产生静电力。所述静电力致使柔性负载梁214和继而快门202朝驱动梁216移动。结果，快门202定位于CLOSE状态下。一旦已致动快门闭合致动器204，便可将其柔性负载梁214与柔性驱动梁216之间的电压差减小到较低维持电压，所述较低维持电压可维持快门的位置而胜于施加到快门开通致动器206的较大相对电压的存在。
可以类似于上文关于快门闭合致动器204所描述的方式的方式来致动快门开通致动器206。举例来说，假定快门闭合致动器204上的电压小于上文所参考的维持电压，那么可通过跨越快门开通致动器的柔性负载梁214和柔性驱动梁216施加致动电压来致动快门开通致动器206。在此状况下，在相反方向上拉动快门202，从而将快门202移到OPEN位置中。在致动之后，快门开通致动器206的柔性负载梁214与柔性驱动梁216之间的电压差可减小到维持电压。
在一些实施方案中，施加到柔性负载梁214和继而快门202的电压保持恒定。在这些实施方案中，可基于待致动所述致动器204和206中的哪一者而将适当电压施加到致动器204和206的相应柔性驱动梁216。举例来说，为了致动快门闭合致动器204，柔性负载梁214和快门202处的电压可维持于零伏特且快门闭合致动器204的柔性驱动梁214处的电压可升高到致动电压。
在一些其它实施方案中，施加到两个致动器204和206的柔性驱动梁216的电压维持于恒定但不同的电压(例如，高电压和低电压)下。在此实施方案中，将适当电压施加到柔性负载梁214和快门202以致动第一致动器204和206中的一者。
图3展示可实施以用于控制光调制器的实例像素电路300。明确地说，像素电路300可用于控制双致动器光调制器，例如图2中所展示的光调制器200。像素电路可为控制矩阵的部分，所述控制矩阵控制并有类似于光调制器200的光调制器的像素的矩阵。
像素电路300包含耦合到致动电路306的数据加载电路304。数据加载电路304接收和存储与像素相关联的数据，而致动电路306基于由数据加载电路304所存储的数据来致动光调制器302。在一些实施方案中，使用薄膜晶体管(TFT)来实施像素电路300的各种组件。在一些实施方案中，可使用使用例如非晶硅、铟镓锌氧化物(或其它导电氧化物)或多晶硅的材料所制造的TFT。在一些其它实施方案中，使用金属氧化物半导体场效晶体管(MOSFET)来实施像素电路300的各种组件。如由所属领域的技术人员将容易理解，TFT为具有栅极端子、源极端子和漏极端子的三端子晶体管。栅极端子可充当控制端子以使得相对于源极端子而施加到栅极端子的电压可接通或切断TFT。对于n型TFT，如果栅极端子处的电压超出源极端子处的电压达阈值电压，那么n型TFT将接通。另一方面，对于p型TFT，如果栅极端子处的电压小于源极端子处的电压达p型TFT的阈值电压，那么p型TFT将接通。在接通(ON)状态下，TFT(n型或p型)允许电流在其源极端子与漏极端子之间流动。然而，在切断(OFF)状态下，TFT(n型或p型)大体上阻断其源极端子与漏极端子之间的任何电流。然而，像素电路300的实施方案并不限于TFT或MOSFETS，且也可利用例如双极接面晶体管的其它晶体管。
如上文所提及，数据加载电路304用于加载与像素相关联的数据。具体地说，数据加载电路304耦合到数据互连件(DI)308，所述DI为像素阵列的同一列中的所有像素所共有。数据互连件308通过对应于待加载到像素中的数据的数据电压而激励。在一些实施方案中，数据电压可为在最小数据电压(例如，接地)与最大数据电压之间的电压。在一些这些实施方案中，最小数据电压与最大数据电压可表示数字数据的一个位(即，‘0’或‘1’)。在一些实施方案中，数据电压可为对应于彼像素的像素强度值的函数。
数据加载电路304也耦合到写入启用互连件(WEI)310，所述WEI为在阵列的与相关联于像素电路300的像素相同的列中的所有像素所共有。当写入启用互连件310通过写入启用电压而激励时，数据加载电路304接受提供于数据互连件308上的数据。
为了实现数据加载功能，数据加载电路304包含写入启用晶体管312和数据存储电容器314。写入启用晶体管312可为可控晶体管开关，其操作可由写入启用互连件310上的写入启用电压来控制。写入启用晶体管312的第一端子(或栅极端子)可耦合到写入启用互连件310。写入启用晶体管312的第二端子(漏极/源极端子)可耦合到数据互连件308，而第三端子(漏极/源极端子)可耦合到数据存储电容器314。数据存储电容器314可用于存储表示由数据互连件308所提供的数据的数据电压。数据存储电容器314的一个端子耦合到写入启用晶体管312，而数据存储电容器314的另一端子耦合到共同互连件(COM)316。共同互连件316将共同接地电压或某一其它参考电压提供到显示设备的多个行和列中的像素。
如上文所提及，数据加载电路304耦合到致动电路306。具体地说，数据加载电路304的数据存储电容器314耦合到致动电路306的放电晶体管318的栅极端子。致动电路306包含充电路径和放电路径。充电路径包含预充电晶体管320且放电路径包含放电晶体管318。充电路径和放电路径用于改变施加到光调制器302的快门端子322的电压。预充电晶体管320的栅极端子耦合到预充电互连件(PCH)324，而预充电晶体管320的其它两个(源极/漏极)端子耦合到致动互连件(ACT)326和光调制器302的快门端子322。当将预充电电压施加到预充电互连件324时，预充电晶体管接通，从而致使快门端子322充电到致动互连件326上所维持的致动电压。
放电晶体管318的源极/漏极端子中的一者耦合到光调制器302的快门端子322，而源极/漏极端子中的另一者耦合到更新互连件(UPDATE)328。当更新互连件328上的电压降低时，放电晶体管318基于存储于数据存储电容器314中的数据电压使快门端子322放电。举例来说，如果存储于数据电压电容器中的数据电压为高的，那么放电晶体管318可接通快门端子322且使其放电。另一方面，如果数据电压为低的(即，低于放电晶体管318的阈值电压)，那么可切断放电晶体管318。
除快门端子322外，光调制器302也包含快门闭合致动器端子330和快门开通致动器端子332。快门闭合致动器端子330和快门开通致动器端子332可耦合到双致动器光调制器的双致动器。举例来说，参考图2中所展示的双致动器光调制器200，快门闭合致动器端子330和快门开通致动器端子332可分别电耦合到第一快门闭合致动器204和第一快门开通致动器206的驱动梁216。此外，快门端子322可耦合到负载梁214和快门202。
快门闭合致动器端子330和快门开通致动器端子332可维持于大体上恒定但不同的电压下。举例来说，快门闭合致动器端子330可维持于恒定电压Vc下，而快门开通致动器端子332可维持于恒定电压Vo下。快门端子322上的电压(其由像素电路300基于数据电压来确定)确定光调制器的快门闭合致动器和快门开通致动器中的哪一者被致动。在一些实施方案中，如果快门端子322与快门闭合致动器端子330之间的电压差大体上等于致动电压，那么快门闭合致动器被致动且快门移到CLOSE位置。另一方面，如果快门端子322与快门开通致动器端子332之间的电压差大体上等于致动电压，那么快门开通致动器被致动且快门移到OPEN位置。在一些实施方案中，电压Vc可维持于等于致动电压的电压下，而电压Vo维持于接地或零伏特。在一些其它实施方案中，电压Vc可维持于零伏特，而电压Vo可维持于等于致动电压的电压下。在一些其它实施方案中，电压Vc和Vo可维持于相反极性下。
在操作期间，致动互连件326可维持于致动电压下。在帧周期(在所述帧周期期间显示图像帧)开始时，使更新互连件328达到足以使放电晶体管318维持于OFF状态下的高电压，而无关于放电晶体管318的栅极端子处的电压。随后，使数据互连件308达到对应于待加载到像素电路中的数据的数据电压，且通过足以将写入启用晶体管312接通的电压来激励写入启用互连件310。此致使数据存储电容器314被充电或放电以使得数据存储电容器314上的电压大体上等于数据电压。
在加载数据之后，使预充电互连件324上的电压足够高以将预充电晶体管320接通。此致使快门端子322被充电到大体上等于致动电压的电压。如果快门开通致动器端子332处的电压Vo维持于零伏特，那么快门开通致动器将被致动，且快门将移到OPEN位置中。另一方面，如果快门闭合致动器端子330处的电压Vc改为维持于零伏特，那么快门闭合致动器将被致动，且快门将移到CLOSE位置中。此后，使预充电互连件324上的电压足够低以将预充电晶体管320切断。在一些实施方案中，此电压可约为接地电压。
当使更新互连件328上的电压达到低电平(通常小于接地电压)时，放电晶体管318可基于存储于数据存储电容器314中的数据电压来假定状态。如果数据电压足够高以将放电晶体管接通，那么快门端子322(其先前被预充电到致动电压)经由放电晶体管318而放电。此致使快门端子322上的电压被拉低。如上文所提及，快门端子322与快门开通致动器端子330和快门闭合致动器端子332中的每一者之间的电压差确定光调制器的双致动器中的哪一者被致动。因此，例如，如果快门电压被拉低，且Vc维持于致动电压下，那么快门端子322与快门闭合端子330之间的电压差将等于致动电压。结果，快门闭合致动将被致动，从而致使快门移到CLOSE位置。
在一些实施方案中，为了减少致动器处的电荷积聚，可周期性地反转快门闭合致动器端子322和快门开通致动器端子330上的电压Vc和Vo的量值。举例来说，Vc可维持于近接地电压下，而Vo可维持于致动电压下。因此，如果快门电压被拉低，那么快门开通致动器将被致动，从而致使快门移到OPEN位置。为了在反转快门闭合致动器端子322和快门开通致动器端子330上的电压时维持数据输入与快门位置之间的关系，可在将数据互连件308上的数据电压施加到数据加载电路304之前将所述数据电压反相。在电压Vc和Vo维持于相反极性下的一些实施方案中，可周期性地反转电压的极性以减少电荷积聚。
虽然图3展示仅包含n型晶体管的像素电路300，但在一些其它实施方案中，像素电路300的一或多个晶体管可为p型晶体管。在一些实施方案中，像素电路300的所有晶体管可为p型晶体管。在一些其它实施方案中，像素电路300可经配置以使得提供到像素电路300的电压中的一或多者可为负电压。举例来说，致动互连件326处的致动电压、更新互连件328处的电压、写入启用互连件310处的电压和共同互连件处的电压可为负的。在一些实施方案中，显示设备可使用经配置以通过正极性电压来操作的像素电路和经配置以通过负极性电压来操作的像素电路。因此，显示设备100将需要提供用于像素电路300的各种配置的操作的正极性与负极性两者的电压。
图4展示用于将驱动电压提供到显示装置的共源共栅驱动器电路400。举例来说，可利用共源共栅驱动器电路400以提供用于图1中所展示的显示设备120的操作的各种驱动电压。在一些实施方案中，可利用共源共栅驱动器电路400以提供像素电路(例如，上文所论述的像素电路300)的操作所需的正极性和负极性的电压。共源共栅驱动器电路400可在其输出节点401处选择性地提供各种电压电平。举例来说，共源共栅驱动器电路400可在输出节点401处提供正极性和负极性的以下电压中的每一者：致动电压VACT、接地电压VGND和写入启用电压VWE。在一些实施方案中，也可由共源共栅驱动器电路400提供正极性和负极性的额外电压。
在一些实施方案中，显示设备128(展示于图1B中)的控制器134可在任何给定时间选择性地将输出节点401耦合到各种互连件以将所要电压提供到彼互连件。举例来说，输出节点401可选择性地耦合到像素电路326的致动互连件326以用于将正极性或负极性的电压VACT提供到致动互连件326。在一些其它情况下，输出节点401可选择性地耦合到像素电路的写入启用互连件310以用于将正极性或负极性的电压VWE提供到写入启用互连件310。在一些实施方案中，显示设备128可利用一个以上共源共栅驱动器电路400以用于将正极性和负极性的各种电压提供到若干互连件。
共源共栅驱动器电路400包含用于将正极性的一或多个源电压提供到输出节点401的第一电路402。共源共栅驱动器400也包含用于将负极性的一或多个源电压提供到输出节点401的第二电路404。所述源电压可包含(例如)致动电压、接地电压、写入启用电压等。在一些实施方案中，可以使得在任何给定时间在输出节点401处仅提供一个源电压的方式操作第一电路402和第二电路404。在一些实施方案(例如，图4中所展示的实施方案)中，共源共栅驱动器电路400可在输出节点401处提供正写入启用电压(VWE)、正致动电压(VACT)和正接地电压(VGND)以及负写入启用电压(VWE-)、负致动电压(VACT-)和负接地电压(VGND-)。然而，应理解，可由共源共栅驱动器电路400提供具有负极性、正极性或负极性与正极性两者的额外源电压。
第一电路402和第二电路404使用开关以用于在输出节点401处提供所要正极性源电压。举例来说，第一电路402包含第一写入启用电压晶体管(“VWE晶体管”)406。VWE晶体管406操作为开关，其中其源极端子耦合到正写入启用电压(VWE)源408。第一电路402进一步包含也操作为开关的第一致动/接地电压晶体管(“VACT/VGND晶体管”)410。VACT/VGND晶体管410的源极端子耦合到正致动/接地电压(VACT/VGND)源412。VACT/VGND电压源412可在任何给定时间提供正致动电压VACT抑或正接地电压VGND。在一些实施方案中，第一电路402可耦合到单独VACT电压源和VGND电压源。在一些这些实施方案中，第一电路402可包含分别耦合到VACT电压源和VGND电压源的单独VACT晶体管和VGND晶体管。
在一些实施方案中，第一电路402可包含耦合到额外电压源的额外晶体管。举例来说，第一电路402可包含耦合到正预充电电压源的额外正预充电晶体管。通过提供到额外正电压源的连接性，驱动器电路300可在输出节点401处选择性地提供这些额外正极性电压。
VWE晶体管406与VACT/VGND晶体管410(和耦合到任何额外电压源的任何额外晶体管)两者的漏极端子在第一共源共栅节点450处耦合到第一共源共栅晶体管414的源极端子。第一共源共栅晶体管414的漏极端子耦合到输出节点401。如下文所进一步论述，第一共源共栅晶体管414减小跨越VWE晶体管406和VACT/VGND晶体管410的电压降。电压降的此减小允许使用低电压晶体管制造过程来制造共源共栅驱动器电路400。
在一些实施方案中，第一电路402中所使用的晶体管中的一或多者可为p型MOSFETS。在一些实施方案中，第一电路402中的所有晶体管可为p型MOSFETS。
第一电路402中的晶体管可基于输出节点401处所要的电压而选择性地接通或切断。VWE晶体管406的栅极端子由第一写入启用信号来驱动，而VACT/VGND晶体管410的栅极端子由第一致动信号来驱动。因此，为了将VWE晶体管406接通，可将信号驱动成比电压VWE小等于VWE晶体管406的阈值电压的量值。类似地，为了将VACT/VGND晶体管410接通，可将信号驱动成比电压VACT/VGND小等于VACT/VGND晶体管410的阈值电压的量值。此外，第一共源共栅晶体管414的栅极端子维持于恒定电压VSS_CLAMP下以使得第一共源共栅晶体管414大体维持于ON状态下。
如果VWE电压为输出节点401处所要的，那么将第一写入启用信号驱动到低电压，从而致使VWE晶体管406接通且致使第一共源共栅节点450被拉到VWE电压。由于第一共源共栅晶体管也被接通，因此输出节点也被拉到VWE电压。在VWE晶体管406被接通的时间期间，通过在VACT/VGND晶体管410的栅极端子处施加高电压(即，使第一致动信号维持于高电压下)而使VACT/VGND晶体管410维持于OFF状态下。另一方面，如果VACT/VGND电压为输出节点处所要的，那么将第一致动信号驱动到低电压，以使得将低电压施加到VACT/VGND晶体管410的栅极，从而致使所述晶体管接通。此又致使第一共源共栅节点450和因此输出节点401被拉到VACT/VGND电压。
类似于第一电路402，第二电路404使用开关以用于在输出节点401处提供所要负极性电压。举例来说，第二电路包含第二写入启用电压晶体管(“VWE-晶体管”)416。VWE-晶体管416操作为开关，其中其源极端子耦合到负写入启用电压(VWE-)源418。第二电路404进一步包含也操作为开关的第二致动/接地电压晶体管(“VACT-/VWE-晶体管”)420。VACT-/VGND-晶体管420的源极端子耦合到负致动/接地电压(VACT-/VGND-)源422。VACT-/VGND-电压源422可在任何给定时间提供负致动电压VACT-抑或负接地电压VGND-。在一些实施方案中，第二电路404可耦合到单独VACT-电压源和VGND-电压源。在一些这些实施方案中，第二电路404可包含分别耦合到单独VACT-电压源和VGND-电压源的单独VACT-晶体管和VGND-晶体管。
如上文关于第一电路402所提及，在一些实施方案中，第二电路404可包含耦合到额外电压源的额外晶体管。举例来说，第二电路404可包含耦合到负预充电电压源的额外负预充电晶体管。通过提供到额外负电压源的连接性，驱动器电路300可在输出节点401处选择性地提供这些额外负极性电压。
VWE-晶体管416与VACT-/VGND-晶体管420两者(和耦合到任何额外电压源的任何额外晶体管)的漏极端子在第二共源共栅节点452处耦合到第二共源共栅晶体管424的源极端子。第二共源共栅晶体管424的漏极端子耦合到输出节点401。类似于第一共源共栅晶体管414(其减小跨越VWE晶体管406和VACT/VGND晶体管410的电压降)，第二共源共栅晶体管424减小跨越VWE-晶体管416和VACT-/VGND-晶体管420的电压降。
在一些实施方案中，第二电路404中所使用的晶体管中的一或多者可为n型MOSFETS。在一些实施方案中，第二电路404中的所有晶体管可为n型MOSFETS。
第二电路404中的晶体管可基于输出节点401处所要的电压而选择性地接通或切断。VWE-晶体管416的栅极端子由第二写入启用信号wen来驱动，而-VACT/-VGND晶体管420的栅极端子由第二致动信号actn来驱动。第二共源共栅晶体管424的栅极端子维持于恒定电压VDD_CLAMP下以使得第二共源共栅晶体管424维持于ON状态下。
在VWE-晶体管416的栅极端子处施加高电压(即，将第二写入启用信号wen驱动到高电压)致使VWE-晶体管416接通，此又致使第二共源共栅节点452和输出节点401被拉到电压VWE-。如果VACT-/VGND-电压为输出节点401处所要的，那么VACT-/VGND-晶体管的栅极端子被拉到高电压(即，将第二致动信号actn驱动到高电压)。此致使VACT-/VGND-晶体管420接通且致使第二共源共栅节点452和输出节点401被拉到VACT-/VGND-电压。
如上文所提及，第一共源共栅晶体管414和第二共源共栅晶体管424可用于减小跨越晶体管的电压降。举例来说，参考第二电路404，第二共源共栅晶体管424可减小跨越VWE-晶体管416和VACT-/VGND晶体管420的电压降。可通过首先展示在不存在第二共源共栅晶体管424的情况下跨越VWE-晶体管416和VACT-/VGND-晶体管420的电压降且接着展示在存在第二共源共栅晶体管424的情况下跨越这些晶体管的电压降的减小来解释第二共源共栅晶体管424的益处。
如果第二共源共栅晶体管424不存在，那么第二共源共栅节点452将直接耦合到输出节点401。即，VWE-晶体管416与VACT-/VGND-晶体管420两者的漏极端子将直接耦合到输出节点401。现假定输出节点401耦合到由第一电路402所提供的正电压中的一者。举例来说，假定输出节点401耦合到VACT。当输出节点401耦合到VACT时，VWE-晶体管416和VACT-/VGND-晶体管420将通过将第二写入启用信号wen和第二致动信号actn拉到低电压而切断。因此，VWE-晶体管416和VACT-/VGND-晶体管420的漏极端子将处于VACT下。此意味着可跨越VWE-晶体管416出现的最大电压将等于VACT+VWE，而可跨越VACT-/VGND-晶体管420出现的最大电压将等于VACT+VACT。
假定VACT的量值大于VWE的量值，那么可跨越第二电路404中的任何晶体管出现的最大电压将等于VACT+VACT。此意味着将必须使用提供可通过跨越其源极端子和漏极端子的至少2×VACT伏特的电压降来操作的晶体管的技术来制造第二电路404(和因此共源共栅驱动器电路400)。举例来说，在一些实施方案中，致动电压VACT的量值可等于20V。此意味着跨越VACT-/VGND-晶体管420的最大电压可为约40V。因此，将必须在至少40V的一制造过程中制造无第二共源共栅晶体管424的电路400。
然而，如果通过在第二共源共栅节点452与输出节点401之间引入第二共源共栅晶体管424，那么跨越VACT-/VGND-晶体管420出现的最大电压可得以减小。如图4中所展示，第二共源共栅晶体管424的源极端子在第二共源共栅节点452处耦合到VACT-/VGND-晶体管420的漏极端子。第二共源共栅晶体管424的栅极端子维持于恒定电压VDD_CLAMP下。此意味着在第二共源共栅节点452处的电压增加到由此第二共源共栅节点452处的电压与VDD_CLAMP之间的差低于第二共源共栅晶体管424的阈值电压的电平的情况下第二共源共栅晶体管424将切断。举例来说，假定VDD_CLAMP维持于1V的电压下且输出节点处的电压从0V的初始电压增加到20V(即，到VACT)。由于第二共源共栅晶体管424的源极端子处的电压小于0V，因此第二共源共栅晶体管424被接通。此意味着第二共源共栅节点452处的电压将被拉成大体上等于输出节点401处的电压。
当输出节点401处的电压增加时，第二共源共栅节点452处的电压也增加。然而，当第二共源共栅节点452处的电压从VDD_CLAMP(例如，上文假定为等于1V)增加到(第二共源共栅晶体管424的)阈值电压内时，第二共源共栅晶体管424切断。由于第二共源共栅晶体管424切断，因此第二共源共栅节点452从输出节点401解耦。因此，输出节点401上的任何进一步增加并不影响第二共源共栅节点452上的电压。换句话说，第二共源共栅节点452处的电压夹持于最高电压VDD_CLAMP-Vthn(其中Vthn为第二共源共栅晶体管424的阈值电压)下。跨越第二共源共栅晶体管424出现输出节点401处的电压的任何进一步增加。
因此，通过使用第二共源共栅晶体管424，由VWE-晶体管416抑或VACT-/VGND-晶体管420的漏极所获得的最高电压为VDD_CLAMP-Vthn。跨越VWE-晶体管出现的最高电压降将为VDD_CLAMP-Vthn+VWE，而跨越VACT-/VGND-晶体管420出现的最高电压降将为VDD_CLAMP-Vthn+VACT。
如上文所论述，在无第二共源共栅晶体管424的情况下跨越VACT-/VGND-晶体管420的最高电压降可等于约2×VACT。然而，通过使用第二共源共栅晶体管424，跨越VACT-/VGND-晶体管的电压降将仅等于约VDD_CLAMP-Vthn+VACT。使用分别将为1V和20V的VDD_CLAMP和VACT的先前假定实例值，跨越VACT-/VGND晶体管420出现的最高电压降可为21V-Vthn。由于第二共源共栅晶体管的阈值电压Vthn通常小于1V，因此跨越VACT-/VGND-晶体管420的最高电压降将为约20V。因此，跨越VACT-/VGND-晶体管420的电压降(其在不存在第二共源共栅晶体管424的情况下可高达40V)减小到约20V。因此，可改为在20V工艺中制造共源共栅驱动器电路400而不需要在40V工艺中的制造。
以类似于第二共源共栅晶体管424的方式，第一共源共栅晶体管414也减小跨越VWE晶体管406和VACT/VGND晶体管410的最高电压降。具体地说，第一共源共栅晶体管414允许第一共源共栅节点450处的电压不低于VSS_CLAMP+Vthp，其中Vthp为第一共源共栅晶体管414的阈值电压。
如上文所提及，在一些实施方案中，驱动器电路300中所包含的所有晶体管可为MOSFETS。举例来说，第一电路402中的所有晶体管可为p型MOSFETS，而第二电路404中的所有晶体管可为n型MOSFETS。在一些实施方案中，第一电路402中的所有p型晶体管的体端子耦合到正供应电压(VDD)426，而第二电路404中的所有n型晶体管的体端子耦合到负供应电压(VSS)428。
在一些实施方案中，驱动器电路400的性能可不利地受到驱动器电路400从提供具有第一极性的电压到随后提供具有相反极性的电压的相对缓慢转变的影响。举例来说，共源共栅驱动器电路400可在从将VACT-电压提供到输出节点401切换到随后将VACT电压提供到输出节点401或从将VACT电压提供到输出节点401切换到随后将VACT-电压提供到输出节点401时经受缓慢转变。在一些实施方案中，这些缓慢转变可由VACT/VGND晶体管410和VACT-/VGND-晶体管420的高输出阻抗引起。高输出阻抗又可归因于基体效应而引起。
大体来说，基体效应由在晶体管的体端子与源极端子之间存在电压差产生。如上文所提及，VACT/VGND晶体管410的体端子系接到VDD源426。然而，VACT/VGND晶体管410的源极端子耦合到VACT/VGND源412。因此，在VACT/VGND晶体管410的源极端子与体端子之间存在电压差。此电压差可在VACT/VGND晶体管410中引起基体效应。类似地，VACT-/VGND-晶体管420也可归因于其体端子(耦合到VSS源428)与其源极端子(耦合到VACT-/VGND-422)之间的电压差而经受基体效应。以类似方式，基体效应也可影响VWE晶体管406和VWE-晶体管416的性能。
图5展示具有基体效应减轻电路的共源共栅驱动器电路500。明确地说，第一电路402包含第一基体效应晶体管430和第二基体效应晶体管432以用于减轻基体效应对VACT/VGND晶体管410的操作的影响。另外，第二电路404包含第三基体效应晶体管434和第四基体效应晶体管436以用于减轻基体效应对VACT-/VGND-晶体管420的操作的影响。第一基体效应晶体管430与第二基体效应晶体管432两者的漏极端子在第一体节点454处耦合到VACT/VGND晶体管410的体端子和第一共源共栅晶体管414的体端子。第一基体效应晶体管430的源极端子耦合到VACT/VGND源412，而第二基体效应晶体管432的源极端子耦合到VDD源412。第三基体效应晶体管434和第四基体效应晶体管436的漏极端子在第二体节点456处耦合到VACT-/VGND-晶体管420的体端子与第二共源共栅晶体管424的体端子两者。第三基体效应晶体管434的源极端子耦合到VACT-/VGND-源422且第四基体效应晶体管436的源极端子耦合到VSS源428。
第一基体效应晶体管430和第二基体效应晶体管432分别由互补信号和actp来驱动，以使得第一基体效应晶体管430和第二基体效应晶体管432中的仅一者同时被接通。此外，第一基体效应晶体管430与VACT/VGND晶体管410两者由同一信号来驱动。因此，当VACT/VGND晶体管410接通时，第一基体效应晶体管430接通。第三基体效应晶体管434和第四基体效应晶体管436也分别由互补信号actn和来驱动。另外，第三基体效应晶体管434由同一信号actn来驱动，所述信号驱动VACT-/VGND-晶体管420的栅极端子。
在操作期间，当驱动器电路500从(例如)将负写入启用电压VWE-提供到输出节点401转变到将正致动电压VACT提供到输出节点401时，VWE-晶体管416切断且VACT/VGND晶体管410接通。由于VACT/VGND晶体管410和第一基体效应晶体管430由同一信号来驱动，因此第一基体效应晶体管430也接通。此致使第一体节点454被拉到大体上等于VACT的电压。此又致使VACT/VGND晶体管410的体端子被拉到大体上等于VACT的电压。由于VACT/VGND晶体管410的源极端子也耦合到VACT/VGND 412，因此VACT/VGND晶体管410的源极端子与体端子之间的电压差减小到大体上零伏特。此减小对VACT/VGND晶体管410的基体效应和VACT/VGND晶体管410的输出阻抗。输出阻抗的此减小增加共源共栅驱动器电路500的转变速度。
以类似方式，第一共源共栅晶体管414的体端子也被拉到大体上等于VACT的电压。第一共源共栅晶体管414的源极端子归因于VACT/VGND晶体管410的接通而也被拉到VACT。因此，第一共源共栅晶体管414的源极端子与体端子之间的电压差减小到大体上零。结果，对第一共源共栅晶体管414的基体效应和第一共源共栅晶体管414的输出阻抗得以减小。共源共栅晶体管414的输出阻抗的此减小结合VACT/VGND晶体管410的输出阻抗的减小进一步改善共源共栅驱动器电路500的转变速度。
当VACT/VGND晶体管410切断时，第一基体效应晶体管430也切断，而第二基体效应晶体管432接通，从而将VACT晶体管410的体端子耦合回到VDD互连件426。
第三基体效应晶体管434和第四基体效应晶体管436减小对VACT-/VGND-晶体管420和第二共源共栅晶体管424的基体效应。第三基体效应晶体管434和第四基体效应晶体管436由互补信号来驱动以使得第三基体效应晶体管和第四基体效应晶体管中的仅一者同时被接通。第三基体效应晶体管434由驱动VACT-/VGND-晶体管的同一信号actn来驱动，而第四基体效应晶体管436由互补驱动信号来驱动。
当共源共栅驱动器电路500从(例如)将写入启用电压VWE提供到输出节点401转变到提供负致动电压VACT-时，VWE晶体管406切断而VACT-/VGND-晶体管420通过将信号actn拉到高值而接通。由于信号actn也耦合到第三基体效应晶体管434的栅极端子，因此第三基体效应晶体管434也接通，从而将第二体节点456拉到VACT-。第四基体效应晶体管436接收互补驱动信号所述互补驱动信号被拉到低电压。此致使第四基体效应晶体管436切断。因此，VACT-/VGND-晶体管420与第二共源共栅晶体管424两者的体端子被拉到VACT-。由于两个这些晶体管的源极端子也在VACT-下，因此其体端子与源极端子之间的差大体上减小到零。结果，对VACT-/VGND-晶体管420和第二共源共栅晶体管424的基体效应得以减小，此也减小其输出阻抗。因此，当共源共栅驱动器电路500从将VWE提供到输出节点转变到将VACT-提供到输出节点时，转变速度得到改善。
图6展示图5中所展示的共源共栅驱动器电路500的实例电压波形。明确地说，图6展示在共源共栅驱动器电路500从将VWE-提供到输出节点401转变到将VACT提供到输出节点401时在第一体节点454处的电压Vbulk1 602和在输出节点401处的输出电压VOUT 604。为了说明基体效应减轻电路的益处，图6也展示(使用虚线)在共源共栅驱动器电路500将不包含任何基体效应减轻电路的情况下在VACT/VGND晶体管410和第一共源共栅晶体管414的体端子处的电压602a和在输出节点401处的电压604a。图6中所展示的相对电压电平和时间周期仅用于说明目的且未按比例绘制。
在时间t1，共源共栅驱动器电路500从将VWE-提供到输出节点401转变到将VACT提供到输出节点401。在无基体效应减轻电路的情况下，VACT/VGND晶体管410和第一共源共栅晶体管414的体端子处的电压602a将维持于VDD下。如上文所论述，此导致VACT/VGND晶体管410和第一共源共栅晶体管414的输出阻抗的增加，此减缓在输出节点401处的输出电压VOUT从VWE-到VACT的转变。电压604a展示在无任何基体效应减轻电路的情况下输出电压VOUT从VWE-到VACT的转变花费t2秒。
然而，当利用图5中所展示的基体效应减轻电路时，第一基体效应晶体管430在VACT/VGND晶体管410接通时接通。此致使第一体节点454处的电压Vbulk1 602从VDD拉到VACT。如上文所论述，此减小对VACT/VGND晶体管410和第一共源共栅晶体管414的基体效应，此又减小这些晶体管的输出阻抗。结果，输出节点从VWE-到VACT的转变相对较快速。如图6中所展示，此转变花费t3秒，其小于与在不使用基体效应减轻电路时的转变相关联的持续时间t2。
虽然图5中未展示，但在一些实施方案中，共源共栅驱动器电路500可进一步包含用于VWE晶体管406和VWE-晶体管416的基体效应减轻电路，其类似于用于VACT/VGND晶体管410和VACT-/VGND-晶体管420的减轻电路。在一些实施方案中，在源电压(例如，VWE、VACT和VGND)与源电压(例如，VDD)之间的差相对较小以使得对个别晶体管开关的基体效应可忽略的情况下，可不使用基体效应减轻电路。
在一些实施方案中，可使用具有相对较低n型井/p型井崩溃的制造过程来制造图4中所展示的共源共栅驱动器电路400或图5中所展示的共源共栅驱动器电路500。在这些实施方案中，为了改善可靠性，第一共源共栅晶体管414和第二共源共栅晶体管424的体端子可耦合到其相应源极端子而非分别耦合到VDD互连件426和VSS互连件428。然而，将体端子连接到源极端子可产生从第一共源共栅晶体管414的衬底到VWE-互连件418或VACT-/VGND-互连件422的泄漏电流路径。
图7展示具有用于减少衬底泄漏电流的电路的共源共栅驱动器电路700。明确地说，驱动器电路700包含耦合到第一共源共栅晶体管414的栅极端子的第一栅极晶体管440和第二栅极晶体管442。图4也展示可通过p型第一共源共栅晶体管414的n型井和衬底形成的固有二极管446。二极管446的阳极耦合到接地端子(大约0V)，而阴极耦合到第一共源共栅晶体管414的体端子。通常，第一共源共栅晶体管414的栅极端子维持于VSS_CLAMP下，所述VSS_CLAMP为负电压(例如，VSS_CLAMP＝-1V)。当激活第二电路404以将电压VACT-、VGND-或VWE-提供到输出节点401时，可形成从二极管的阳极端子、经由第一共源共栅晶体管414的漏极端子和经由第二电路404的电流路径。此泄漏电流可不当地增加驱动器电路700的功率消耗和/或可降低驱动器电路700的可靠性。
第一栅极晶体管440和第二栅极晶体管442用于减轻上文所论述的电流泄漏路径的形成。第一栅极晶体管440和第二栅极晶体管442分别由互补信号vgate和来驱动，以使得第一共源共栅晶体管414的栅极端子可选择性地由电压VSS_CLAMP或VL来驱动。当激活第二电路404时(即，当VACT-/VGND-晶体管420抑或VWE-晶体管416接通时)，第一栅极晶体管440也接通。此致使第一共源共栅晶体管414的栅极端子被上拉到电压VL。通常，电压VL大于VSS_CLAMP。在一些实施方案中，电压VL可为零伏特。通过用相对较小的负电压驱动第一共源共栅晶体管414的栅极端子，电流泄漏路径得以减轻。
图8展示用于在输出节点处提供电压的过程800的实例流程图。明确地说，过程800包含：经由第一组共源共栅晶体管选择性地将具有第一极性的至少两个电压电平提供到输出节点(阶段802)；和经由第二组共源共栅晶体管选择性地将与第一极性相反的第二极性的至少两个电压电平中的每一者提供到输出节点(阶段802)。
过程800包含经由第一组共源共栅晶体管选择性地将具有第一极性的至少两个电压电平提供到输出节点(阶段802)。上文关于图4到7论述此过程阶段的一个实例。明确地说，图4到7展示用于提供正极性的写入启用电压VWE、致动电压VACT和接地电压VGND的第一电路402。正极性的电压VWE(例如)通过接通VWE晶体管406和第一共源共栅晶体管414而提供到输出节点401。因此，正极性的写入启用电压VWE经由一对共源共栅的VWE晶体管406和第一共源共栅晶体管414而提供到输出节点。类似地，VACT和VGND电压经由一对共源共栅的VACT/VGND晶体管410和第一共源共栅晶体管414而提供到输出节点401。
过程800也包含经由第二组共源共栅晶体管选择性地将与第一极性相反的第二极性的至少两个电压电平中的每一者提供到输出节点(阶段802)。上文关于图4到7论述此过程阶段的一个实例。明确地说，图4到7展示用于提供负极性的写入启用电压(VWE-)、致动电压(VACT-)和接地电压(VGND-)的第二电路404。VWE-电压(例如)经由VWE-晶体管416和第二共源共栅晶体管424而提供，而VACT-和VGND-电压经由VACT-/VGND-晶体管420和第二共源共栅晶体管414而提供。
图9A和9B展示实例显示装置40的系统框图，所述显示装置包含多个显示元件。显示装置40可为(例如)智能手机、蜂窝式或移动电话。然而，显示装置40的相同组件或其略微变化也说明各种类型的显示装置，例如，电视、计算机、平板计算机、电子阅读器、手持型装置和便携式媒体装置。
显示装置40包含外壳41、显示器30、天线43、扬声器45、输入装置48和麦克风46。外壳41可由包含射出模制和真空成型的多种制造工艺中的任一者形成。另外，外壳41可由包含(但不限于)以下各者的多种材料中的任一者制成：塑料、金属、玻璃、橡胶和陶瓷或其组合。外壳41可包含可与不同色彩或含有不同标志、图片或符号的其它可去除部分互换的可去除部分(图中未展示)。
显示器30可为如本文中所描述的包含双稳态或模拟显示器的多种显示器中的任一者。显示器30也可经配置以包含平板显示器(例如，等离子、电致发光(EL)显示器、OLED、超扭转向列(STN)显示器、LCD或薄膜晶体管(TFT)LCD)，或非平板显示器(例如，阴极射线管(CRT)或其它管式装置)。另外，显示器30可包含基于机械光调制器的显示器，如本文中所描述。
图9B中示意性地说明显示装置40的组件。显示装置40包含外壳41，且可包含至少部分围封于其中的额外组件。举例来说，显示装置40包含网络接口27，所述网络接口包含可耦合到收发器47的天线43。网络接口27可为可显示于显示装置40上的图像数据的来源。因此，网络接口27为图像源模块的一个实例，但处理器21和输入装置48也可充当图像源模块。收发器47连接到处理器21，所述处理器连接到调节硬件52。调节硬件52可经配置以调节信号(例如，对信号进行滤波或以其它方式操纵信号)。调节硬件52可连接到扬声器45和麦克风46。处理器21也可连接到输入装置48和驱动器控制器29。驱动器控制器29可耦合到帧缓冲器28和阵列驱动器22，所述阵列驱动器又可耦合到显示阵列30。显示装置40中的一或多个元件(包含未在图9A中特定描绘的元件)可经配置以充当存储器装置且经配置以与处理器21通信。在一些实施方案中，电力供应器50可将电力提供到特定显示装置40设计中的大体上所有组件。
网络接口27包含天线43和收发器47使得显示装置40可经由网络与一或多个装置通信。网络接口27也可具有用以降低(例如)处理器21的数据处理要求的一些处理能力。天线43可发射和接收信号。在一些实施方案中，天线43根据IEEE 16.11标准(包含IEEE16.11(a)、(b)或(g))或IEEE 802.11标准(包含IEEE 802.11a、b、g、n)和其另外实施方案来发射和接收RF信号。在一些其它实施方案中，天线43根据标准发射和接收RF信号。在蜂窝式电话的状况下，天线43可经设计以接收码分多址(CDMA)、频分多址(FDMA)、时分多址(TDMA)、全球移动通信系统(GSM)、GSM/通用无线分组业务(GPRS)、增强型数据GSM环境(EDGE)、陆上集群无线电(TETRA)、宽带CDMA(W-CDMA)、演进数据优化(EV-DO)、1xEV-DO、EV-DO修订A、EV-DO修订B、高速包接入(HSPA)、高速下行链路包接入(HSDPA)、高速上行链路包接入(HSUPA)、演进型高速包接入(HSPA+)、长期演进(LTE)、AMPS或用以在无线网络(例如，利用3G、4G或5G技术)内通信的其它已知信号。收发器47可预先处理从天线43接收的信号，以使得所述信号可由处理器21接收和进一步操纵。收发器47也可处理从处理器21接收的信号以使得所述信号可经由天线43从显示装置40发射。
在一些实施方案中，收发器47可由接收器替换。另外，在一些实施方案中，可用可存储或产生待发送到处理器21的图像数据的图像源来替换网络接口27。处理器21可控制显示装置40的总操作。处理器21接收数据(例如，来自网络接口27或图像源的经压缩的图像数据)，且将数据处理成原始图像数据或处理成可易于处理成原始图像数据的格式。处理器21可将经处理的数据发送到驱动器控制器29或发送到帧缓冲器28以供存储。原始数据通常指识别图像内的每一位置处的图像特性的信息。举例来说，这些图像特性可包含色彩、饱和度和灰度阶。
处理器21可包含用以控制显示装置40的操作的微控制器、CPU或逻辑单元。调节硬件52可包含用于将信号发射到扬声器45和用于从麦克风46接收信号的放大器和滤波器。调节硬件52可为显示装置40内的离散组件，或可并入于处理器21或其它组件内。
驱动器控制器29可直接从处理器21或从帧缓冲器28取得由处理器21产生的原始图像数据且可适当地重新格式化原始图像数据以供高速发射到阵列驱动器22。在一些实施方案中，驱动器控制器29可将原始图像数据重新格式化成具有光栅状格式的数据流，以使得所述数据流具有适合于跨越显示器阵列30扫描的时间次序。接着，驱动器控制器29将经格式化的信息发送到阵列驱动器22。尽管驱动器控制器29(例如，LCD控制器)常常作为独立集成电路(IC)与系统处理器21相关联，但这些控制器可以许多方式来实施。举例来说，控制器可作为硬件嵌入于处理器21中、作为软件嵌入于处理器21中，或与阵列驱动器22一起完全集成于硬件中。
阵列驱动器22可从驱动器控制器29接收经格式化的信息，且可将视频数据重新格式化为一组平行波形，所述组波形被每秒许多次地施加到来自显示器的x-y显示元件矩阵的数百且有时数千个(或更多)导线。在一些实施方案中，阵列驱动器22和显示器阵列30为显示模块的一部分。在一些实施方案中，驱动器控制器29、阵列驱动器22和显示器阵列30为显示模块的一部分。
在一些实施方案中，驱动器控制器29、阵列驱动器22和显示器阵列30适合于本文中所描述的任何类型的显示器。举例来说，驱动器控制器29可为常规显示控制器或双稳态显示控制器(例如，机械光调制器显示元件控制器)。另外，阵列驱动器22可为常规驱动器或双稳态显示驱动器(例如，机械光调制器显示元件控制器)。此外，显示器阵列30可为常规显示器阵列或双稳态显示器阵列(例如，包含机械光调制器显示元件阵列的显示器)。在一些实施方案中，驱动器控制器29可与阵列驱动器22集成。此实施方案可用于例如移动电话、便携式电子装置、钟表或小面积显示器的高度集成系统中。
在一些实施方案中，输入装置48可经配置以允许(例如)用户控制显示装置40的操作。输入装置48可包含小键盘(例如，QWERTY键盘或电话小键盘)、按钮、开关、摇臂、触敏式屏幕、与显示器阵列30集成的触敏式屏幕或压敏或热敏隔膜。麦克风46可配置为显示装置40的输入装置。在一些实施方案中，通过麦克风46的话音命令可用于控制显示装置40的操作。
电力供应器50可包含多种能量存储装置。举例来说，电力供应器50可为可再充电电池，例如镍镉电池或锂离子电池。在使用可再充电电池的实施方案中，可再充电电池可为可使用来自(例如)壁式插座或光伏打装置或阵列的电力来充电的。替代地，可再充电电池可为可无线充电的。电力供应器50也可为可再生能源、电容器或太阳能电池(包含塑料太阳能电池或太阳能电池漆)。电力供应器50也可经配置以从壁式插座接收电力。
在一些实施方案中，控制可编程性驻留于可位于电子显示系统中的若干处的驱动器控制器29中。在一些其它实施方案中，控制可编程性驻留于阵列驱动器22中。上文所描述的优化可在任何数目个硬件和/或软件组件中实施和以各种配置实施。
如本文中所使用，提及项目的列表“中的至少一者”的短语指那些项目的任何组合，包含单一成员。作为实例，“a、b或c中的至少一者”希望涵盖：a、b、c、a-b、a-c、b-c和a-b-c。
结合本文中揭示的实施方案所描述的各种说明性逻辑、逻辑块、模块、电路和算法过程可实施为电子硬件、计算机软件或两者的组合。硬件与软件的互换性已大体按功能性加以描述，且于上文所描述的各种说明性组件、块、模块、电路和过程中加以说明。将此功能性实施于硬件抑或软件中取决于特定应用和强加于整个系统上的设计约束。
用以实施结合本文中所揭示的方面而描述的各种说明性逻辑、逻辑块、模块和电路的硬件和数据处理设备可通过通用单芯片或多芯片处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文中所描述的功能的任何组合来实施或执行。通用处理器可为微处理器，或任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心或任何其它此配置。在一些实施方案中，特定过程和方法可由具体针对给定功能的电路来执行。
本发明中所描述的实施方案的各种修改对于所属领域的技术人员来说可为易于显而易见的，且本文中所界定的一般原理可在不脱离本发明的精神或范围的情况下应用于其它实施方案。因此，权利要求书并不希望限于本文中所展示的实施方案，而应符合与本文中揭示的本发明、原理和新颖特征相一致的最广泛范围。
另外，所属领域的技术人员将易于了解，有时为了易于描述诸图而使用术语“上部”和“下部”，且所述术语指示对应于在经适当定向的页面上的图的定向的相对位置，且可能并不反映如所实施的任何装置的适当定向。
在单独实施方案的情况下描述于此说明书中的某些特征也可在单一实施方案中以组合形式实施。相反地，在单一实施方案的情况下所描述的各种特征也可分开在多个实施方案中或以任何合适子组合实施。此外，尽管上文可能将特征描述为以某些组合起作用且甚至最初按此来主张，但来自所主张组合的一或多个特征在一些状况下可从所述组合删除，且所主张组合可针对子组合或子组合的变化。
类似地，虽然在图式中以特定次序来描绘操作，但不应将此理解为需要以所展示的特定次序或以顺序次序执行这些操作，或执行所有所说明操作以达成合乎需要的结果。另外，图式可按流程图的形式示意性地描绘一或多个实例过程。然而，未描绘的其它操作可并入于示意性说明的实例过程中。举例来说，可在所说明操作中的任一者之前、之后、同时或之间执行一或多个额外操作。在某些情况下，多任务和并行处理可为有利的。此外，不应将在上文所描述的实施方案中的各种系统组件的分离理解为在所有实施方案中要求此分离，且应理解，所描述程序组件和系统可大体上一起集成于单一软件产品中或经封装到多个软件产品中。另外，其它实施方案在以下权利要求书的范围内。在一些状况下，权利要求书中所叙述的动作可以不同次序执行且仍达成合乎需要的结果。

Claims (19)

1.一种设备，其包括：
输出节点；以及
驱动器电路，其耦合到所述输出节点，所述驱动器电路包含：
第一电路，其包含第一组共源共栅晶体管，所述第一电路能够经由所述第一组共源共栅晶体管选择性地将具有第一极性的至少两个电压电平提供到所述输出节点，以及
第二电路，其包含第二组共源共栅晶体管，所述第二电路能够经由所述第二组共源共栅晶体管选择性地将与所述第一极性相反的第二极性的所述至少两个电压电平中的每一者提供到所述输出节点。
2.根据权利要求1所述的设备，其中所述第一电路包含第一开关，所述第一开关能够选择性地将所述第一组共源共栅晶体管中的至少一者的体端子耦合到与其源极端子的电压大体上相同的电压。
3.根据权利要求2所述的设备，其中所述第一组共源共栅晶体管中的所述至少一者的所述源极端子处的所述电压大体上等于具有所述第一极性的所述至少两个电压电平中的一者。
4.根据权利要求1所述的设备，其中所述第二电路包含第二开关，所述第二开关能够选择性地将所述第二组共源共栅晶体管中的至少一者的体端子耦合到与其源极端子的电压大体上相同的电压。
5.根据权利要求4所述的设备，其中所述第二组共源共栅晶体管中的所述至少一者的所述源极端子处的所述电压大体上等于具有所述第二极性的所述至少两个电压电平中的一者。
6.根据权利要求1所述的设备，其中所述第一电路包含开关，所述开关能够在所述第二电路将所述第二极性的所述至少两个电压电平中的一者提供到所述输出节点时将所述第一组共源共栅晶体管中的一者的体端子与源极端子两者耦合到相对较低量值电压。
7.根据权利要求1所述的设备，其中所述第一组共源共栅晶体管中的一者和所述第二组共源共栅晶体管中的一者直接耦合到所述输出节点。
8.根据权利要求1所述的设备，其中所述第一组共源共栅晶体管为p型金属氧化物半导体晶体管且所述第二组共源共栅晶体管为n型金属氧化物半导体晶体管。
9.根据权利要求1所述的设备，其进一步包括：
显示器，其包含：
显示元件的阵列、一或多个驱动器电路；
处理器，其能够与所述显示器通信，所述处理器能够处理图像数据；以及
存储器装置，其能够与所述处理器通信。
10.根据权利要求9所述的设备，所述显示器进一步包含：
驱动器电路，其能够将至少一个信号发送到所述显示器；以及
控制器，其能够将所述图像数据的至少一部分发送到所述驱动器电路。
11.根据权利要求9所述的设备，其进一步包含：
图像源模块，其能够将所述图像数据发送到所述处理器，其中所述图像源模块包括接收器、收发器和发射器中的至少一者。
12.根据权利要求9所述的设备，所述显示装置进一步包含：
输入装置，其能够接收输入数据且将所述输入数据传达到所述处理器。
13.一种用于在输出节点处提供电压的方法，其包括：
经由第一组共源共栅晶体管选择性地将具有第一极性的至少两个电压电平提供到所述输出节点；以及
经由第二组共源共栅晶体管选择性地将与所述第一极性相反的第二极性的所述至少两个电压电平中的每一者提供到所述输出节点。
14.根据权利要求13所述的方法，其中经由第一组共源共栅晶体管选择性地将具有第一极性的至少两个电压电平提供到所述输出节点包含选择性地将所述第一组共源共栅晶体管中的至少一者的体端子耦合到与其源极端子的电压大体上相同的电压。
15.根据权利要求13所述的方法，其中经由第二组共源共栅晶体管选择性地将与所述第一极性相反的第二极性的所述至少两个电压电平中的每一者提供到所述输出节点包含选择性地将所述第二组共源共栅晶体管中的至少一者的体端子耦合到与其源极端子的电压大体上相同的电压。
16.根据权利要求13所述的方法，其中经由第二组共源共栅晶体管选择性地将与所述第一极性相反的第二极性的所述至少两个电压电平中的每一者提供到所述输出节点包含将所述第一组共源共栅晶体管中的一者的体端子和源极端子耦合到相对较低量值电压。
17.一种用于将多个电压提供到显示元件的阵列的驱动器电路，其包括：
用于经由第一组共源共栅晶体管选择性地将具有第一极性的至少两个电压电平提供到输出节点的第一装置；以及
用于经由第二组共源共栅晶体管选择性地将与所述第一极性相反的第二极性的所述至少两个电压电平中的每一者提供到所述输出节点的第二装置。
18.根据权利要求17所述的驱动器电路，其中所述第一装置和所述第二装置各自包含一或多个晶体管，且所述驱动器电路进一步包括用于减小所述一或多个晶体管的基体效应的影响的装置。
19.根据权利要求17所述的驱动器电路，其进一步包括：
衬底，所述第一装置驻留于所述衬底上；以及
用于减少所述第一装置的衬底泄漏电流的装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110212900A (zh) * 2019-06-10 2019-09-06 桂林电子科技大学 一种消除体效应与衬底泄露的双阱cmos互补开关

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150194083A1 (en) * 2014-01-03 2015-07-09 Pixtronix, Inc. Adaptive power-efficient high-speed data link between display controller and component on glass driver ics
US10630293B2 (en) * 2017-03-31 2020-04-21 Adanced Micro Devices, Inc. High speed transmitter
CN109727570A (zh) * 2017-10-31 2019-05-07 云谷（固安）科技有限公司 一种像素电路及其驱动方法、显示装置
US11251759B2 (en) 2020-01-30 2022-02-15 Texas Instruments Incorporated Operational amplifier input stage with high common mode voltage rejection

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997021273A1 (en) * 1995-12-01 1997-06-12 Advanced Micro Devices, Inc. A programmable input/output driver circuit capable of operating at a variety of voltage levels and having a programmable pull up/pull down function
US5748025A (en) * 1996-03-29 1998-05-05 Intel Corporation Method and apparatus for providing high voltage with a low voltage CMOS integrated circuit
US5786724A (en) * 1996-12-17 1998-07-28 Texas Instruments Incorporated Control of body effect in MOS transistors by switching source-to-body bias
CN1992512A (zh) * 2005-12-28 2007-07-04 恩益禧电子股份有限公司 差动放大器及采用了它的显示装置
KR20080015727A (ko) * 2006-08-16 2008-02-20 오끼 덴끼 고오교 가부시끼가이샤 액정표시장치의 구동회로 및 구동장치
CN101329852A (zh) * 2007-06-20 2008-12-24 乐金显示有限公司 液晶显示器的公共电压驱动电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55136726A (en) * 1979-04-11 1980-10-24 Nec Corp High voltage mos inverter and its drive method
KR0169157B1 (ko) 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
US6825878B1 (en) * 1998-12-08 2004-11-30 Micron Technology, Inc. Twin P-well CMOS imager
US6646481B2 (en) 2001-09-28 2003-11-11 Winbond Electronics Corporation Current steering circuit for amplifier
US6707755B1 (en) 2002-12-11 2004-03-16 Intel Corporation High voltage driver
TWI318344B (en) 2006-05-10 2009-12-11 Realtek Semiconductor Corp Substrate biasing apparatus
US8913051B2 (en) 2009-06-30 2014-12-16 Silicon Laboratories Inc. LCD controller with oscillator prebias control
EP2538560B1 (en) 2011-06-22 2021-02-24 Rohm Co., Ltd. A voltage level shift circuit
US9239457B2 (en) 2011-07-15 2016-01-19 Pixtronix, Inc. Circuits for controlling display apparatus
KR20130061422A (ko) 2011-12-01 2013-06-11 삼성전자주식회사 전압 합산 버퍼, 이를 포함하는 디지털-아날로그 컨버터 및 디스플레이 장치의 소스 드라이버
US8847328B1 (en) * 2013-03-08 2014-09-30 Ixys Corporation Module and assembly with dual DC-links for three-level NPC applications

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997021273A1 (en) * 1995-12-01 1997-06-12 Advanced Micro Devices, Inc. A programmable input/output driver circuit capable of operating at a variety of voltage levels and having a programmable pull up/pull down function
US5748025A (en) * 1996-03-29 1998-05-05 Intel Corporation Method and apparatus for providing high voltage with a low voltage CMOS integrated circuit
US5786724A (en) * 1996-12-17 1998-07-28 Texas Instruments Incorporated Control of body effect in MOS transistors by switching source-to-body bias
CN1992512A (zh) * 2005-12-28 2007-07-04 恩益禧电子股份有限公司 差动放大器及采用了它的显示装置
KR20080015727A (ko) * 2006-08-16 2008-02-20 오끼 덴끼 고오교 가부시끼가이샤 액정표시장치의 구동회로 및 구동장치
CN101329852A (zh) * 2007-06-20 2008-12-24 乐金显示有限公司 液晶显示器的公共电压驱动电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110212900A (zh) * 2019-06-10 2019-09-06 桂林电子科技大学 一种消除体效应与衬底泄露的双阱cmos互补开关

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