CN105845620A - 铜互连结构的制作方法、半导体器件及电子装置 - Google Patents

Abstract

本发明公开了一种铜互连结构的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有具有沟槽的层间介电层；形成覆盖所述沟槽底部和侧壁的扩散阻挡层；在所述扩散阻挡层上通过分层沉积形成铜仔晶层；和在所述沟槽的剩余部分内填充金属铜，以形成所述铜互连结构，其中，所述铜仔晶层包括至少两层亚仔晶层，且每层亚仔晶层的掺杂浓度不同。本发明提出的铜互连结构的制作方法，通过分层沉积仔晶，优化仔晶掺杂工艺，既不影响电迁移性能的改善，又有效克服了掺杂造成的互连电阻增大的问题。

Description

铜互连结构的制作方法、半导体器件及电子装置

技术领域

本发明涉及半导体制造工艺，尤其涉及一种铜互连结构的制作方法，以及半导体器件和电子装置。

背景技术

随着集成电路工艺技术的不断发展，电路的特征尺寸越来越小，密度越来越大，所含元器件的数量不断增加。铜凭借其优异的导电性，已成为集成电路中互连集成技术的解决方案之一。

然而，由于半导体器件尺寸的不断减小，半导体器件中驱动电流的密度和开关频率不断增大。在高电流密度和高频率变化的铜互连结构上，很容易发生电迁移(Electro Migration，EM)。电迁移是由于电子按电流的方向推移金属原子所引起的，且推移速度由电流密度决定。对于服役条件下的铜互连结构，由于电子流的运动将驱使金属原子在导线中发生飘移或移动，由此萌生的微小空穴将逐渐堆积形成空洞。当空洞的体积达到某一临界值后，铜互连结构中会发生通道中断、物质流无法传递的现象，导致了铜互连结构的突然失效并影响整个系统的运行。

因此，电迁移是影响铜互连结构的可靠性的重要因素之一，电迁移可能导致铜互连结构减薄，并使其电阻率增大，更严重的还可能使铜互连结构断裂。

为了抑制电迁移，目前常用的方法是在铜互连工艺中，在铜仔晶层沉积过程中掺杂其他金属，例如铝掺杂或锰掺杂等，在退火过程中杂质会在介电层和铜的界面形成杂质氧化物，这种杂质氧化物会阻止铜的电迁移，进而改善芯片的可靠性。虽然掺杂其他金属改善了电迁移，却增加了互连电阻，掺杂的总量越多，互连电阻增加的越多。此外，掺杂了其他金属的仔晶层越厚，互连电阻增加的也越多，但是为了使后续的电镀(ECP)能够顺利进行，对仔晶层的厚度又有要求。

因此，需要一种铜互连结构的制作方法，以解决现有技术中存在的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提出了一种铜互连结构的制作方法，该方法包括：提供半导体衬底，所述半导体衬底上形成有具有沟槽的层间介电层；形成覆盖所述沟槽底部和侧壁的扩散阻挡层；在所述扩散阻挡层上通过分层沉积形成铜仔晶层；和在所述沟槽的剩余部分内填充金属铜，以形成所述铜互连结构，其中，所述铜仔晶层包括至少两层亚仔晶层，且每层亚仔晶层的掺杂浓度不同。

优选地，形成所述铜仔晶层的方法包括：根据工艺整合需求，确定所述铜仔晶层的整体厚度；将所述仔晶层的沉积分成至少两步，以形成至少两个亚仔晶层。

优选地，在形成每个所述亚仔晶层时使用不同杂质浓度的靶材，以形成不同掺杂浓度的亚仔晶层。

优选地，在形成每个所述亚仔晶层时通过控制溅射工艺参数来形成不同掺杂浓度的亚仔晶层。

优选地，在形成每个所述亚仔晶层时通过控制溅射功率来形成不同掺杂浓度的亚仔晶层。

优选地，所述亚仔晶层的掺杂浓度沿远离所述扩散阻挡层的方向降低。

优选地，所述亚仔晶层掺杂有金属铝和/或锰。

优选地，所述铜仔晶层的整体厚度为

优选地，离所述扩散阻挡层最远的亚仔晶层为纯铜。

本发明提出的铜互连结构的制作方法，通过分层沉积使铜仔晶层包括至少两层亚仔晶层，每层亚仔晶层掺杂有不同浓度的杂质金属，比如金属锰和/或铝，这些杂质可在介电层/铜界面处形成杂质氧化物，有效抑制电迁移，且由于分层掺杂，与现有技术相比可降低掺杂总量，从而减小掺杂金属对互连电阻的影响。

进一步地，所述亚仔晶层的掺杂浓度沿远离所述扩散阻挡层的方向降低，这样一方面，由于下层的亚仔晶层具有较高的掺杂浓度可以优先远离铜线的介电层/铜界面处形成杂质氧化物，有效抑制电迁移；另一方面，由于掺杂浓度逐层降低，越靠近中心铜线区域掺杂浓度越低，不仅与现有技术相比可降低掺杂总量，而且由于中心区域掺杂浓度低可有效降低互连电阻，解决因掺杂金属造成的互连电阻增大问题。

进一步，本发明提出的铜互连结构的制作方法可根据工艺整合需求确定铜仔晶层的整体厚度，因此可在不影响铜仔晶层的整体厚度的同时保证了工艺整合的需求。

即，本发明提出的铜互连结构的制作方法，通过分层沉积仔晶，优化仔晶掺杂工艺，既不影响电迁移性能的改善，又有效克服了掺杂造成的互连电阻增大的问题。

为了克服目前存在的问题，本发明另一方面提出了一种半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底上形成有具有沟槽的层间介电层；覆盖所述沟槽底部和侧壁的扩散阻挡层；形成在所述扩散阻挡层上的铜仔晶层；和在所述沟槽的剩余部分内填充金属铜形成的铜互连结构，其中，所述铜仔晶层包括至少两层亚仔晶层，且每层亚仔晶层的掺杂浓度不同。

优选地，所述铜仔晶层通过分层沉积形成。

优选地，在形成每层所述亚仔晶层时不用浓度杂质浓度的靶材，以形成不同掺杂浓度的亚仔晶层。

优选地，在形成每层所述亚仔晶层时使用不同的工艺参数，以形成不同掺杂浓度的亚仔晶层。

优选地，在形成每层所述亚仔晶层时使用不同的溅射功率，以形成不同掺杂浓度的亚仔晶层。

优选地，所述亚仔晶层的掺杂浓度沿远离所述扩散阻挡层的方向降低。

优选地，所述亚仔晶层掺杂有金属铝和/或锰。

优选地，所述铜仔晶层的整体厚度为

优选地，离所述扩散阻挡层最远的亚仔晶层为纯铜。

本发明提出的半导体器件，其铜仔晶层包括至少两层亚仔晶层，该亚自行车掺杂有诸如锰和/或铝的金属，可以在介电层/铜层界面处形成杂质氧化物，有效抑制电迁移，并且由于每层亚仔晶层的掺杂浓度不同，这样通过控制每层亚仔晶层的掺杂浓度，可降低铜仔晶层的掺杂总量，进而降低互连电阻。即，本发明提出的半导体器件一方面由于有效抑制电迁移，具有较高的稳定性，另一面由于降低铜仔晶层的掺杂总量，有效降低互连电阻。

为了克服目前存在的问题，本发明再一方面提出了一种电子装置，该电子装置包括本发明提出的上述半导体器件。

本发明提出的电子装置，由于具有本发明提出的上述半导体器件，因而既可有效抑制电迁移，提高稳定性，又可有效降低互连电阻。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1为根据本发明一个实施方式铜互连结构的制作方法的流程图；

图2a～图2g为根据本发明一个实施方式铜互连结构的制作方法中各步骤所获得的器件的剖视图；

图3为根据本发明另一个实施方式铜互连结构的制作方法的流程图

图4a～图4g为根据本发明另一个实施方式铜互连结构的制作方法中各步骤所获得的器件的剖视图；

图5为根据本发明一个实施方式的半导体器件的剖视图；

图6为根据本发明一个实施方式的电子装置的结构示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

本发明提出一种铜互连结构的制作方法，该方法包括下述步骤：提供半导体衬底，所述半导体衬底上形成有具有沟槽的层间介电层；形成覆盖所述沟槽底部和侧壁扩散阻挡层；在所述扩散阻挡层上通过分层沉积形成铜仔晶层；和在所述沟槽的剩余部分内填充金属铜，以形成所述铜互连结构，其中，所述铜仔晶层包括至少两层亚仔晶层，且每层亚仔晶层的掺杂浓度不同。

为了形成所述至少两层亚仔晶层，本发明提出的铜互连结构的制作方法还包括：根据工艺整合需求，比如根据前道扩散阻挡层和后道电镀的工艺需求，确定所述铜仔晶层的整体厚度，该铜仔晶层的整体厚度以不影响前后各步骤工艺为前提；将所述仔晶层的沉积分成至少两步，每步形成一层亚仔晶层，紧邻所述扩散阻挡层的称为第一亚仔晶层，之上的称为第二亚仔晶层，以此类推，最终形成至少两个亚仔晶层。

优选地，第一亚仔晶层的掺杂浓度大于第二亚仔晶层的掺杂浓度，第二亚仔晶层的掺杂浓度大于第三亚仔晶层的掺杂浓度。即，最下层的亚仔晶层掺杂浓度最高，依次递减，最上层的掺杂浓度最低，极限为不掺杂的纯铜。

可选地，掺杂金属可为金属铝、金属锰或二者都有。

本发明提出的铜互连结构的制作方法，通过分层沉积使铜仔晶层包括至少两层亚仔晶层，且所述亚仔晶层的掺杂浓度沿远离所述扩散阻挡层的方向降低，这样由于下层的亚仔晶层具有较高的掺杂浓度可以在介电层/铜界面处形成杂质氧化物，有效抑制电迁移，并且由于掺杂浓度逐层降低，与现有技术相比可降低掺杂总量，进而降低互连电阻，解决因掺杂金属造成的互连电阻增大问题。此外，由于根据工艺整合需求确定了铜仔晶层的整体厚度，因此可在不影响铜仔晶层的整体厚度的同时保证了工艺整合的需求。即，本发明提出的铜互连结构的制作方法，通过分层沉积仔晶，优化仔晶掺杂工艺，既不影响电迁移性能的改善，又有效克服了掺杂造成的互连电阻增大的问题。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

图1为根据本发明一个实施方式铜互连结构的制作方法的流程图；图2a～图2g为根据本发明一个实施方式铜互连结构的制作方法中各步骤所获得的器件的剖视图，下面结合图1和图2详细描述本发明一实施方式提出的铜互连结构的制作方法进行详细描述。

根据本发明的一个实施方式，首先，执行步骤S101，提供半导体衬底，在该半导体衬底上形成具有沟槽的层间介电层。

如图2a所示，提供半导体衬底200，该半导体衬底200的上表面形成介电层202，在介电层202中形成有用于填充铜金属互连结构的沟槽210。

其中，半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，半导体衬底上可以形成有其它器件，例如PMOS和NMOS晶体管。在半导体衬底中可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。半导体衬底中还可以形成有CMOS器件，CMOS器件例如是晶体管(例如，NMOS和/或PMOS)等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。

半导体衬底200上形成有具有沟槽210的层间介电层202。为了改善铜互连结构之间可能发生的相互作用或串扰，并降低铜互连结构的电阻电容(RC)延迟，层间介电层202可以是由低k材料或超低k材料形成的。层间介电层202的形成方法可采用化学气相沉积或旋涂法等。层间介电层202中形成的沟槽210主要用于经后续工艺在其内填充铜材料而形成铜互连结构。本领域的技术人员可以采用本领域内常用的方法在层间介电层202内形成上述沟槽210，举例来说，可以采用光刻工艺在层间介电层内形成沟槽210。

此外，在半导体衬底200与介电层202之间还可以形成有用于形成沟槽210的刻蚀停止层201。蚀刻停止层201可以由例如含硅材料、含氮材料、含碳材料或相似物的介电材料所形成。

接着，执行步骤102，形成覆盖述沟槽的底部和侧壁的扩散阻挡层。

如图2b所示，在沟槽210的底部和侧壁上形成扩散阻挡层203。形成扩散阻挡层210的方法可以为沉积法或溅射法，其中沉积法包括化学气相沉积法、物理气相沉积法和原子层沉积法等等，溅射法包括磁控溅射法等等。扩散阻挡层203的材料为Ti、TiN、Ta、TaN和WN中的至少一种，以防止铜金属向层间介电层扩散。作为示例，扩散阻挡层203采用化学气相沉积法使用TaN和Ta材料形成，扩散阻挡层203的厚度为

可以理解的是，采用上述方法在沟槽210的底部和侧壁上形成扩散阻挡层203时，不可避免地会在层间介电层202的上表面也形成扩散阻挡层203，这并不与本发明的想法相背离。

接着，执行步骤S103，根据工艺整合的需求，确定铜仔晶层的整体厚度，比如之间的一厚度，并将铜仔晶层划分为两个亚仔晶层，并在后续工艺中按确定的参数分两步制作所述两个亚仔晶层。

作为示例，本实施方式中，铜仔晶层的整体厚度为

接着，执行步骤S104，在所述扩散阻挡层上形成第一亚仔晶层。在形成第一亚仔晶层时进行金属掺杂，比如掺杂金属铝和/或锰，该层的掺杂浓度(掺杂金属原子占该层原子总数的百分比)称为第一掺杂浓度。掺杂的金属锰和/或铝的掺杂可以在介电层/铜的界面处形成杂质氧化物，从而有效抑制电迁移，改善芯片的可靠性。

如图2c所示，在扩散阻挡层203上形成第一亚仔晶层204。形成第一亚仔晶层204的方法可以为沉积法，比如化学气相沉积法、物理气相沉积法和原子层沉积法等等。

作为示例，第一亚仔晶层204采用物理气相沉积，使用杂质金属锰和/或铝(金属锰和/或铝的浓度)为5％的靶材形成。第一亚仔晶层204的厚度为第一掺杂浓度为5％，即，金属锰、金属铝或二者之和的原子总数占第一亚仔晶层204中的原子总数的比例为5％。

同样，可以理解的是，采用上述方法在扩散阻挡层203上形成第一亚仔晶层204时，不可避免地会在沟槽210外部层间介电层202的上表面和/或扩散阻挡层203的上表面也形成第一亚仔晶层204，这并不与本发明的想法相背离。

接着，执行步骤S105，在所述第一亚仔晶层上形成第二亚仔晶层。在形成第二亚仔晶层进行金属掺杂，进行金属掺杂，比如掺杂金属铝和/或锰，该层的掺杂浓度称为第二掺杂浓度，且第二掺杂浓度小于第一掺杂浓度。掺杂的金属锰和/或铝的掺杂可以在介电层/铜的界面处形成杂质氧化物，从而有效抑制电迁移，改善芯片的可靠性。

如图2d所示，在第一亚仔晶层204上形成第二亚仔晶层205。作为示例，第二亚仔晶层205采用物理气相沉积形成，使用杂质金属锰和/或铝(金属锰和/或铝的浓度)为2％的靶材形成。第二亚仔晶层205的厚度为第二掺杂浓度为2％，即，金属锰、金属铝或二者之和的原子总数占第二亚仔晶层205中的原子总数的比例为2％。

同样，可以理解的是，采用上述方法在所述第一亚仔晶层204上形成第二亚仔晶层205时，不可避免地会在层间介电层202的上表面、扩散阻挡层203的上表面和/或第一亚仔晶层204的上表面也形成第二亚仔晶层205，这并不与本发明的想法相背离。

最后，执行步骤106，采用电化学镀方法(ECP)在沟槽的剩余部分内填充金属铜，以形成铜互连结构。

如图2e所示，采用电化学镀方法在沟槽210形成金属铜层206。对于本领域的技术人员来说，采用电化学镀方法形成金属铜以为本领域所熟知，因此不再详述。

同样，采用电化学镀方法填充沟槽的剩余部分时，也会在沟槽210外部形成金属铜层，这并不与本发明的想法相背离。因此，当铜填充完毕后，采用平坦化工艺(化学机械研磨工艺CMP)去除层间介电层以上的扩散阻挡层、第一、第二亚仔晶层和金属铜层，以在沟槽内形成铜互连结构。

如图2f所示，采用平坦化工艺(化学机械研磨工艺)去除层间介电层202以上的扩散阻挡层203、第一亚仔晶层204、第二亚仔晶层205和金属铜层206，以在沟槽210内形成铜互连结构207。

应当注意的是，上面所提供的步骤以及各步骤之间的次序仅为示范性的，本领域的技术人员可以调整各步骤之前的次序，或者采用替代步骤来实现目的，也可以包括其他步骤等。比如步骤S103可以在步骤S101或S102之前执行。又比如，本发明的方法还可以包括在铜互连结构和介电层上形成盖帽层的步骤。如图2g所示，盖帽层208覆盖铜互连结构207和介电层202。作为示例，盖帽层208的厚度可以约为10-60nm，其材料可以为氮化硅、氮氧化硅、碳化硅、富硅氧化物、硅碳氢化合物或硅碳氮化合物等。至此，完成了形成铜互连结构的全部步骤。

实施例二

图3为根据本发明另一个实施方式铜互连结构的制作方法的流程图；图4a～图4g为根据本发明另一个实施方式铜互连结构的制作方法中各步骤所获得的器件的剖视图。下面将结合图3和图4a～g来详细说明本发明另一实施方式提出的铜互连结构的制作方法。

根据本发明另一实施方式，首先，执行步骤S301，提供半导体衬底，在该半导体衬底上形成具有沟槽的层间介电层。

如图4a所示，提供半导体衬底400，该半导体衬底400的上表面形成介电层402，在介电层402中形成有用于填充铜金属互连结构的沟槽410。

其中，半导体衬底400可以由上述提供的材料制成，并且半导体衬底400中可以包含上面所提到的器件或结构等，具有沟槽410的层间介电层402可以采用上述方法制得，因此不再详述。为了简化，此处仅以一空白来表示半导体衬底400。

同样，在半导体衬底400与介电层402之间还可以形成有用于形成沟槽410的刻蚀停止层401。蚀刻停止层401可以由例如含硅材料、含氮材料、含碳材料或相似物的介电材料所形成。

接着，执行步骤102，形成覆盖述沟槽的底部和侧壁的扩散阻挡层。

如图4b所示，在沟槽410的底部和侧壁上形成扩散阻挡层403。作为示例，扩散阻挡层403采用TaN和Ta材料形成，其形成方法采用化学气相沉积法。扩散阻挡层403的厚度为

接着，执行步骤S303，根据工艺整合的需求，确定铜仔晶层的整体厚度，并将铜仔晶层划分为三个亚仔晶层，并在后续工艺中按确定的参数分三步制作所述三个亚仔晶层。

作为示例，本实施方式中，铜仔晶层的整体厚度为

接着，执行步骤S304，在所述扩散阻挡层上形成第一亚仔晶层。在形成第一亚仔晶层时进行金属掺杂，比如掺杂金属铝和/或锰，该层的掺杂浓度(掺杂金属原子占该层原子总数的百分比)称为第一掺杂浓度。

如图4c所示，在扩散阻挡层403上形成第一亚仔晶层404。作为示例，作为示例，第一亚仔晶层404采用物理气相沉积，使用杂质浓度为5％的靶材和40W溅射功率形成。第一亚仔晶层404的厚度为第一掺杂浓度为4％。

接着，执行步骤S305，在所述第一亚仔晶层上形成第二亚仔晶层。在形成第二亚仔晶层进行金属掺杂，进行金属掺杂，比如掺杂金属铝和/或锰，该层的掺杂浓度称为第二掺杂浓度，且第二掺杂浓度小于第一掺杂浓度。

如图4d所示，在第一亚仔晶层404上形成第二亚仔晶层405。作为示例，第二亚仔晶层405采用物理气相沉积形成，使用杂质浓度为5％的靶材和30W溅射功率形成。第二亚仔晶层405的厚度为第二掺杂浓度为3％。

接着，执行步骤S306，在所述第二亚仔晶层上形成第三亚仔晶层。在形成第三亚仔晶层进行金属掺杂，进行金属掺杂，比如掺杂金属铝和/或锰。该层的掺杂浓度称为第三掺杂浓度，且第三掺杂浓度小于第二掺杂浓度

如图4e所示，在第二亚仔晶层405上形成第三亚仔晶层406。作为示例，第三亚仔晶层406采用物理气相沉积形成，使用纯铜材料形成。即，第三亚仔晶层406未掺杂其他金属，第三掺杂浓度为0。第三亚仔晶层406厚度为

最后，执行步骤307，采用电化学镀方法(ECP)在沟槽的剩余部分内填充金属铜，以形成铜互连结构。

如图4f所示，采用电化学镀方法在沟槽410形成金属铜层407。

当金属铜层407填充完毕后，如图2f所示，采用平坦化工艺(化学机械研磨工艺)去除层间介电层402以上的扩散阻挡层403、第一亚仔晶层404、第二亚仔晶层405、第三亚仔晶层406和金属铜层407，以在沟槽410内形成铜互连结构408。

至此，完成了形成铜互连结构的全部步骤。

实施例三

本发明还提供一种采用实施例一中所述的方法制作的半导体器件，图5为根据本发明一个实施方式的半导体器件的剖视图，如图5所示，该半导体器件500包括：半导体衬底501，其上形成有具有沟槽510的层间介电层503；形成在沟槽510底部和侧壁的扩散阻挡层504；形成在扩散阻挡层504上的第一亚仔晶层505；形成在第一亚仔晶层505上的第二亚仔晶层506；和在沟槽510的剩余部分内填充的金属铜507，其中，第一亚仔晶层505和第二亚仔晶层506掺杂有其他金属，比如金属铝和/或锰。

示例性地，扩散阻挡层504的主要成分为TaN和Ta，厚度为第一亚仔晶层505的掺杂浓度为5％，第二亚仔晶层506的掺杂浓度为2％，第一亚仔晶层505和介电层503的界面处形成含铝和/或锰的氧化物。

可选地，半导体器件500还包括蚀刻停止层在半导体衬底501与介电层503之间用于形成沟槽510的刻蚀停止层502。蚀刻停止层502可以由例如含硅材料、含氮材料、含碳材料或相似物的介电材料所形成。

可选地，半导体器件500还包括盖帽层508，盖帽层508覆盖铜互连结构507和介电层503。作为示例，盖帽层508的厚度可以约为10-60nm，其材料可以为氮化硅、氮氧化硅、碳化硅、富硅氧化物、硅碳氢化合物或硅碳氮化合物等。

实施例四

本发明另外还提供一种电子装置，其包括前述的半导体器件。图6为根据本发明一个实施方式的电子装置的结构示意图。由于包括的前述半导体器件可有效抑制电迁移，具有更高的稳定性，该电子装置同样具有上述优点。

该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。图6仅以便携式计算机为例示出一种电子装置，其不对本发明构成限制。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (19)

1.一种铜互连结构的制作方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底上形成有具有沟槽的层间介电层；

形成覆盖所述沟槽底部和侧壁的扩散阻挡层；

在所述扩散阻挡层上通过分层沉积形成铜仔晶层；和

在所述沟槽的剩余部分内填充金属铜，以形成所述铜互连结构，

其中，所述铜仔晶层包括至少两层亚仔晶层，且每层亚仔晶层的掺杂浓度不同。

2.如权利要求1所述的方法，其特征在于，形成所述铜仔晶层的方法包括：

根据工艺整合需求，确定所述铜仔晶层的整体厚度；

将所述仔晶层的沉积分成至少两步，以形成至少两个亚仔晶层。

3.如权利要求2所述的方法，其特征在于，在形成每个所述亚仔晶层时使用不同杂质浓度的靶材，以形成不同掺杂浓度的亚仔晶层。

4.如权利要求2所述的方法，其特征在于，在形成每个所述亚仔晶层时通过控制溅射工艺参数来形成不同掺杂浓度的亚仔晶层。

5.如权利要求4所述的方法，其特征在于，在形成每个所述亚仔晶层时通过控制溅射功率来形成不同掺杂浓度的亚仔晶层。

6.如权利要求1-5任意一项所述的方法，其特征在于，所述亚仔晶层的掺杂浓度沿远离所述扩散阻挡层的方向降低。

7.如权利要求1-5任意一项所述的方法，其特征在于，所述亚仔晶层掺杂有金属铝和/或锰。

8.如权利要求1-5任意一项所述的方法，其特征在于，所述铜仔晶层的整体厚度为

9.如权利要求8所述的方法，离所述扩散阻挡层最远的亚仔晶层为纯铜。

10.一种半导体器件，其特征在于，包括：

半导体衬底，所述半导体衬底上形成有具有沟槽的层间介电层；

覆盖所述沟槽底部和侧壁的扩散阻挡层；

形成在所述扩散阻挡层上的铜仔晶层；和

在所述沟槽的剩余部分内填充金属铜形成的铜互连结构，

其中，所述铜仔晶层包括至少两层亚仔晶层，且每层亚仔晶层的掺杂浓度不同。

11.如权利要求10所述的半导体器件，其特征在于，所述铜仔晶层通过分层沉积形成。

12.如权利要求11所述的半导体器件，其特征在于，在形成每层所述亚仔晶层时不用浓度杂质浓度的靶材，以形成不同掺杂浓度的亚仔晶层。

13.如权利要求11所述的半导体器件，其特征在于，在形成每层所述亚仔晶层时使用不同的工艺参数，以形成不同掺杂浓度的亚仔晶层。

14.如权利要求12所述的半导体器件，其特征在于，在形成每层所述亚仔晶层时使用不同的溅射功率，以形成不同掺杂浓度的亚仔晶层。

15.如权利要求10-14任意一项所述的半导体器件，其特征在于，所述亚仔晶层的掺杂浓度沿远离所述扩散阻挡层的方向降低。

16.如权利要求10-14任意一项所述的半导体器件，其特征在于，所述亚仔晶层掺杂有金属铝和/或锰。

17.如权利要求10-14任意一项所述的方法，其特征在于，所述铜仔晶层的整体厚度为

18.如权利要求10-14任意一项所述的方法，离所述扩散阻挡层最远的亚仔晶层为纯铜。

19.一种电子装置，其特征在于，包括如权利要求10-18之一所述的半导体器件。