CN105845593A - 刻蚀监测方法 - Google Patents

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Abstract

一种刻蚀监测方法，包括：形成基底，基底内包括导电材料层，导电材料层表面的宽度与导电材料层的厚度相关；测量第一测量尺寸；刻蚀浮栅层和导电材料层并获得第一刻蚀速率以及第二刻蚀速率；测量第二测量尺寸；根据第一测量尺寸和第二测量尺寸获得导电材料层的刻蚀量；根据导电材料层的刻蚀量获得浮栅层的刻蚀量。本发明技术方案中，在形成浮栅的刻蚀过程中，导电材料层同时受到刻蚀，所以根据导电材料层刻蚀量所获得的浮栅层的刻蚀量更精确，有效的提高了对形成浮栅刻蚀过程的监测精度，提高了所形成浮栅的质量，提高了产品制造的良品率。

Description

刻蚀监测方法
技术领域
本发明涉及半导体制造领域，特别涉及一种刻蚀监测方法。
背景技术
集成电路制造是一种通过多种工艺在衬底上形成各种相连器件的制造过程。在集成电路制造过程中，任何一个步骤工艺出现问题都会导致整个电路失效。随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，对制造过程中各个步骤工艺的控制提出了更为严格的要求，相应的，对各个工艺步骤监测结果的准确性也提出了更高的要求。
刻蚀技术是集成电路制造中一种常用工艺，通过刻蚀技术去除不需要的材料，形成不同的半导体元器件及其相互之间的连线。
参考图1和图2，示出了一种刻蚀工艺各个步骤中间结构的剖视结构示意图。此处，以应用在形成嵌入式闪存(Embedded Flash)器件浮栅的刻蚀工艺为例进行说明。
如图1所示，首先提供基底，所述基底包括：衬底10，所述衬底10表面依次形成有栅氧层11和浮栅层12，所述栅氧层11和浮栅层12内形成有第一开口，所述第一开口底部露出所述衬底10；位于所述浮栅层12表面的掩膜层13，所述掩膜层13内形成有第二开口，所述第二开口的底部露出所述第一开口以及部分所述浮栅层；位于所述第二开口侧壁的侧墙14，所述侧墙14覆盖所述第二开口底部的浮栅层；填充于第二开口内的导电材料层15。
之后，如图2所示，去除掩模层13(如图1中所示)露出部分所述浮栅层12(如图1中所示)，再以各向异性刻蚀方法，去除未被所述侧墙14覆盖的部分所述浮栅层12，被所述侧墙14覆盖的部分所述浮栅层12形成嵌入式闪存器件的浮栅12f。
为了保证未被侧墙14覆盖的部分栅氧层均被去除，在刻蚀形成浮栅12f的过程中均设置有一定的过刻蚀量，如果过刻蚀量太大，则所形成浮栅层12的侧壁会在刻蚀过程中受损，从而影响所形成浮栅12f的功能；如果过刻蚀量太小，则无法保证未被侧墙14覆盖的部分浮栅层12被完全去除。
但是，现有的刻蚀监测方法所获得的刻蚀量误差较大。
发明内容
本发明解决的问题是提供一种刻蚀监测方法，以提高所获得刻蚀量的精度。
为解决上述问题，本发明提供一种刻蚀监测方法，包括：
形成基底，所述基底包括衬底，所述衬底表面具有浮栅层，所述浮栅层内具有底部露出所述衬底的第一开口，所述浮栅层上具有侧墙，所述侧墙覆盖所述第一开口两侧的部分所述浮栅层，所述基底还包括位于所述侧墙之间的导电材料层，所述导电材料层表面的宽度与所述导电材料层的厚度相关；测量所述导电材料层表面的宽度，作为所述导电材料层的第一测量尺寸；刻蚀所述浮栅层和所述导电材料层，以去除未被所述侧墙覆盖的部分浮栅层，获得所述导电材料层的第一刻蚀速率以及所述浮栅层的第二刻蚀速率；测量经刻蚀的所述导电材料层表面的宽度，作为所述导电材料层第二测量尺寸；根据所述第一测量尺寸和所述第二测量尺寸，以及所述导电材料层表面宽度与所述导电材料层厚度的关系，获得所述导电材料层的刻蚀量；根据所述导电材料层的刻蚀量，结合所述第一刻蚀速率和所述第二刻蚀速率获得所述浮栅层的刻蚀量。
可选的，所述导电材料层与所述浮栅层的材料相同。
可选的，所述导电材料层和所述浮栅层均为多晶硅。
可选的，形成基底的步骤中，所述导电材料层表面宽度随着所述导电材料层厚度的增加而增大。
可选的，形成基底的步骤中，所述导电材料层表面宽度随着所述导电材料层厚度的增加而线性增大；所述导电材料层表面宽度变化量的一半与所述 导电材料层厚度变化量的比值为第一常数；获得所述导电材料层的刻蚀量的步骤包括：所述导电材料层的刻蚀量等于所述第一测量尺寸与所述第二测量尺寸差值的一半与所述第一常数的乘积。
可选的，刻蚀所述浮栅层和所述导电材料层的步骤中，所述第一刻蚀速率与所述第二刻蚀速率呈线性关系；所述第一刻蚀速率与所述第二刻蚀速率的比值为第二常数；获得所述浮栅层的刻蚀量的步骤包括：所述浮栅层的刻蚀量等于所述导电材料层的刻蚀量与所述第二常数的商值。
可选的，获得所述第一测量尺寸的步骤以及获得所述第二测量尺寸的步骤中的一个或两个步骤包括：通过刻蚀机台进行测量。
可选的，获得所述第二测量尺寸的步骤包括：实时测量经刻蚀的所述导电材料层表面的宽度，作为所述导电材料层的第二测量尺寸；获得所述导电材料层刻蚀量的步骤包括：实时根据所述导电材料层的第二测量尺寸和第一测量尺寸，以及形成有侧墙的第二开口宽度与所述第二开口深度的关系，获得所述导电材料层的刻蚀量；获得所述浮栅层刻蚀量的步骤包括：实时根据所述导电材料层的刻蚀量，结合所述第一刻蚀速率和所述第二刻蚀速率获得所述浮栅层的刻蚀量。
可选的，在获得所述浮栅层的刻蚀量之后，所述刻蚀监测方法还包括：根据所述浮栅层的刻蚀量，判断对所述浮栅层的刻蚀是否满足工艺要求。
可选的，形成基底的步骤包括：提供衬底，所述衬底表面具有浮栅层，所述浮栅层内形成有第一开口，所述第一开口的底部露出；在所述浮栅层表面形成掩模层，所述掩模层内形成有第二开口，所述第二开口底部露出所述第一开口以及部分所述浮栅层；在所述第二开口侧壁形成侧墙，所述侧墙覆盖所述第二开口底部的浮栅层，剩余的第二开口的宽度与所述第二开口的深度相关；向剩余的第二开口内填充导电材料形成导电材料层；去除所述掩模层露出部分所述浮栅层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案中，所形成基底内，所述导电材料层表面的宽度与所述导电材料层的厚度相关，因此根据所述第一测量尺寸和所述第二测量尺寸， 结合第二开口宽度与所述第二开口深度的关系，可以获得所述导电材料层的刻蚀量。根据所述导电材料层的刻蚀量，结合所述第一刻蚀速率和所述第二刻蚀速率，可以获得所述浮栅层的刻蚀量。而且在形成浮栅的刻蚀过程中，所述导电材料层同时受到刻蚀，所以根据所述导电材料层刻蚀量所获得的浮栅层的刻蚀量更精确，有效的提高了对形成浮栅刻蚀过程的监测精度，提高了所形成浮栅的质量，提高了产品制造的良品率。
本发明可选技术方案中，所述导电材料层和所述浮栅层的材料相同，因此所述第一刻蚀速率和所述第二刻蚀速率差距较小，所以根据所述导电材料层的刻蚀量，结合所述第一刻蚀速率和所述第二刻蚀速率，能够较准确的获得所述浮栅层的刻蚀量，提高了获得所述浮栅层的刻蚀量的精度。
本发明可选方案中，可以通过刻蚀机台，实时获得所述第一测量尺寸和所述第二测量尺寸；并根据所述第一测量尺寸和所述第二测量尺寸，结合所述第二开口宽度与所述第二开口深度的关系，实时获得所述导电材料层的刻蚀量；根据所述导电材料层的刻蚀量，结合所述第一刻蚀速率和所述第二刻蚀速率实时获得所述浮栅层的刻蚀量。因此本发明技术方案能够实现对刻蚀工艺质量的实时监测，能够及时发现工艺问题，以及时改善工艺质量，提高产品制造的良品率。
附图说明
图1和图2是一种刻蚀工艺各个步骤的结构示意图；
图3是本发明刻蚀监测方法一实施例的流程示意图；
图4至图8是本发明刻蚀监测方法一实施例各个步骤中间结构的剖面示意图。
具体实施方式
由背景技术可知，现有技术中的刻蚀监测方法存在刻蚀监测误差大的问题。现结合现有技术中的刻蚀监测方法分析其误差大问题的原因：
如图2所示，现有技术中，在形成浮栅12f的刻蚀完成之后，测量剩余栅氧层的厚度t，根据剩余的栅氧层11的厚度t，获得所述浮栅层的刻蚀量：当 露出所述栅氧层11的表面，且剩余的栅氧层11的厚度t达到预设厚度时，判断未被所述侧墙14覆盖的浮栅层均被去除，且所形成浮栅12f的侧壁未受损，也就是说，形成所述浮栅12f的过刻蚀量符合要求；当剩余的栅氧层11的厚度t小于预设厚度时，认为对所述浮栅层12(如图1所示)的过刻蚀量太大，所述刻蚀不符合设计要求。
但是浮栅层12的材料为多晶硅，而栅氧层11的材料为氧化硅，在形成浮栅的刻蚀工艺中，多晶硅的刻蚀速率与氧化硅的刻蚀速率之比约为1000:1。因此在形成浮栅的刻蚀过程中，在相同情况下内，所述栅氧层11被去除的厚度远小于浮栅层12的被去除的厚度。所以当剩余栅氧层11的厚度发生变化时，所述浮栅层12的过刻蚀量可能已经过大，所述浮栅层12已经受损。也就是说，通过剩余栅氧层11的厚度的监测无法准确判断所述浮栅层12的刻蚀量。
为解决所述技术问题，本发明提供一种刻蚀监测方法，包括：
形成基底，所述基底包括衬底，所述衬底表面具有浮栅层，所述浮栅层内具有底部露出所述衬底的第一开口，所述浮栅层上具有侧墙，所述侧墙覆盖所述第一开口两侧的部分所述浮栅层，所述基底还包括位于所述侧墙之间的导电材料层，所述导电材料层表面的宽度与所述导电材料层的厚度相关；测量所述导电材料层表面的宽度，作为所述导电材料层的第一测量尺寸；刻蚀所述浮栅层和所述导电材料层，以去除未被所述侧墙覆盖的部分浮栅层，获得所述导电材料层的第一刻蚀速率以及所述浮栅层的第二刻蚀速率；测量经刻蚀的所述导电材料层表面的宽度，作为所述导电材料层第二测量尺寸；根据所述第一测量尺寸和所述第二测量尺寸，以及所述导电材料层表面宽度与所述导电材料层厚度的关系，获得所述导电材料层的刻蚀量；根据所述导电材料层的刻蚀量，结合所述第一刻蚀速率和所述第二刻蚀速率获得所述浮栅层的刻蚀量。
本发明技术方案中，所形成基底内，所述导电材料层表面的宽度与所述导电材料层的厚度相关，因此根据所述第一测量尺寸和所述第二测量尺寸，结合第二开口宽度与所述第二开口深度的关系，可以获得所述导电材料层的刻蚀量。根据所述导电材料层的刻蚀量，结合所述第一刻蚀速率和所述第二 刻蚀速率，可以获得所述浮栅层的刻蚀量。而且在形成浮栅的刻蚀过程中，所述导电材料层同时受到刻蚀，所以根据所述导电材料层刻蚀量所获得的浮栅层的刻蚀量更精确，有效的提高了对形成浮栅刻蚀过程的监测精度，提高了所形成浮栅的质量，提高了产品制造的良品率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图3，示出了本发明刻蚀监测方法一实施例的流程示意图。
本实施例的刻蚀检测方法包括：
步骤S10，形成基底，所述基底包括衬底，所述衬底表面具有浮栅层，所述浮栅层内具有底部露出所述衬底的第一开口，所述浮栅层上具有侧墙，所述侧墙覆盖所述第一开口两侧的部分所述浮栅层，所述基底还包括位于所述侧墙之间的导电材料层，所述导电材料层表面的宽度与所述导电材料层的厚度相关。
步骤S20，测量所述导电材料层表面的宽度，作为所述导电材料层的第一测量尺寸。
步骤S30，刻蚀所述浮栅层和所述导电材料层，以去除未被所述侧墙覆盖的部分浮栅层，获得所述导电材料层的第一刻蚀速率以及所述浮栅层的第二刻蚀速率。
步骤S40，测量经刻蚀的所述导电材料层表面的宽度，作为所述导电材料层第二测量尺寸。
步骤S50，根据所述第一测量尺寸和所述第二测量尺寸，以及所述导电材料层表面宽度与所述导电材料层厚度的关系，获得所述导电材料层的刻蚀量。
步骤S60，根据所述导电材料层的刻蚀量，结合所述第一刻蚀速率和所述第二刻蚀速率获得所述浮栅层的刻蚀量。
结合参考图4至图8示出了本发明刻蚀监测方法一实施例各个步骤中间结构的剖面示意图。
需要说明的是，本实施例中，以形成嵌入式闪存器件的浮栅为例进行说 明，本发明技术方案还可以应用在其他存储器中。
执行步骤S10，并结合参考图4至图6，形成基底，所述基底包括衬底100，所述衬底100表面具有浮栅层110，所述浮栅层110内具有底部露出所述衬底100的第一开口110p，所述浮栅层110上具有侧墙130，所述侧墙130覆盖所述第一开口110两侧的部分所述浮栅层110，所述基底还包括位于所述侧墙130之间的导电材料层140，所述导电材料层140表面的宽度与所述导电材料层140的厚度相关。
具体的，形成所述基底的步骤包括：
参考图4，提供衬底100，所述衬底100表面形成有浮栅层110，所述浮栅层110内形成有第一开口110p，所述第一开口110p的底部露出所述衬底100。
所述衬底100用于提供工艺操作平台，所述衬底100的材料选自单晶硅、多晶硅或者非晶硅；所述衬底100也可以选自硅、锗、砷化镓或硅锗化合物；所述衬底100还可以是其他半导体材料。所述衬底100还可以选自具有外延层或外延层上硅结构。本发明对此不作限制。本实施例中，所述衬底100为单晶硅衬底。
所述浮栅层110用于形成浮栅，在嵌入式闪存器件中，浮栅用于在存储器件工作时存储信息，本实施例中，采用多晶硅形成浮栅，因此所述浮栅层110的材料为多晶硅。
需要说明的是，本实施例中，提供衬底100的步骤中，所述衬底100和所述浮栅层110之间还形成有栅氧层111，作为所形成浮栅的栅介质层。本实施例中，所述栅氧层111的材料为氧化硅。
所述第一开口110p用于形成导电结构。所述第一开口110p的底部露出所述衬底100，以使后续在所述第一开口110p内形成的导电结构能够与所述衬底100内的有源区实现电连接。
具体的，本实施例中，形成所述第一开口110p的步骤包括：提供衬底100；在所述衬底100表面依次形成栅氧材料层和浮栅材料层；在所述浮栅材料层表面形成第一图形化层；以所述第一图形化层为掩模，刻蚀所述栅氧材料层和浮栅材料层至露出所述衬底100的表面，形成所述栅氧层111和浮栅层110 以及位于栅氧层111和浮栅层110内的第一开口110p。
其中，所述第一图形化层可以为光刻胶，可以通过光刻胶的涂覆以及光刻技术在所述浮栅材料层表面形成所述第一图形化层。
之后，继续参考图4，在所述浮栅层10表面形成掩模层120，所述掩模层120内形成有第二开口120p，所述第二开口120p底部露出所述第一开口110p以及部分所述浮栅层110。
所述掩膜层120用于定义第二开口120p的尺寸和位置，所述第二开口120p用于形成导电结构。具体的，所述掩膜层120的材料可以为光刻胶。
具体的，形成所述掩膜层120的步骤包括：在所述浮栅层110表面形成掩膜材料层；在所述掩模材料层表面形成第二图形化层，所述第二图形化层具有与所述第二开口位置和尺寸相对应的开口；以所述第二图形化层为掩模，采用掩膜刻蚀的方法在所述掩膜材料层内形成所述第二开口120p。
所述第二开口120p的底部露出所述第一开口110p，且所述第二开口120p尺寸大于所述第一开口110p的尺寸，因此所述第二开口120的底部还露出部分所述浮栅层110的表面。
结合参考图5，在所述第二开口120p侧壁形成侧墙130，所述侧墙130覆盖所述第二开口120p(如图4所示)底部的浮栅层110，剩余第二开口120r的宽度与所述第二开口120r的深度相关。
所述侧墙130覆盖所述第二开口120p(如图4所示)底部露出的部分浮栅层110，从而能够在后续形成浮栅的刻蚀过程保护该部分浮栅层110，以形成浮栅。
形成所述侧墙130的步骤包括：形成覆盖所述第二开口120p(如图4所示)侧壁和底部的侧墙材料层；采用回刻的工艺在所述第二开口120p(如图4所示)侧壁形成侧墙130，所述侧墙130部分所述第一开口110p(如图4所示)底部露出的所述衬底100表面，且覆盖所述第二开口120p(如图4所示)底部露出的所述浮栅层110。具体的，所述侧墙130的材料可以为正硅酸乙酯(Tetraethyl Orthosilicate,TEOS)。
由于所述侧墙130形成于所述第二开口120p(如图4所示)的侧壁，且所述侧墙130的厚度随着侧墙高度的变化而变化。所以形成侧墙130之后，剩余第二开口120r的宽度与所述第二开口120r的深度相关。
具体的，本实施例中，采用回刻的方式形成所述侧墙130。因此沿朝向所述浮栅层110的方向，剩余第二开口120r的宽度随着所述第二开口120r深度的增加而减小。
而且由于所述侧墙130具有较大的宽高比，因此本实施例中，形成侧墙130后，剩余的第二开口120r宽度随着所述第二开口120r深度的增加而线性减小。
结合参考图6，向所述第二开口120r(如图5所示)内填充导电材料形成导电材料层140。
所述导电材料层140用于形成互连结构。所述导电材料层140的材料与所述浮栅层110的材料相同。具体的，本实施例中，所述导电材料层140的材料也为多晶硅，也就是说，所述导电材料层140与所述浮栅层110的材料相同。
由于形成侧墙130后，剩余所述第二开口120r(如图5所示)的宽度与所述第二开口深度相关。因此填充所述第二开口120r所形成的导电材料层140的表面宽度与所述导电材料层140的厚度相关。具体的，随着导电材料层140厚度的增加，所述导电材料层140的表面宽度增大。
具体的，本实施例中，剩余第二开口120r的宽度随着其深度的增加而线性减小。所以，所述导电材料层140的表面宽度随着其厚度的增大而线性增加。
继续参考图6，去除所述掩模层120(如图5所示)露出部分所述浮栅层110表面。
本实施例中所述掩膜层120的材料为光刻胶，因此可以通过灰化等工艺去除所述掩膜层120，露出被掩膜层120覆盖的部分所述浮栅层110表面。
之后执行步骤S20，测量所述导电材料层140表面的宽度，作为所述导电 材料层140的第一测量尺寸。
由于所述导电材料层140用于形成互连结构。因此所述导电材料层140的表面宽度也就是其线宽。具体的，可以通过刻蚀机台测量所述导电材料层140的特征尺寸，作为其线宽。根据所述导电材料层140的线宽获得所述导电材料层140的表面宽度，作为所述导电材料层140的第一测量尺寸CD1。
由于后续将进行刻蚀工艺，因此采用刻蚀机台获得所述第一测量尺寸CD1，无需进行二次定位，可以减少工艺步骤，简化制造过程，提高生产效率，降低生产成本。
需要说明的是，本实施例中先执行步骤S50，测量所述导电材料层表面的宽度，再执行步骤S60，去除所述掩膜层露出的做法仅为一示例，本发明其他实施例中，也可以去除所述掩膜层之后测量所述导电材料层表面宽度，本发明对测量获得所述第一测量尺寸CD1和去除所述掩膜层120的先后顺序不作限定。
之后执行步骤S30，结合参考图6，刻蚀所述浮栅层110和所述导电材料层140，以去除未被所述侧墙130覆盖的部分浮栅层110，获得所述导电材料层140的第一刻蚀速率以及所述浮栅层110的第二刻蚀速率。
具体的，可以通过各向异性干法刻蚀的方式去除露出的部分所述浮栅层110。由于侧墙130的覆盖保护作用，被所述侧墙130覆盖的部分浮栅110在刻蚀过程中不受影响，从而在刻蚀后形成浮栅。
由于采用各向异性干法刻蚀的方式进行刻蚀，且所述导电材料层140的材料与所述浮栅层110的材料相同，因此在去除露出的部分所述浮栅层110的刻蚀过程中，所述导电材料层140也会受到刻蚀，其厚度会减小，刻蚀后形成互连结构。
形成所述浮栅的刻蚀过程中，根据所述浮栅层110的材料，所述导电材料层140的材料以及刻蚀方式，获得所述导电材料层140的刻蚀速率作为第一刻蚀速率以及所述浮栅层110的刻蚀速率作为第二刻蚀速率。
具体的，虽然所述浮栅层110和导电材料层140的材料相等，但是由于所述浮栅层110和所述导电材料层140的形成工艺未必相同，因此所述浮栅 层110和所述导电材料层140的刻蚀速率未必相等，所以在形成所述浮栅的刻蚀过程中，获得所述第一刻蚀速率和所述第二刻蚀率。本实施例中，所述第一刻蚀速率和所述第二刻蚀速率呈线性关系。
需要说明的是，本实施例中，所述衬底100与所述浮栅层110之间形成有栅氧层111，因此刻蚀所述浮栅层110和所述导电材料层140的步骤中，刻蚀所述浮栅层110和所述导电材料层140至露出所述栅氧层111的表面。
执行步骤S40，参考图7，测量经刻蚀的所述导电材料层140表面的宽度，作为所述导电材料层第二测量尺寸CD。
具体的，也可以通过刻蚀机台获得所述第二测量尺寸CD，以避免二次定位，减少工艺步骤。简化制造过程。
本实施例中，在形成浮栅的刻蚀过程中，实时测量经刻蚀的所述导电材料层140的表面宽度，作为所述导电材料层的第二测量尺寸CD。
之后执行步骤S50，结合参考图7，根据所述第一测量尺寸CD1和所述第二测量尺寸CD，以及所述导电材料层140表面宽度与所述导电材料层140厚度的关系，获得所述导电材料层140的刻蚀量。
结合参考图8，示出了所述导电材料层140的放大图。
如图5中所示，本实施例中，形成有所述侧墙130的第二开口120r的宽度随着所述开口深度的增加而线性减小。因此所形成的导电材料层140的表面宽度随着所述导电材料层140厚度的增大而线性增大。
具体的，所述导电材料层140表面宽度变化量的一半与所述导电材料层140厚度变化量的比值为第一常数，所以获得所述导电材料层140的刻蚀量的步骤包括：所述导电材料层140的刻蚀量等于所述第一测量尺寸CD1与所述第二测量尺寸CD差值的一半与所述第一常数的乘积。
本实施例中，如图8所示，所述导电材料层140厚度的变化与所述导电材料层140表面宽度变化的一半的比值为夹角α的正切函数，即he/[(cd1-cd2)/2]＝tanα，也就是说，所述第一常数等于所述夹角α正切函数。因此，本实施例中，所述导电材料层140的刻蚀量E140为E140＝[(CD1-CD)/2]×tanα。
获得所述导电材料层140的刻蚀两之后，执行步骤S60，根据所述导电材料层140的刻蚀量，结合所述第一刻蚀速率和所述第二刻蚀速率获得所述浮栅层110的刻蚀量。
具体的，本实施例中，所述第一刻蚀速率和所述第二刻蚀速率呈线性关系，也就是说，所述第一刻蚀速率和所述第二刻蚀速率的比值为第二常数K。由于形成浮栅110f的刻蚀过程中，所述导电材料层140与所述浮栅层110同时刻蚀，因此所述浮栅层110的刻蚀量与所述导电材料层140的刻蚀量的比值与所述第一刻蚀速率和所述第二刻蚀速率的比值相等，等于第二常数K。
因此，获得所述浮栅层110的刻蚀量的步骤包括：所述浮栅层110的刻蚀量等于所述导电材料层140的刻蚀量与所述第二常数的商值。具体的，本实施例中，所述浮栅层110的刻蚀量为E110＝E140/K。
需要说明的是，为了提高对刻蚀工艺监测精度，提高制造良品率，本实施例中，获得所述导电材料层刻蚀量的步骤包括：实时根据所述导电材料层的第二测量尺寸和第一测量尺寸，以及形成有侧墙的第二开口宽度与所述第二开口深度的关系，获得所述导电材料层的刻蚀量。之后，获得所述浮栅层刻蚀量的步骤包括：实时根据所述导电材料层的刻蚀量，结合所述第一刻蚀速率和所述第二刻蚀速率获得所述浮栅层的刻蚀量。
继续参考图3，在获得所述浮栅层的刻蚀量之后，本实施例中，所述刻蚀监测方法还包括，执行步骤S61，根据所述浮栅层的刻蚀量，判断对所述浮栅层的刻蚀是否满足工艺要求。
具体的，比较所述浮栅层110的刻蚀量与预设的刻蚀要求相比较，当露出所述栅氧层111的表面，且所述浮栅层110的刻蚀量小于或等于所述刻蚀要求，则判断对所述浮栅层的刻蚀满足工艺要求；当所述浮栅层110的刻蚀量大于所述刻蚀要求，则判断对所述浮栅层的刻蚀过大，所述浮栅受损。
综上，本发明技术方案中，所形成基底内，所述导电材料层表面的宽度与所述导电材料层的厚度相关，因此根据所述第一测量尺寸和所述第二测量尺寸，结合第二开口宽度与所述第二开口深度的关系，可以获得所述导电材料层的刻蚀量。根据所述导电材料层的刻蚀量，结合所述第一刻蚀速率和所 述第二刻蚀速率，可以获得所述浮栅层的刻蚀量。而且在形成浮栅的刻蚀过程中，所述导电材料层同时受到刻蚀，所以根据所述导电材料层刻蚀量所获得的浮栅层的刻蚀量更精确，有效的提高了对形成浮栅刻蚀过程的监测精度，提高了所形成浮栅的质量，提高了产品制造的良品率。而且本发明可选技术方案中，所述导电材料层和所述浮栅层的材料相同，因此所述第一刻蚀速率和所述第二刻蚀速率差距较小，所以根据所述导电材料层的刻蚀量，结合所述第一刻蚀速率和所述第二刻蚀速率，能够较准确的获得所述浮栅层的刻蚀量，提高了获得所述浮栅层的刻蚀量的精度。此外，本发明可选方案中，可以通过刻蚀机台，实时获得所述第一测量尺寸和所述第二测量尺寸；并根据所述第一测量尺寸和所述第二测量尺寸，结合所述第二开口宽度与所述第二开口深度的关系，实时获得所述导电材料层的刻蚀量；根据所述导电材料层的刻蚀量，结合所述第一刻蚀速率和所述第二刻蚀速率实时获得所述浮栅层的刻蚀量。因此本发明技术方案能够实现对刻蚀工艺质量的实时监测，能够及时发现工艺问题，以及时改善工艺质量，提高产品制造的良品率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种刻蚀监测方法，其特征在于，包括：
形成基底，所述基底包括衬底，所述衬底表面具有浮栅层，所述浮栅层内具有底部露出所述衬底的第一开口，所述浮栅层上具有侧墙，所述侧墙覆盖所述第一开口两侧的部分所述浮栅层，所述基底还包括位于所述侧墙之间的导电材料层，所述导电材料层表面的宽度与所述导电材料层的厚度相关；
测量所述导电材料层表面的宽度，作为所述导电材料层的第一测量尺寸；
刻蚀所述浮栅层和所述导电材料层，以去除未被所述侧墙覆盖的部分浮栅层，获得所述导电材料层的第一刻蚀速率以及所述浮栅层的第二刻蚀速率；
测量经刻蚀的所述导电材料层表面的宽度，作为所述导电材料层第二测量尺寸；
根据所述第一测量尺寸和所述第二测量尺寸，以及所述导电材料层表面宽度与所述导电材料层厚度的关系，获得所述导电材料层的刻蚀量；
根据所述导电材料层的刻蚀量，结合所述第一刻蚀速率和所述第二刻蚀速率，获得所述浮栅层的刻蚀量。
2.如权利要求1所述的刻蚀监测方法，其特征在于，所述导电材料层与所述浮栅层的材料相同。
3.如权利要求2所述的刻蚀监测方法，其特征在于，所述导电材料层和所述浮栅层均为多晶硅。
4.如权利要求1所述的刻蚀监测方法，其特征在于，形成基底的步骤中，所述导电材料层表面宽度随着所述导电材料层厚度的增加而增大。
5.如权利要求4所述的刻蚀监测方法，其特征在于，形成基底的步骤中，所述导电材料层表面宽度随着所述导电材料层厚度的增加而线性增大；
所述导电材料层表面宽度变化量的一半与所述导电材料层厚度变化量的比值为第一常数；
获得所述导电材料层的刻蚀量的步骤包括：所述导电材料层的刻蚀量等于所述第一测量尺寸与所述第二测量尺寸差值的一半与所述第一常数的乘积。
6.如权利要求1所述的刻蚀监测方法，其特征在于，刻蚀所述浮栅层和所述导电材料层的步骤中，所述第一刻蚀速率与所述第二刻蚀速率呈线性关系，
所述第一刻蚀速率与所述第二刻蚀速率的比值为第二常数；
获得所述浮栅层的刻蚀量的步骤包括：所述浮栅层的刻蚀量等于所述导电材料层的刻蚀量与所述第二常数的商值。
7.如权利要求1所述的刻蚀监测方法，其特征在于，获得所述第一测量尺寸的步骤以及获得所述第二测量尺寸的步骤中的一个或两个步骤包括：通过刻蚀机台进行测量。
8.如权利要求1所述的刻蚀监测方法，其特征在于，获得所述第二测量尺寸的步骤包括：实时测量经刻蚀的所述导电材料层表面的宽度，作为所述导电材料层的第二测量尺寸；
获得所述导电材料层刻蚀量的步骤包括：实时根据所述导电材料层的第二测量尺寸和第一测量尺寸，以及形成有侧墙的第二开口宽度与所述第二开口深度的关系，获得所述导电材料层的刻蚀量；
获得所述浮栅层刻蚀量的步骤包括：实时根据所述导电材料层的刻蚀量，结合所述第一刻蚀速率和所述第二刻蚀速率获得所述浮栅层的刻蚀量。
9.如权利要求1所述的刻蚀监测方法，其特征在于，在获得所述浮栅层的刻蚀量之后，所述刻蚀监测方法还包括：根据所述浮栅层的刻蚀量，判断对所述浮栅层的刻蚀是否满足工艺要求。
10.如权利要求1所述的刻蚀监测方法，其特征在于，形成基底的步骤包括：
提供衬底，所述衬底表面具有浮栅层，所述浮栅层内形成有第一开口，所述第一开口的底部露出；
在所述浮栅层表面形成掩模层，所述掩模层内形成有第二开口，所述第二开口底部露出所述第一开口以及部分所述浮栅层；
在所述第二开口侧壁形成侧墙，所述侧墙覆盖所述第二开口底部的浮栅层，剩余的第二开口的宽度与所述第二开口的深度相关；
向剩余的第二开口内填充导电材料形成导电材料层；
去除所述掩模层露出部分所述浮栅层。
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